JPS63276920A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS63276920A JPS63276920A JP62025783A JP2578387A JPS63276920A JP S63276920 A JPS63276920 A JP S63276920A JP 62025783 A JP62025783 A JP 62025783A JP 2578387 A JP2578387 A JP 2578387A JP S63276920 A JPS63276920 A JP S63276920A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- output
- type mos
- terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にＣＭＯＳトランジスタを
用いた論理回路に関する。
用いた論理回路に関する。
従来の論理回路の一例として第５図にＣＭＯＳインバー
タとＣＭＯＳトランスファゲートで構成したＥＸ−ＯＲ
回路を示す。図において、Ａ、 Ｂは入力端子、Ｙは出
力端子、ＴＧＩ、ＴＧ２はＣＭＯＳトランスファゲート
である。入力端子Ａがインバータ１の入力とＴＧ２の接
点２１に接続され、そのインバータ１の出力がＴＧＩの
接点１１に、入力端子Ｂがインバータ２の入力とＴＧｌ
のＮ型ＭＯＳトランジスタＱＩＮのゲート及びＴＧ２の
Ｐ型ＭＯＳトランジスタＱ２Ｐのゲートに接続され、そ
のインバータ２の出力がＴＧＩのＰ型Ｍｏｓ＋−ランジ
スタＱＩＰのゲート及びＴＯ２のＮ型ＭＯＳトランジス
タＱ２Ｎのゲートに接続され、ＴＧＩの接点１２とＴＧ
２の接点２２を互いに接続し、これを出力端子Ｙとして
使用している。
タとＣＭＯＳトランスファゲートで構成したＥＸ−ＯＲ
回路を示す。図において、Ａ、 Ｂは入力端子、Ｙは出
力端子、ＴＧＩ、ＴＧ２はＣＭＯＳトランスファゲート
である。入力端子Ａがインバータ１の入力とＴＧ２の接
点２１に接続され、そのインバータ１の出力がＴＧＩの
接点１１に、入力端子Ｂがインバータ２の入力とＴＧｌ
のＮ型ＭＯＳトランジスタＱＩＮのゲート及びＴＧ２の
Ｐ型ＭＯＳトランジスタＱ２Ｐのゲートに接続され、そ
のインバータ２の出力がＴＧＩのＰ型Ｍｏｓ＋−ランジ
スタＱＩＰのゲート及びＴＯ２のＮ型ＭＯＳトランジス
タＱ２Ｎのゲートに接続され、ＴＧＩの接点１２とＴＧ
２の接点２２を互いに接続し、これを出力端子Ｙとして
使用している。
この論理としては、２つの入力信号のレベルが一致した
時に出力端子にロウレベルが出力され、不一致の場合は
ハイレベルが出力される。
時に出力端子にロウレベルが出力され、不一致の場合は
ハイレベルが出力される。
従来の論理回路では、Ｂ入力端子に入力される信号によ
りＴＧＩ、ＴＧ２のどちらがを選択しＡ入力端子に入力
される信号を出力端子に出力させるか、反転信号を出力
端子に出力させることにより論理をとっている。そのた
めＴＧＩ、２を通過する分、伝達遅延時間が長くなって
いた。
りＴＧＩ、ＴＧ２のどちらがを選択しＡ入力端子に入力
される信号を出力端子に出力させるか、反転信号を出力
端子に出力させることにより論理をとっている。そのた
めＴＧＩ、２を通過する分、伝達遅延時間が長くなって
いた。
従来の論理回路はＣＭＯＳインバータとＣＭＯＳトラン
スファゲートで構成しており、そのトランスファゲート
のトランジスタをＯＮ、ＯＦＦさせることにより論理を
とっていた。そのためトランスフアゲ−、トを通過する
分時間がががり、伝達遅延時間を短くすることが困難で
あった。
スファゲートで構成しており、そのトランスファゲート
のトランジスタをＯＮ、ＯＦＦさせることにより論理を
とっていた。そのためトランスフアゲ−、トを通過する
分時間がががり、伝達遅延時間を短くすることが困難で
あった。
そこで本発明の目的は、従来の回路にトランジスタ２個
増すだけで、従来より伝達遅延時間を短くできる論理回
路を提供することにある。
増すだけで、従来より伝達遅延時間を短くできる論理回
路を提供することにある。
本発明の論理回路は、第１の入力端子に入力される入力
信号を反転する第１のＣＭＯＳインバータと、・第２の
入力端子に入力される入力信号を反転する第２のＣＭＯ
Ｓインバータと、第１のＰ型ＭＯＳトランジスタおよび
この第１のＰ型ＭＯＳトランジスタのソース、ドレイン
にソース、ドレインをそれぞれ接続し、ゲートを前記第
２の入力端子に接続した第１のＮ型ＭＯｓトランジスタ
がらなり、その一方の接点を前記第１のＣＭＯＳインバ
ータの出力に接続した第１のＣＭＯＳトランスファゲー
トと、ゲートを前記第１のＣＭＯＳインバータを出力端
に接続した第２のＰ型ＭＯＳトランジスタおよびこの第
２のＰ型ＭＯＳトランジスタのソース、ドレインにソー
ス、ドレインをそれぞれ接続し、ゲートを前記第１の入
力端子に接続した第２のＮ型ＭＯＳトランジスタがらな
り、その一方の接点を前記第２のＣＭＯＳインバータの
出力および前記第１のＰ型ＭＯ３）−ランジスタのゲー
トに接続した第２のＣＭＯＳトランスファゲートと、前
記第１のＣＭＯＳトランスファゲートの他方の接点およ
び前記第２のＣＭＯＳトランスファゲートの他方の接点
に接続した出力端子とを具備する論理回路において、さ
らに、ソース。
信号を反転する第１のＣＭＯＳインバータと、・第２の
入力端子に入力される入力信号を反転する第２のＣＭＯ
Ｓインバータと、第１のＰ型ＭＯＳトランジスタおよび
この第１のＰ型ＭＯＳトランジスタのソース、ドレイン
にソース、ドレインをそれぞれ接続し、ゲートを前記第
２の入力端子に接続した第１のＮ型ＭＯｓトランジスタ
がらなり、その一方の接点を前記第１のＣＭＯＳインバ
ータの出力に接続した第１のＣＭＯＳトランスファゲー
トと、ゲートを前記第１のＣＭＯＳインバータを出力端
に接続した第２のＰ型ＭＯＳトランジスタおよびこの第
２のＰ型ＭＯＳトランジスタのソース、ドレインにソー
ス、ドレインをそれぞれ接続し、ゲートを前記第１の入
力端子に接続した第２のＮ型ＭＯＳトランジスタがらな
り、その一方の接点を前記第２のＣＭＯＳインバータの
出力および前記第１のＰ型ＭＯ３）−ランジスタのゲー
トに接続した第２のＣＭＯＳトランスファゲートと、前
記第１のＣＭＯＳトランスファゲートの他方の接点およ
び前記第２のＣＭＯＳトランスファゲートの他方の接点
に接続した出力端子とを具備する論理回路において、さ
らに、ソース。
ドレインを直列に接続し、それぞれのゲートを前記第１
のＣＭＯＳインバータの出力および第２のＣＭＯＳイン
バータを出力に接続した第３．第４のＮ型ＭＯＳトラン
ジスタの直列回路を前記出力端子と地気間に具備するこ
とを特徴とするものである。
のＣＭＯＳインバータの出力および第２のＣＭＯＳイン
バータを出力に接続した第３．第４のＮ型ＭＯＳトラン
ジスタの直列回路を前記出力端子と地気間に具備するこ
とを特徴とするものである。
本発明の論理回路は、第１の入力端子に入力される入力
信号を反転する第１のＣＭＯＳインバータと、第２の入
力端子に入力される入力信号を反転する第２のＣＭＯＳ
インバータと、第１のＰ型Ｍ ＯＳ Ｔ−ランジスタお
よびこの第１のＰ型ＭＯ８ｌ・ランジスタのソース、ド
レインにソース、ドレインをそれぞれ接続し、ゲートを
前記第２のＣＭＯＳインバータの出力端に接続した第１
のＮ型ＭＯＳトランジスタからなり、その一方の接点を
前記第１のＣＭＯＳインバータの出力に接続した第１の
ＣＭＯＳトランスファゲートと、ゲートを前記第１の入
力端子に接続した第２のＰ型ＭＯＳトランジスタおよび
この第２のＰ型ＭＯＳトランジスタのソース、ドレイン
にソース、ドレインをそれぞれ接続し、ゲートを前記第
１のＣＭＯＳインバータの出力端に接続した第２のＮ型
ＭＯＳトランジスタからなり、その一方の接点を前記第
′２のＣＭＯＳインバータの出力および前記第１の”Ｎ
型ＭＯＳトランジスタのゲートに接続した第２の０ＭＯ
８トランスファゲートと、前記第１のＣＭＯＳトランス
ファゲートの他方の接点および前記第２のＣＭＯＳトラ
ンスファゲートの他方の接点に接続した出力端子とを具
備する論理回路において、さらに、ソース、ドレインを
直列に接続し、それぞれのゲートを前記第１のＣＭＯＳ
インバータの出力および第２のＣＭＯＳインバータの出
力に接続した第３．第４のＮ型ＭＯＳトランジスタの直
列回路を前記出力端子と最高電位間に具備することを特
徴とするものである。
信号を反転する第１のＣＭＯＳインバータと、第２の入
力端子に入力される入力信号を反転する第２のＣＭＯＳ
インバータと、第１のＰ型Ｍ ＯＳ Ｔ−ランジスタお
よびこの第１のＰ型ＭＯ８ｌ・ランジスタのソース、ド
レインにソース、ドレインをそれぞれ接続し、ゲートを
前記第２のＣＭＯＳインバータの出力端に接続した第１
のＮ型ＭＯＳトランジスタからなり、その一方の接点を
前記第１のＣＭＯＳインバータの出力に接続した第１の
ＣＭＯＳトランスファゲートと、ゲートを前記第１の入
力端子に接続した第２のＰ型ＭＯＳトランジスタおよび
この第２のＰ型ＭＯＳトランジスタのソース、ドレイン
にソース、ドレインをそれぞれ接続し、ゲートを前記第
１のＣＭＯＳインバータの出力端に接続した第２のＮ型
ＭＯＳトランジスタからなり、その一方の接点を前記第
′２のＣＭＯＳインバータの出力および前記第１の”Ｎ
型ＭＯＳトランジスタのゲートに接続した第２の０ＭＯ
８トランスファゲートと、前記第１のＣＭＯＳトランス
ファゲートの他方の接点および前記第２のＣＭＯＳトラ
ンスファゲートの他方の接点に接続した出力端子とを具
備する論理回路において、さらに、ソース、ドレインを
直列に接続し、それぞれのゲートを前記第１のＣＭＯＳ
インバータの出力および第２のＣＭＯＳインバータの出
力に接続した第３．第４のＮ型ＭＯＳトランジスタの直
列回路を前記出力端子と最高電位間に具備することを特
徴とするものである。
［実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のＥＸ−ＯＲ回路の構成
図である。図においてＡ、Ｂは入力端子、Ｙは出力端子
、ＴＧＩ、ＴＧ２はＣＭＯＳ）ランスフアゲ−１・、Ｑ
３Ｎ、Ｑ４ＮはＮ型ＭＯＳトランジスタである。入力端
子Ａの入力信号（以下Ａ信号）がロウレベルで、入力端
子Ｂの入力信号（以下、Ｂ信号）がハイレベルの時、イ
ンバータ１の出力はハイレベルとなり、トランスファゲ
ートのＴＧ２を０ＦＦＬ、はぼ同時にＱ３ＮがＯＮする
。またＢ信号がハイレベルであることからインバータ２
の出力がロウレベルとなりＱ４ＮがＯＦＦされ、はぼ同
時にＴＧＩがＯＮするので、出力端子にハイレベルが出
力される。この状態においてＢ信号をロウレベルにする
と１゛Ｇ１がＯＦＦし、はぼ同時にＱ４ＮがＯＮする為
、出力端子にロウレベルが出力される。
図である。図においてＡ、Ｂは入力端子、Ｙは出力端子
、ＴＧＩ、ＴＧ２はＣＭＯＳ）ランスフアゲ−１・、Ｑ
３Ｎ、Ｑ４ＮはＮ型ＭＯＳトランジスタである。入力端
子Ａの入力信号（以下Ａ信号）がロウレベルで、入力端
子Ｂの入力信号（以下、Ｂ信号）がハイレベルの時、イ
ンバータ１の出力はハイレベルとなり、トランスファゲ
ートのＴＧ２を０ＦＦＬ、はぼ同時にＱ３ＮがＯＮする
。またＢ信号がハイレベルであることからインバータ２
の出力がロウレベルとなりＱ４ＮがＯＦＦされ、はぼ同
時にＴＧＩがＯＮするので、出力端子にハイレベルが出
力される。この状態においてＢ信号をロウレベルにする
と１゛Ｇ１がＯＦＦし、はぼ同時にＱ４ＮがＯＮする為
、出力端子にロウレベルが出力される。
次にＡ信号がハイレベルでＢ信号がロウレベルの時、イ
ンバータ１の出力はロウレベルとなり、ＴＧ２がＯＮＬ
、はぼ同時にＱ３ＮがＯＦＦする。
ンバータ１の出力はロウレベルとなり、ＴＧ２がＯＮＬ
、はぼ同時にＱ３ＮがＯＦＦする。
またＢ信号がロウレベルである為、インバータ２の出力
はハイレベルとなり、Ｑ４ＮがＯＮｔ、、はぼ同時にＴ
ＧＩがＯＦＦする為、出力端子にハイレベルが出力され
る。この状態においてＢ信号をハイレベルにすると、イ
ンバータ２の出力がロウレベルとなり、Ｑ４Ｎを０ＦＦ
Ｌ、はぼ同時に′ＦＧ１がＯＮする為、出力端子にロウ
レベルが出力される。
はハイレベルとなり、Ｑ４ＮがＯＮｔ、、はぼ同時にＴ
ＧＩがＯＦＦする為、出力端子にハイレベルが出力され
る。この状態においてＢ信号をハイレベルにすると、イ
ンバータ２の出力がロウレベルとなり、Ｑ４Ｎを０ＦＦ
Ｌ、はぼ同時に′ＦＧ１がＯＮする為、出力端子にロウ
レベルが出力される。
第２図は本発明の第２の実施例であるＥＸ−ＯＲ回路の
構成図である。第１の実施例である、第１図のトランス
ファゲートのＴＧＩ、ＴＧ２のゲートへの接続と、出力
端子とＧＮＤ間に直列接続されたＮ型ＭＯＳトランジス
タをＰ型Ｍｏｓトランジスタに置き換え、出方端子とＶ
２Ｃ間に挿入するだけでＥＸ−ＮＯＨの論理を得る事が
できる。
構成図である。第１の実施例である、第１図のトランス
ファゲートのＴＧＩ、ＴＧ２のゲートへの接続と、出力
端子とＧＮＤ間に直列接続されたＮ型ＭＯＳトランジス
タをＰ型Ｍｏｓトランジスタに置き換え、出方端子とＶ
２Ｃ間に挿入するだけでＥＸ−ＮＯＨの論理を得る事が
できる。
上記実施例に示すようにすれば第５図の従来例に比ベト
ランスファゲートを通過させない分、伝達遅延時間を短
くすることができる。
ランスファゲートを通過させない分、伝達遅延時間を短
くすることができる。
以上説明したように本発明の論理回路では、従来の論理
回路に比べ、トランスファゲートを通過させない分、伝
達遅延時間を短くできるという効果がある。
回路に比べ、トランスファゲートを通過させない分、伝
達遅延時間を短くできるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 Ａ、Ｂ・・・入力端子、１．２・・・ＣＭＯＳインバー
タ、ＴＧＩ、ＴＧ２・・・ＣＭＯＳトランスファゲート
、ＱＩＰ、Ｑ２Ｐ、Ｑ３Ｐ、Ｑ４Ｐ・・・Ｐ型ＭＯＳト
ランジスタ、ＱＩ Ｎ、Ｑ２Ｎ、Ｑ３Ｎ、Ｑ４８１ 図 第２凶
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 Ａ、Ｂ・・・入力端子、１．２・・・ＣＭＯＳインバー
タ、ＴＧＩ、ＴＧ２・・・ＣＭＯＳトランスファゲート
、ＱＩＰ、Ｑ２Ｐ、Ｑ３Ｐ、Ｑ４Ｐ・・・Ｐ型ＭＯＳト
ランジスタ、ＱＩ Ｎ、Ｑ２Ｎ、Ｑ３Ｎ、Ｑ４８１ 図 第２凶
Claims (2)
- （１）第１の入力端子に入力される入力信号を反転する
第１のＣＭＯＳインバータと、第２の入力端子に入力さ
れる入力信号を反転する第２のＣＭＯＳインバータと、
第１のＰ型ＭＯＳトランジスタおよびこの第１のＰ型Ｍ
ＯＳトランジスタのソース、ドレインにソース、ドレイ
ンをそれぞれ接続し、ゲートを前記第２の入力端子に接
続した第１のＮ型ＭＯＳトランジスタからなり、その一
方の接点を前記第１のＣＭＯＳインバータの出力に接続
した第１のＣＭＯＳトランスファゲートと、ゲートを前
記第１のＣＭＯＳインバータを出力端に接続した第２の
Ｐ型ＭＯＳトランジスタおよびこの第２のＰ型ＭＯＳト
ランジスタのソース、ドレインにソース、ドレインをそ
れぞれ接続し、ゲートを前記第１の入力端子に接続した
第２のＮ型ＭＯＳトランジスタからなり、その一方の接
点を前記第２のＣＭＯＳインバータの出力および前記第
１のＰ型ＭＯＳトランジスタのゲートに接続した第２の
ＣＭＯＳトランスファゲートと、前記第１のＣＭＯＳト
ランスファゲートの他方の接点および前記第２のＣＭＯ
Ｓトランスファゲートの他方の接点に接続した出力端子
とを具備する論理回路において、さらに、ソース、ドレ
インを直列に接続し、それぞれのゲートを前記第１のＣ
ＭＯＳインバータの出力および第２のＣＭＯＳインバー
タを出力に接続した第３、第４のＮ型ＭＯＳトランジス
タの直列回路を前記出力端子と地気間に具備することを
特徴とする論理回路。 - （２）第１の入力端子に入力される入力信号を反転する
第１のＣＭＯＳインバータと、第２の入力端子に入力さ
れる入力信号を反転する第２のＣＭＯＳインバータと、
第１のＰ型ＭＯＳトランジスタおよびこの第１のＰ型Ｍ
ＯＳトランジスタのソース、ドレインにソース、ドレイ
ンをそれぞれ接続し、ゲートを前記第２のＣＭＯＳイン
バータの出力端に接続した第１のＮ型ＭＯＳトランジス
タからなり、その一方の接点を前記第１のＣＭＯＳイン
バータの出力に接続した第１のＣＭＯＳトランスファゲ
ートと、ゲートを前記第１の入力端子に接続した第２の
Ｐ型ＭＯＳトランジスタおよびこの第２のＰ型ＭＯＳト
ランジスタのソース、ドレインにソース、ドレインをそ
れぞれ接続し、ゲートを前記第１のＣＭＯＳインバータ
の出力端に接続した第２のＮ型ＭＯＳトランジスタから
なり、その一方の接点を前記第２のＣＭＯＳインバータ
の出力および前記第１のＮ型ＭＯＳトランジスタのゲー
トに接続した第２のＣＭＯＳトランスファゲートと、前
記第１のＣＭＯＳトランスファゲートの他方の接点およ
び前記第２のＣＭＯＳトランスファゲートの他方の接点
に接続した出力端子とを具備する論理回路において、さ
らに、ソース、ドレインを直列に接続し、それぞれのゲ
ートを前記第１のＣＭＯＳインバータの出力および第２
のＣＭＯＳインバータの出力に接続した第３、第４のＮ
型ＭＯＳトランジスタの直列回路を前記出力端子と最高
電位間に具備することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025783A JPS63276920A (ja) | 1987-02-05 | 1987-02-05 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025783A JPS63276920A (ja) | 1987-02-05 | 1987-02-05 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276920A true JPS63276920A (ja) | 1988-11-15 |
Family
ID=12175430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62025783A Pending JPS63276920A (ja) | 1987-02-05 | 1987-02-05 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2461483A1 (en) * | 2009-07-29 | 2012-06-06 | Kyocera Corporation | Transfer gate circuit, and power combining circuit, power amplifying circuit, transmission device, and communication device using the transfer gate circuit |
-
1987
- 1987-02-05 JP JP62025783A patent/JPS63276920A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2461483A1 (en) * | 2009-07-29 | 2012-06-06 | Kyocera Corporation | Transfer gate circuit, and power combining circuit, power amplifying circuit, transmission device, and communication device using the transfer gate circuit |
| EP2461483A4 (en) * | 2009-07-29 | 2014-04-23 | Kyocera Corp | TRANSFER DOOR CIRCUIT, AND POWER COMBINATION CIRCUIT, POWER AMPLIFICATION CIRCUIT, TRANSMISSION DEVICE, AND COMMUNICATION DEVICE USING THE TRANSFER DOOR CIRCUIT |
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