JPS6216478B2 - - Google Patents
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- Publication number
- JPS6216478B2 JPS6216478B2 JP57234055A JP23405582A JPS6216478B2 JP S6216478 B2 JPS6216478 B2 JP S6216478B2 JP 57234055 A JP57234055 A JP 57234055A JP 23405582 A JP23405582 A JP 23405582A JP S6216478 B2 JPS6216478 B2 JP S6216478B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- clock
- fet
- transfer
- cut
- Prior art date
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- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、Ｄラツチを直列に接続したシフトレ
ジスタに係り、特にレーシングの防止に関する。
ジスタに係り、特にレーシングの防止に関する。
従来、シフトレジスタの一種に、転送ゲートに
インバータを直列に接したＤラツチを複数個、直
列に接続したものが知られている。このようなシ
フトレジスタはＣ−MOS論理回路で構成できる
ので集積回路化に適し、低電力化に適する特長が
ある。
インバータを直列に接したＤラツチを複数個、直
列に接続したものが知られている。このようなシ
フトレジスタはＣ−MOS論理回路で構成できる
ので集積回路化に適し、低電力化に適する特長が
ある。
第１図はこのようなシフトレジスタの一例を示
すブロツク図で図中１は直列に接続したＤラツチ
である。各Ｄラツチ１は転送ゲート１ａにインバ
ータ１ｂを直列に接続して構成している。そして
上記転送ゲート１ａはＰチヤンネルおよびＮチヤ
ンネルの一対のMOS−FETのソースおよびドレ
インをそれぞれ共通に接続してなり、一方のゲー
トにクロツク信号φ、他方のゲートにクロツク信
号φの返転信号を与えかつ交互に逆相の信号を
与えるようにしている。
すブロツク図で図中１は直列に接続したＤラツチ
である。各Ｄラツチ１は転送ゲート１ａにインバ
ータ１ｂを直列に接続して構成している。そして
上記転送ゲート１ａはＰチヤンネルおよびＮチヤ
ンネルの一対のMOS−FETのソースおよびドレ
インをそれぞれ共通に接続してなり、一方のゲー
トにクロツク信号φ、他方のゲートにクロツク信
号φの返転信号を与えかつ交互に逆相の信号を
与えるようにしている。
このようにすれば入力信号INはクロツク信号
φに同期して各Ｄラツチを順次にシフトされ出力
信号OUTとして出力することができる。
φに同期して各Ｄラツチを順次にシフトされ出力
信号OUTとして出力することができる。
しかしながらこのようなものでは、たとえば第
２図に示すように本来、逆相の関係にあるクロツ
ク信号φと反転信号に位相のずれtdを生じる
と、同時に論理“０”、論理“１”になる期間を
生じることがある。そしてこのような期間を生じ
ると全ての転送ゲートが導通状態になり、信号は
入力側から出力側へ貫通あるいは暴走する所謂レ
ーシングを起こすことがある。また上記位相のず
れがわずかな場合は、レーシングには至らないこ
ともあるが、転送ゲートに電荷の漏れを生じるこ
とがあり、各Ｄラツチ１に蓄積される電荷が減少
し、動作電圧範囲を狭め、ノイズマージンを少な
くする問題を生じる。
２図に示すように本来、逆相の関係にあるクロツ
ク信号φと反転信号に位相のずれtdを生じる
と、同時に論理“０”、論理“１”になる期間を
生じることがある。そしてこのような期間を生じ
ると全ての転送ゲートが導通状態になり、信号は
入力側から出力側へ貫通あるいは暴走する所謂レ
ーシングを起こすことがある。また上記位相のず
れがわずかな場合は、レーシングには至らないこ
ともあるが、転送ゲートに電荷の漏れを生じるこ
とがあり、各Ｄラツチ１に蓄積される電荷が減少
し、動作電圧範囲を狭め、ノイズマージンを少な
くする問題を生じる。
本発明は上記の事情に鑑みてなされたもので隣
接するＤラツチの各転送ゲートを同時に導通する
ことを確実に阻止し、それによつてレーシングを
発生しないようにしたシフトレジスタを提供する
ことを目的とするものである。
接するＤラツチの各転送ゲートを同時に導通する
ことを確実に阻止し、それによつてレーシングを
発生しないようにしたシフトレジスタを提供する
ことを目的とするものである。
すなわち本発明は、基準クロツクに同期する４
相クロツクを生成し、この４相クロツクにより隣
接するＤラツチの転送ゲートの導通状態または遮
断状態から反転する時に全ての転送ゲートを遮断
する期間を設けたことを特徴とするものである。
相クロツクを生成し、この４相クロツクにより隣
接するＤラツチの転送ゲートの導通状態または遮
断状態から反転する時に全ての転送ゲートを遮断
する期間を設けたことを特徴とするものである。
以下本発明の一実施例を第３図乃至第５図を参
照して詳細に説明する。第３図は基準クロツクか
ら４相クロツクφ１，φ２，φ３，φ４を生成す
るクロツク生成回路を示すブロツク図である。す
なわち基準クロツクをインバータ２を介して第
１のNORゲート３および第１のORゲート４の各
一方の入力へ与える。また上記基準クロツクを
第２のORゲート５および第２のNORゲート６の
各一方の入力へ与える。そして第１のORゲート
４の出力を第１のNANDゲート７の一方の入力へ
与え、第２のORゲート５の出力を第２のNAND
ゲート８の一方の入力へ与える。そして第１の
NANDゲート７の出力を第２のNORゲート６お
よび第２のNANDゲート８の各他方の入力へ与
え、第２のNANDゲート８の出力を第１のNOR
ゲート３および第１のNANDゲート７の各他方の
入力へ与えるようにしている。さらに第１の
NORゲート３の出力を第２のORゲート５の他方
の入力へ与え第２のNORゲート６の出力を第１
のORゲート４の他方の入力へ与える。しかして
第１のNORゲート３、第２のNANDゲート８、
第１のNANDゲート７および第２のNORゲート
６の各出力に４相クロツクφ１，φ２，φ３およ
びφ４を得るようにしている。この４相クロツク
φ１，φ２，φ３，φ４は第４図に示す波形図の
ように基準クロツクが“Ｈ”から“Ｌ”へ反転
するとその反転信号φも反転し、さらにφ１，φ
２，φ３，φ４の順で順次に反転することにな
る。また逆に基準クロツクが“Ｌ”から“Ｈ”
へ反転するとその反転信号φも反転し、さらにφ
４，φ３，φ２，φ１の順で順次に反転すること
になる。したがつて上記４相クロツクφ１，φ
２，φ３，φ４を、たとえば第５図に示すような
シフトレジスタにおいて、各転送ゲートへ与え
る。すなわち、第５図は２段のＤラツチ９，１０
を有するシフトレジスタで、それぞれ転送ゲート
９ａ，１０ａにインバータ９ａ，１０ｂを直列に
接続している。そして転送ゲート９ａのＮチヤン
ネルMOS−FETのゲートへクロツクφ１を与
え、ＰチヤンネルMOS−FETのゲートへクロツ
クφ２を与える。また転送ゲート１０ａのＮチヤ
ンネルMOS−FETのゲートへクロツクφ４を与
えＰチヤンネルMOS−FETのゲートへクロツク
φ３を与えるようにしている。
照して詳細に説明する。第３図は基準クロツクか
ら４相クロツクφ１，φ２，φ３，φ４を生成す
るクロツク生成回路を示すブロツク図である。す
なわち基準クロツクをインバータ２を介して第
１のNORゲート３および第１のORゲート４の各
一方の入力へ与える。また上記基準クロツクを
第２のORゲート５および第２のNORゲート６の
各一方の入力へ与える。そして第１のORゲート
４の出力を第１のNANDゲート７の一方の入力へ
与え、第２のORゲート５の出力を第２のNAND
ゲート８の一方の入力へ与える。そして第１の
NANDゲート７の出力を第２のNORゲート６お
よび第２のNANDゲート８の各他方の入力へ与
え、第２のNANDゲート８の出力を第１のNOR
ゲート３および第１のNANDゲート７の各他方の
入力へ与えるようにしている。さらに第１の
NORゲート３の出力を第２のORゲート５の他方
の入力へ与え第２のNORゲート６の出力を第１
のORゲート４の他方の入力へ与える。しかして
第１のNORゲート３、第２のNANDゲート８、
第１のNANDゲート７および第２のNORゲート
６の各出力に４相クロツクφ１，φ２，φ３およ
びφ４を得るようにしている。この４相クロツク
φ１，φ２，φ３，φ４は第４図に示す波形図の
ように基準クロツクが“Ｈ”から“Ｌ”へ反転
するとその反転信号φも反転し、さらにφ１，φ
２，φ３，φ４の順で順次に反転することにな
る。また逆に基準クロツクが“Ｌ”から“Ｈ”
へ反転するとその反転信号φも反転し、さらにφ
４，φ３，φ２，φ１の順で順次に反転すること
になる。したがつて上記４相クロツクφ１，φ
２，φ３，φ４を、たとえば第５図に示すような
シフトレジスタにおいて、各転送ゲートへ与え
る。すなわち、第５図は２段のＤラツチ９，１０
を有するシフトレジスタで、それぞれ転送ゲート
９ａ，１０ａにインバータ９ａ，１０ｂを直列に
接続している。そして転送ゲート９ａのＮチヤン
ネルMOS−FETのゲートへクロツクφ１を与
え、ＰチヤンネルMOS−FETのゲートへクロツ
クφ２を与える。また転送ゲート１０ａのＮチヤ
ンネルMOS−FETのゲートへクロツクφ４を与
えＰチヤンネルMOS−FETのゲートへクロツク
φ３を与えるようにしている。
このような構成であれば、今、第４図において
時刻T1では転送ゲート９ａの各MOS−FETは導
通し、転送ゲート１０ａの各MOS−FETは遮断
している。ここで基準クロツクが反転すると、
先ずクロツクφ１の反転により転送ゲート９ａの
ＮチヤンネルMOS−FETが遮断し、続いてクロ
ツクφ２の反転により転送ゲート９ａのＰチヤン
ネルMOS−FETが遮断する。したがつてこの状
態では転送ゲート９ａ，１０ａの全てのMOS−
FETは遮断することになる。そしてこの後クロ
ツクφ３が反転すると、転送ゲート１０ａのＰチ
ヤンネルMOS−FETが導通し、続いてクロツク
φ４の反転により転送ゲート１０ａのＮチヤンネ
ルMOS−FETが導通する。すなわち時刻T2では
転送ゲート９ａは遮断、転送ゲート１０ａは導通
状態となる。そしてＤラツチ９の内容はＤラツチ
１０へ転送されることになる。
時刻T1では転送ゲート９ａの各MOS−FETは導
通し、転送ゲート１０ａの各MOS−FETは遮断
している。ここで基準クロツクが反転すると、
先ずクロツクφ１の反転により転送ゲート９ａの
ＮチヤンネルMOS−FETが遮断し、続いてクロ
ツクφ２の反転により転送ゲート９ａのＰチヤン
ネルMOS−FETが遮断する。したがつてこの状
態では転送ゲート９ａ，１０ａの全てのMOS−
FETは遮断することになる。そしてこの後クロ
ツクφ３が反転すると、転送ゲート１０ａのＰチ
ヤンネルMOS−FETが導通し、続いてクロツク
φ４の反転により転送ゲート１０ａのＮチヤンネ
ルMOS−FETが導通する。すなわち時刻T2では
転送ゲート９ａは遮断、転送ゲート１０ａは導通
状態となる。そしてＤラツチ９の内容はＤラツチ
１０へ転送されることになる。
そして基準クロツクが再び反転すると、先ず
クロツクφ４の反転によつて転送ゲート１０ａの
ＮチヤンネルMOS−FETが遮断し、続いてクロ
ツクφ３の反転によつて転送ゲート１０ａのＰチ
ヤンネルMOS−FETが遮断する。したがつてこ
の状態では転送ゲート９ａ，１０ａの全ての
MOS−FETは遮断することになる。そしてこの
後クロツクφ２の反転によつて転送ゲート９ａの
ＰチヤンネルMOS−FETが導通し、さらにクロ
ツクφ１の反転によつて転送ゲート９ａのＮチヤ
ンネルMOS−FETが導通し、外部から与えられ
る信号をＤラツチ９へ読み込む。すなわち、各Ｄ
ラツチはデータの転送時に全ての転送ゲートの遮
断期間を経過するのでレーシングを確実に防止す
ることができる。
クロツクφ４の反転によつて転送ゲート１０ａの
ＮチヤンネルMOS−FETが遮断し、続いてクロ
ツクφ３の反転によつて転送ゲート１０ａのＰチ
ヤンネルMOS−FETが遮断する。したがつてこ
の状態では転送ゲート９ａ，１０ａの全ての
MOS−FETは遮断することになる。そしてこの
後クロツクφ２の反転によつて転送ゲート９ａの
ＰチヤンネルMOS−FETが導通し、さらにクロ
ツクφ１の反転によつて転送ゲート９ａのＮチヤ
ンネルMOS−FETが導通し、外部から与えられ
る信号をＤラツチ９へ読み込む。すなわち、各Ｄ
ラツチはデータの転送時に全ての転送ゲートの遮
断期間を経過するのでレーシングを確実に防止す
ることができる。
なお第３図に示すクロツク生成回路の４相クロ
ツクφ１，φ２，φ３，φ４は次の(1)式で表わす
ことができる。
ツクφ１，φ２，φ３，φ４は次の(1)式で表わす
ことができる。
なお、本発明は上記実施例に限定されるもので
はなく、たとえばクロツク生成回路を第６図に示
すように論理ゲートを組み合せて構成してもよ
い。この回路の動作のタイムチヤートは第７図で
与えられ４相クロツクφ１，φ２，φ３，φ４は
次の(2)式で表わすことができる。
はなく、たとえばクロツク生成回路を第６図に示
すように論理ゲートを組み合せて構成してもよ
い。この回路の動作のタイムチヤートは第７図で
与えられ４相クロツクφ１，φ２，φ３，φ４は
次の(2)式で表わすことができる。
またクロツク生成回路は第８図に示すブロツク
図のように論理ゲートを組み合せて構成してもよ
い。この回路の動作は第９図に示すタイムチヤー
トで与えられ４相クロツクφ１，φ２，φ３，φ
４は次の(3)式で表わすことができる。
図のように論理ゲートを組み合せて構成してもよ
い。この回路の動作は第９図に示すタイムチヤー
トで与えられ４相クロツクφ１，φ２，φ３，φ
４は次の(3)式で表わすことができる。
さらにクロツク生成回路は第１０図に示すブロ
ツク図のように論理ゲートを組み合せて構成して
もよい。この回路の動作は、第１１図に示すタイ
ムチヤートで与えられ４相クロツクφ１，φ２，
φ３，φ４の次の(4)式で表わすことができる。
ツク図のように論理ゲートを組み合せて構成して
もよい。この回路の動作は、第１１図に示すタイ
ムチヤートで与えられ４相クロツクφ１，φ２，
φ３，φ４の次の(4)式で表わすことができる。
以上の第６図、第８図、第１０図に示す他の実
施例においても第３図に示す実施例と同様の効果
を奏し得ることは勿論である。
施例においても第３図に示す実施例と同様の効果
を奏し得ることは勿論である。
以上のように本発明によれば転送ゲートにイン
バータを直列接続にしたＤラツチを複数個、直列
に接続したシフトレジスタにおいて、隣接した２
個のＤラツチを基準クロツクに同期する４相クロ
ツクで制御し、全ての転送ゲートが遮断状態とな
る期間を設けるようにしている。したがつてレー
シングを確実に防止でき、蓄積した電荷を確実に
保持でき、それによつて電源範囲を広くし、ノイ
ズマージンを大きくできるシフトレジスタを提供
することができる。
バータを直列接続にしたＤラツチを複数個、直列
に接続したシフトレジスタにおいて、隣接した２
個のＤラツチを基準クロツクに同期する４相クロ
ツクで制御し、全ての転送ゲートが遮断状態とな
る期間を設けるようにしている。したがつてレー
シングを確実に防止でき、蓄積した電荷を確実に
保持でき、それによつて電源範囲を広くし、ノイ
ズマージンを大きくできるシフトレジスタを提供
することができる。
第１図は従来のＤラツチを用いたシフトレジス
タの一例を示すブロツク図、第２図は第１図に示
すシフトレジスタのクロツク信号を説明する図、
第３図は本発明の一実施例のクロツク生成回路を
示すブロツク図、第４図は第３図に示すクロツク
生成回路の動作を説明するタイムチヤート、第５
図は本発明の一実施例を示すブロツク図、第６
図、第８図、第１０図は本発明の各別の他の実施
例のクロツク生成回路を示すブロツク図、第７
図、第９図、第１１図は第６図、第８図、第１０
図に示すクロツク生成回路の動作を説明するタイ
ムチヤートである。 ９，１０……Ｄラツチ、９ａ，１０ａ……転送
ゲート、９ｂ，１０ｂ……インバータ、φ１，φ
２，φ３，φ４……４相クロツク。
タの一例を示すブロツク図、第２図は第１図に示
すシフトレジスタのクロツク信号を説明する図、
第３図は本発明の一実施例のクロツク生成回路を
示すブロツク図、第４図は第３図に示すクロツク
生成回路の動作を説明するタイムチヤート、第５
図は本発明の一実施例を示すブロツク図、第６
図、第８図、第１０図は本発明の各別の他の実施
例のクロツク生成回路を示すブロツク図、第７
図、第９図、第１１図は第６図、第８図、第１０
図に示すクロツク生成回路の動作を説明するタイ
ムチヤートである。 ９，１０……Ｄラツチ、９ａ，１０ａ……転送
ゲート、９ｂ，１０ｂ……インバータ、φ１，φ
２，φ３，φ４……４相クロツク。
Claims (1)
- １ ＰチヤンネルMOS−FETとＮチヤンネル
MOS−FETとを組み合せた転送ゲートにインバ
ータを直列接続にしたＤラツチを複数個、直列に
接続したものにおいて、隣接した２個のＤラツチ
の転送ゲートへ遮断状態を交互に繰り返す基準ク
ロツクに同期して生成された４相クロツクを与え
るとともに遮断状態または導通状態からの反転時
に全ての転送ゲートを遮断状態とする期間を設け
たことを特徴とするシフトレジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234055A JPS59121697A (ja) | 1982-12-27 | 1982-12-27 | シフトレジスタ |
| US06/565,653 US4554465A (en) | 1982-12-27 | 1983-12-27 | 4-Phase clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234055A JPS59121697A (ja) | 1982-12-27 | 1982-12-27 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121697A JPS59121697A (ja) | 1984-07-13 |
| JPS6216478B2 true JPS6216478B2 (ja) | 1987-04-13 |
Family
ID=16964865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234055A Granted JPS59121697A (ja) | 1982-12-27 | 1982-12-27 | シフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4554465A (ja) |
| JP (1) | JPS59121697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244273U (ja) * | 1985-09-05 | 1987-03-17 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CA1275310C (en) * | 1985-11-26 | 1990-10-16 | Katuhisa Kubota | Master slave latch circuit |
| JPS63136815A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 周期信号発生回路 |
| US4736119A (en) * | 1987-02-04 | 1988-04-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic CMOS current surge control |
| JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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|---|---|
| JPS59121697A (ja) | 1984-07-13 |
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