JPS637013A - Ｍｏｓヒステリシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル伝送系で受信信号の認識率を向上さ
せるために使用されるＭＯＳトランジスタによって構成
したヒステリシス回路に関する。

（従来の技術〕 従来のＭＯＳヒステリシス回路は、第３図に示すように
、しきい値電圧の異なる２個のインバータｌおよび２の
入力を、共通の信号入力端子に接続し、インバータｌの
出力を、インバータ３に入力し、インバータ３の出力を
セット・リセット・フリップフロップ回路４のセット人
力βに接続し、インバータ２の出力をフリツプフ四ツブ
回ｗｒ４のリセット入力に接続し、フリップフロップ回
路４のＱ出力ｎｉ信号出力端子に接続している。そして
インバータ１のしきい値電圧をインバータ２のしきい値
電圧よりも高く設定している。

この回路のヒステリシス動作を説明する。

ここで入力信号にの電位をＶｋ、インバータ１のしきい
値電圧ｆ　ＶＴＨＩ、インバータ２のしきい値電圧をＶ
ＴＨ２とする。

また、各インバータおよびフリップフロップ回路の出力
がとる２値のうち高電位を「ｌ」レベルとし、低電位を
ｒＯＪレベルとする。

第３図において、　Ｖｋを電源電圧の範囲内で最低電位
から少しづつ増加させると、ｖｋ＜ｖＴＨＩの範囲では
フリップフロップ回路４のセット人力１は「０」レベル
、リセット人力ｍは「１」レベルであるので、出力信号
ｎ、は「Ｏ」レヘ−，７１／　、！：　ｆｚ、　ル。Ｖ
　ｋ　−１）ｔ　ＶＴＨ２（Ｖｋ　（Ｖｒｎ！＋７）範
囲では、フリップフロップ回路４０セツト入力Ｌ、リセ
ット人力ｍは共に「０」レベルであるので、フリップフ
ロップ回路４の出力状態は、それ以前の状態が維持され
、出力信号ｎは「０」レベルのままで変らない。Ｖｋが
Ｖｋ）Ｖ’ｒｕｌの範囲になると、フリップフロップ回
ｊ１３４のセット人力りは「ｌ」レベル、リセット入力
ｍＦｉ「０」レベルになるので、出力信号は「１」レベ
ルとなる。

逆にＶｋを電源電圧の範囲内で最高電圧から少しづつ減
少させると、ＶｋがＶ　ｋ　）　’ＶＴＨＩの範囲では
フリップフロップ回路４のセット人力！は「ｌ」レベル
、リセット人力ｍは「０」レベルであるので出力信号ｎ
は「１」レベルである。ＶｋがＶＴＨ２＜　Ｖｋ　（Ｖ
Ｔ旧の範囲ではフリップフロップ回路４のセット入力ａ
１　リセット人力ｍは共に「０」レベルであるので、フ
リップフロップの出力状態はそれ以前の状態が維持され
、出力信号ｎは「１」レベルのままで変らない。Ｖｋが
Ｖ　ｋ　（ＶＴＨ２の範囲になるとフリップフロップ回
路４のセット人力μはｒＯＪレベル、リセット人力ｍは
「１」レベルになり、出力信号ｎは「０」レベルとなる
。

（発明が解決しようとする問題点〕 上述した従来のＭＯＳヒステリシス回路は、フリップフ
ロップ回路とインバータ３個を必要とするため、ＭＯＳ
トランジスタの使用個数も多く回路も複雑である。した
がって従来の回路より、さらにＭＯＳトランジスタの数
が少くて済む回路の出現が望まれている。

本発明の目的は、このような問題点を解決し、回路を構
成するＭＯＳトランジスタの数が従来より少〈て済むＭ
ＯＳヒステリシス回路を提供することにある。

（問題点を解決するための手段〕 前記目的を達成するため、本発明によるＭＯＳヒステリ
シス回路は、ＭＯＳトランジスタで構成された第１のイ
ンバータ（１）と、ゲートが第１のインバータ（１）の
出力に接続されソースとサブストレートが第１の電源（
ＶＤＤ）に接続されるＰ型ＭＯＳトランジスタ（Ｍりと
、ＭＯＳトランジスタで構成された第２のインバータ（
２〕と、ゲートが第２のインバータ（２）の出力に接続
されソースとサブストレートが第２の電源（Ｖｓｓ　）
に接続されるＮ型ＭＯＳトランジスタ（Ｍ２）をＭし、
第１と第２のインバータ（１，２）の入力をまとめて一
つの入力端子に接続し、Ｐ型ＭＯＳトランジスタ（Ｍｌ
）のドレインとＮ型ＭＯＳトランジスタ（Ｍ２）のドレ
インをまとめて一つの信号出力端子に接続し、第１のイ
ンバータ（Ｍｌ　）のしきい値電圧を第２のインバータ
（Ｍ２）のしきい値電圧より高く設定する構成とする。

（実施例） つぎに本発明の実施例について、図面全参照して説明す
る。

第１図は、本発明の一実施例を示す回路図である。

同図に示すように本実施例の回路は、信号ａを入力とす
るインバータおよび２と、インバータ１の出力信号すを
入力とするＰｆｆｌＭＯＳトランジスタＭ１と、インバ
ータ２の出力信ＶＣｔ−人力とするＮ型ＭＯＳトランジ
スタＭ２とから構成されている。

ＰｆｆｌＭＯ８）　５ンシスｐ　（Ｍ　ｔ　）ｉｊ、ケ
ートに信号すが与えられ、ソースとサブストレートには
第１の電源電圧ＶＤＤが与えられている。

Ｎ型ＭＯＳトランジスタ（Ｍ２）は、ゲートに信号Ｃが
与えられ、ソースとサブストレートにはＭ２の電源電圧
Ｖｓｓが与えられている。

Ｐ型ＭＯＳトランジスタＭｌとＮ型ＭＯＳ　トランジス
タＭ２のドレインは互いに接続され出力信号ｄを出力す
る。

そしてインバータ１のしきい値電圧ＶＴＨＩはインバー
タ２のしきい値電圧ＶＴＨ２より高く設定される。

第２図は入力信号ａの電位ｔ−Ｖ　ａ　、出力信号ｄの
電位１ｋＶｄとし、ＶａとＶｄの関係を示したものであ
る。

第１図において各信号ａ、ｂ、ｃ、ｄが示す２値のうち
高電位を「１」レベル、低電位を「０」レベルとすると
、Ｖａｆ電源電圧の範囲内で最低電位から少しづつ増加
させると、ＶａがＶａ（Ｖ’ｒｎｚの範囲ではインバー
タ１，２の出力信号す、ｃは共に「ｌ」レベルであるの
で、Ｐ′ｍＭＯＳトランジスタＭ！はオフ状態、Ｎ型Ｍ
ＯＳトランジスタＭ２はオン状態であり、出力信号ｄは
ｒＯＪレベルである。ＶａがＶＴＲ２（Ｖ　ａ　（ＶＴ
ＨＩの範囲ではインバータ２の出力信号Ｃのみが「０」
レベルに変わり、Ｎ型ＭＯＳトランジスタＭ２のみがオ
フ状態に変わり、Ｐ型ＭＯＳトランジスタＭ１とＮ型Ｍ
ＯＳトランジスタＭ２が共にオフ状態になるので、出力
信号ｄはＭＯＳトランジスタＭ１およびＭ２の寄生容量
Ｏｓに保存された電荷により、それ以前の「０」レベル
を保持する。ＶａがＶ　ａ　）　ＶＴＨＩの範囲になる
と、インバータ１，２の出力信号す、ｃは共に「０」レ
ベルになるので、Ｐ型ＭＯＳトランジスタＭｌはオン状
態、Ｎ型ＭＯＳトランジスタＭ２はオフ状態になるので
、出力信号ｄは「１」レベルに変化する。以上の動作は
第２図におけるｅ→ｆ　−＋　ｇ　−＋　ｈに対応する
。

つぎに、以上の場合とは逆にｖａを電源電圧の範囲内で
最高電位から少しづつ減少させると、ＶａがＶａ＞ＶＴ
Ｈｌの範囲ではインバータ１゜２の出力信号す、ｃは共
に「０」レベルであり、Ｐ型ＭＯＳトランジスタＭ１は
オン状態、Ｎ型ＭＯＳトランジスタＭ２はオフ状態であ
るので出力信号ｄは「１」レベルである。ＶａがＶＴＲ
２（Ｖ　ｄ　（ｖＴｎｔの範囲では、インバータ１の出
力信号すが「１」レベルに変わり、Ｐ型ＭＯＳトランジ
スタＭ１、Ｎ型ＭＯＳトランジスタＭ２が共々オフ状態
になるので、出力信号ｄは、ＭＯＳトランジスタＭ１お
よびＭ２のを生容量Ｏ５に保存された電荷により「ｌ」
レベルが保持される。ＶａがＶ　ａ　（ＶｒＨｚの範囲
になると、インバータ１，２の出力信号す、ｃは共に「
１」レベルとなり、Ｐ型ＭＯＳトランジスタＭｌはオフ
状態、Ｎ型ＭＯＳトランジスタＭ２はオン状態になるの
で、出力信号ｄは「０」レベルに変わる。以上の動作は
第２図における１１−＋６→ｊ　−）１．　Ｋ対応する
。

（発明の効果） 以上説明したように、本発明によればＭＯＳトランジス
タで構成したインバータ２個とＰ凰ＭＯＳトランジスタ
とＮ型ＭＯＳ）ランラスタ６１個でヒステリシス回路を
構成することにより従来同様のヒステリシス動作を行わ
せているので、回路を構成するトランジスタの数を大巾
に減少させ回路の簡単化に役立つという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図である。 第２図は第１図の実施例の入出力直流伝達特性を示す説
明図である。 第３図は従来のヒステリシス回路の一例を示す回路図で
ある。 １．２．３・・・インバータ ４・・・セット・リセット・フリップフロップＭ１・・
・Ｐ型ＭＯＳトランジスタ Ｍ２・・・Ｎ型ＭＯＳトランジスタ ＶＤＤ・・・第１の電源 Ｖｓｓ・・・第２の電源 Ｏ５・・・ＭＯＳトランジスタＭ　１．Ｍ２のを生容量

Claims (1)

【特許請求の範囲】
1. ＭＯＳトランジスタで構成された第１のインバータとゲ
   ートが前記第１のインバータの出力に接続されソースと
   サブストレートが第１の電源に接続されるＰ型ＭＯＳト
   ランジスタと、ＭＯＳトランジスタで構成された第２の
   インバータと、ゲートが前記第２のインバータの出力に
   接続されソースとサブストレートが第２の電源に接続さ
   れるＮ型ＭＯＳトランジスタを有し、前記第１と第２の
   インバータの入力をまとめて一つの入力端子に接続し、
   前記Ｐ型ＭＯＳトランジスタのドレインと前記Ｎ型トラ
   ンジスタのドレインをまとめて一つの信号出力端子に接
   続し、前記第１のインバータのしきい値電圧を前記第２
   のインバータのしきい値電圧より高く設定することを特
   徴とするＭＯＳヒステリシス回路。