JPH02243015A - 制御回路 - Google Patents
制御回路Info
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- JPH02243015A JPH02243015A JP1064811A JP6481189A JPH02243015A JP H02243015 A JPH02243015 A JP H02243015A JP 1064811 A JP1064811 A JP 1064811A JP 6481189 A JP6481189 A JP 6481189A JP H02243015 A JPH02243015 A JP H02243015A
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- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プッシュプル回路を駆動する信号を発生する
制御回路に関し、特にプッシュプル回路を構成する２つ
のトランジスタを同時に遮断させるようなタイミングを
有する信号を発生する制御回路に関する。
制御回路に関し、特にプッシュプル回路を構成する２つ
のトランジスタを同時に遮断させるようなタイミングを
有する信号を発生する制御回路に関する。
従来のこの種の制御回路と、プッシュプル回路を第５図
に示す。６１はプッシュプル回路の入力端子、６２はプ
ッシュプル回路の電源側のＮＰＮトランジスタ、６３は
プッシュプル回路の接地側のＮＰＮ）ランジスタ、６４
はトランジスタ２０ベース端子、６５はトランジスタ３
のベース端子、６６はプッシュプル回路のトランジスタ
６２及び６３を貫通して流れる電流である。
に示す。６１はプッシュプル回路の入力端子、６２はプ
ッシュプル回路の電源側のＮＰＮトランジスタ、６３は
プッシュプル回路の接地側のＮＰＮ）ランジスタ、６４
はトランジスタ２０ベース端子、６５はトランジスタ３
のベース端子、６６はプッシュプル回路のトランジスタ
６２及び６３を貫通して流れる電流である。
第６図に第５図の各端子のタイミングチャートを示す、
６４は、プッシュプル回路の両方のトランジスタ２，３
が導通状態になる期間である。入力端子６１に第６図の
ような信号が印加されるとベース端子６５にはその反転
信号が表われる。これらの信号で、ＮＰＮ）ランジスタ
ロ２．６３を交互に導通遮断させ出力信号を反転させる
。
６４は、プッシュプル回路の両方のトランジスタ２，３
が導通状態になる期間である。入力端子６１に第６図の
ような信号が印加されるとベース端子６５にはその反転
信号が表われる。これらの信号で、ＮＰＮ）ランジスタ
ロ２．６３を交互に導通遮断させ出力信号を反転させる
。
上述した従来の制御回路は、゛同じタイミングでプッシ
ュプル回路の電源側トランジスタ６２と接地側トランジ
スタ６３を導通、遮断させるため第６図に示すように両
方のトランジスタ２，３が共に導通させる期間６４があ
る。この期間６４は、両方のトランジスタ６２．６３の
コレクターエミッタ間のインピーダンスが低いため、大
きな電流６６が流れる。特にこのプッシュプル回路が出
力回路であったり、高電圧の印加される回路や導通遮断
の繰り返し周波数が高い回路の場合、消費電力の増大や
、トランジスタの破壊、配線の溶断という欠点がある。
ュプル回路の電源側トランジスタ６２と接地側トランジ
スタ６３を導通、遮断させるため第６図に示すように両
方のトランジスタ２，３が共に導通させる期間６４があ
る。この期間６４は、両方のトランジスタ６２．６３の
コレクターエミッタ間のインピーダンスが低いため、大
きな電流６６が流れる。特にこのプッシュプル回路が出
力回路であったり、高電圧の印加される回路や導通遮断
の繰り返し周波数が高い回路の場合、消費電力の増大や
、トランジスタの破壊、配線の溶断という欠点がある。
本発明の制御回路は２つのラッチ回路と、元の入力信号
に同期して、ある遅延時間をおいて反転する信号を作る
回路を有している。
に同期して、ある遅延時間をおいて反転する信号を作る
回路を有している。
上述した従来の制御回路に対し、本発明はプッシュプル
回路の２つのトランジスタを異なるタイミングで導通、
遮断させる信号をつくるという相違点を有する。
回路の２つのトランジスタを異なるタイミングで導通、
遮断させる信号をつくるという相違点を有する。
第１図は、本発明の第１の実施例の回路図である。第２
図は、第１図の８〜１５，１８の各端子の電位を示すタ
イミングチャートである。１は、元の入力信号に同期し
て、ある遅延時間をおいてパルスを出力する回路、２は
プッシュプル回路の電源側のＮＰＮ）ランジスタ、３は
プッシュプル回路の接地側のＮＰＮ）ランジスタ、４は
トランジスタ２を駆動する信号を扱うラッチ回路、５は
トランジスタ４を駆動する信号を扱うラッチ回路、６は
ラッチ回路４を構成するＮＡＮＤ、７はラッチ回路５を
構成するＮＡＮＤ、８はラッチ回路４のリセット端子、
９はラッチ回路５のリセット端子、１０はラッチ回路４
のラッチイネーブル端子、１１はラッチ回路５のラッチ
イネーブル端子、１２はラッチイネーブル端子１０の反
転端子、１３はラッチイネーブル端子１１の反転端子、
１４はラッチ回路４の出力端子、１５はラッチ回路５の
出力端子、１６はラッチ回路４０入力端子、１７はラッ
チ回路５の入力端子、１８は入力端子である。第２図に
おいて、１９は回路１の遅延時間、２０はトランジスタ
２及び３が共に遮断になる期間、２１はトランジスタ２
及び３を貫通して流れる電流である。
図は、第１図の８〜１５，１８の各端子の電位を示すタ
イミングチャートである。１は、元の入力信号に同期し
て、ある遅延時間をおいてパルスを出力する回路、２は
プッシュプル回路の電源側のＮＰＮ）ランジスタ、３は
プッシュプル回路の接地側のＮＰＮ）ランジスタ、４は
トランジスタ２を駆動する信号を扱うラッチ回路、５は
トランジスタ４を駆動する信号を扱うラッチ回路、６は
ラッチ回路４を構成するＮＡＮＤ、７はラッチ回路５を
構成するＮＡＮＤ、８はラッチ回路４のリセット端子、
９はラッチ回路５のリセット端子、１０はラッチ回路４
のラッチイネーブル端子、１１はラッチ回路５のラッチ
イネーブル端子、１２はラッチイネーブル端子１０の反
転端子、１３はラッチイネーブル端子１１の反転端子、
１４はラッチ回路４の出力端子、１５はラッチ回路５の
出力端子、１６はラッチ回路４０入力端子、１７はラッ
チ回路５の入力端子、１８は入力端子である。第２図に
おいて、１９は回路１の遅延時間、２０はトランジスタ
２及び３が共に遮断になる期間、２１はトランジスタ２
及び３を貫通して流れる電流である。
まず、ラッチ回路４のリセット入力に元の信号を入力し
、元の信号が低電位（Ｌ）のときリセットとなり、出力
端子１４がＬになっている。ラッチ回路５のリセット入
力には元の信号の反転信号を入力し、元の信号が高電位
（Ｈ）のときリセットとなり、出力端子１５がＬになっ
ている。ラッチ回路４，５共に入力端子はＨに固定して
あり、それぞれのラッチイネーブル端子１０．１１がＬ
になった時、出力端子１４．１５がＨになる。また、−
度ラッチイネーブル端子がＬになれば、その後それがＨ
になってもラッチ回路が働き、次にリセット端子がＬに
なるまで、出力端子はＨになっている。ラッチイネーブ
ル端子１０，１１は、入力信号とその信号に同期してパ
ルスを出力する回路１の遅延時間１９だけ遅れてＬにな
る。従って、出力端子１４と出力端子１５は、この期間
もＬになり、プッシュプル回路のトランジスタ２，３を
共に遮断する期間２０をつくることができる。こｈによ
って、入力信号が反転する場合に、ブツシュプル回路を
貫通して電流は流れない。
、元の信号が低電位（Ｌ）のときリセットとなり、出力
端子１４がＬになっている。ラッチ回路５のリセット入
力には元の信号の反転信号を入力し、元の信号が高電位
（Ｈ）のときリセットとなり、出力端子１５がＬになっ
ている。ラッチ回路４，５共に入力端子はＨに固定して
あり、それぞれのラッチイネーブル端子１０．１１がＬ
になった時、出力端子１４．１５がＨになる。また、−
度ラッチイネーブル端子がＬになれば、その後それがＨ
になってもラッチ回路が働き、次にリセット端子がＬに
なるまで、出力端子はＨになっている。ラッチイネーブ
ル端子１０，１１は、入力信号とその信号に同期してパ
ルスを出力する回路１の遅延時間１９だけ遅れてＬにな
る。従って、出力端子１４と出力端子１５は、この期間
もＬになり、プッシュプル回路のトランジスタ２，３を
共に遮断する期間２０をつくることができる。こｈによ
って、入力信号が反転する場合に、ブツシュプル回路を
貫通して電流は流れない。
第３図に本発明の第２の実施例の回路図を示す。
第４図に第３図の８〜１５．１８の各端子の電位を示す
タイミングチャートである。
タイミングチャートである。
３１は遅延回路、３２はＰチャネルＭＯ８）ランジスタ
、３３はＮチャネルＭＯＳトランジスタ、３４はトラン
ジスタ３２を駆動する信号を扱うラッチ回路、３５はト
ランジスタ３３を駆動する信号を扱うラッチ回路、３６
はラッチ回路３４を構成するＮ０Ｒ１３７はラッチ回路
３５を構成するＮＯＲ，３８はラッチ回路３４のリセッ
ト端子、３９はラッチ回路３５のリセット端子、４０は
ラッチ回路３４のラッチイネーブル端子、４１はラッチ
回路３５のラッチイネーブル端子、４２はラッチイネー
ブル端子４０の反転端子、４３はラッチイネーブル端子
４１の反転端子、４４はラッチ回路３４の出力端子、４
５はラッチ回路３５の出力端子、４６はラッチ回路３４
の入力端子、４７はラッチ回路３５の入力端子、４８は
入力端子である。第４図において、５１は回路３１の遅
延時間、５０はトランジスタ３２及び３３が共に遮断に
なる期間、４９はトランジスタ３２及び３３を貫通して
流れる電流である。
、３３はＮチャネルＭＯＳトランジスタ、３４はトラン
ジスタ３２を駆動する信号を扱うラッチ回路、３５はト
ランジスタ３３を駆動する信号を扱うラッチ回路、３６
はラッチ回路３４を構成するＮ０Ｒ１３７はラッチ回路
３５を構成するＮＯＲ，３８はラッチ回路３４のリセッ
ト端子、３９はラッチ回路３５のリセット端子、４０は
ラッチ回路３４のラッチイネーブル端子、４１はラッチ
回路３５のラッチイネーブル端子、４２はラッチイネー
ブル端子４０の反転端子、４３はラッチイネーブル端子
４１の反転端子、４４はラッチ回路３４の出力端子、４
５はラッチ回路３５の出力端子、４６はラッチ回路３４
の入力端子、４７はラッチ回路３５の入力端子、４８は
入力端子である。第４図において、５１は回路３１の遅
延時間、５０はトランジスタ３２及び３３が共に遮断に
なる期間、４９はトランジスタ３２及び３３を貫通して
流れる電流である。
本実施例では、元の入力信号に同期して、ある遅延時間
をおいて反転する信号を作る回路として、遅延回路を、
ラッチ回路にＮＯＲを含むラッチ回路を用い、プッシュ
プル回路の２つのトランジスタを駆動する。
をおいて反転する信号を作る回路として、遅延回路を、
ラッチ回路にＮＯＲを含むラッチ回路を用い、プッシュ
プル回路の２つのトランジスタを駆動する。
これらのラッチ回路３４．３５はリセット端子３８．３
９がＨのときリセットとなり、出力端子３４．３５の電
位をトランジスタ３２．３３をそれぞれ遮断させるよう
な電位にしている。ラッチ回路３４．３５共に入力端子
４６．４７はＬに固定してあり、それぞれのう、チイネ
ーブル端子４０゜４１がＬになった時、出力端子４４は
Ｌに、出力端子４５がＨになる。また、−度ラッチイネ
ーブル端子４０，４１がＬになれば、その後それがＨに
なってもラッチ回路が働き、次にリセット端子がＬにな
るまで出力端子４４はＬに、出力端子４５はＨになって
いる。ラッチイネーブル端子４０゜４１は入力信号と遅
延回路３１の出力信号の遅延時間４９だけ遅れてＬにな
る。従って、この遅延時間４９の間出力端子４４はＨ１
出力端子４５はＬで、プッシュプル回路のＰチャネルト
ランジスタ３２．Ｎチャネルトランジスタ３３を共に遮
断する期間５０をつくることができる。これによって、
入力信号が反転する場合にプッシュプル回路の両方のト
ランジスタ３２．３３を貫通して電流は流れない。
９がＨのときリセットとなり、出力端子３４．３５の電
位をトランジスタ３２．３３をそれぞれ遮断させるよう
な電位にしている。ラッチ回路３４．３５共に入力端子
４６．４７はＬに固定してあり、それぞれのう、チイネ
ーブル端子４０゜４１がＬになった時、出力端子４４は
Ｌに、出力端子４５がＨになる。また、−度ラッチイネ
ーブル端子４０，４１がＬになれば、その後それがＨに
なってもラッチ回路が働き、次にリセット端子がＬにな
るまで出力端子４４はＬに、出力端子４５はＨになって
いる。ラッチイネーブル端子４０゜４１は入力信号と遅
延回路３１の出力信号の遅延時間４９だけ遅れてＬにな
る。従って、この遅延時間４９の間出力端子４４はＨ１
出力端子４５はＬで、プッシュプル回路のＰチャネルト
ランジスタ３２．Ｎチャネルトランジスタ３３を共に遮
断する期間５０をつくることができる。これによって、
入力信号が反転する場合にプッシュプル回路の両方のト
ランジスタ３２．３３を貫通して電流は流れない。
以上説明したように本発明は、２つのラッチ回路と元の
入力信号に同期して、ある遅延時間をおいて反転する信
号を作る回路をプッシュプル回路の２つのトランジスタ
を駆動する回路として用いることにより、これら２つの
トランジスタを貫通して流れる電流を零にできる効果が
ある。
入力信号に同期して、ある遅延時間をおいて反転する信
号を作る回路をプッシュプル回路の２つのトランジスタ
を駆動する回路として用いることにより、これら２つの
トランジスタを貫通して流れる電流を零にできる効果が
ある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の各端子のタイミングチャート、第３図は本発明の第
２の実施例の回路図、第４図は第３図の各端子のタイミ
ングチャート、第５図は従来の制御回路の回路図、第６
図は第５図の各端子のタイミングチャートである。 ■・・・・・・元の入力信号に同期して、ある遅延時間
をおいてパルスを出力する回路、２・・・・・・プッシ
ュプル回路の電源側のＮＰＮトランジスタ、３・・・・
・・プッシュプル回路の接地側のＮＰＮ）ランジスタ、
４・・・・・・ラッチ回路、５・・・・・・ラッチ回路
、６・・・・・・ＮＡＮＤ、７・・・・・・ＮＡＮＤ、
８・・・・・・リセット端子、９・・・・・・リセット
端子、１０・・・・・・ラッチイネーブル端子、１１・
・・・・・ラッチイネーブル端子、１２・・・・・・ラ
ッチイネーブル端子１０の反転端子、１３・・・・・・
ラッチイネーブル端子１１の反転端子、１４・・・・・
・出力端子、１５・・・・・・出力端子、１６・・・・
・・入力端子、１７・・・・・・入力端子、１８・・・
・・・入力端子、１９・・・・・・トランジスタ２，３
を貫通して流れる電流、２０・・・・・・トランジスタ
２及び３が共に遮断になる期間、２１・・・・・・回路
１の遅延時間、３１・・・・・・遅延回路、３２・・・
・・・ＰチャネルＭＯ８）ランジスタ、３３・・・・・
・ＮチャネルＭＯ３）ランジスタ、３４・・・・・・ラ
ッチ回路、３５・・・・・・う、子回路、３６・・・・
・・ＮＯＲ。 ３７・・・・・・ＮＯＲ，３８・・・・・・リセット端
子、３９・・・・・・リセット端子、４０・・・・・・
ラッチイネーブル端子、４１・・・・・・ラッチイネー
ブル端子、４２・・・・・・ラッチイネーブル端子４０
の反転端子、４３・・・・・・ラッチイネーブル端子４
１の反転端子、４４・・・・・・出力端子、４５・・・
・・・出力端子、４６・・・・・・入力端子、４７・・
・・・・入力端子、４８・・・・・・入力端子、４９・
・・・・・トランジスタ３２．３３を貫通して流れる電
流、５０・・・・・・トランジスタ５２及び５３が遮断
になる期間、５１・・・・・・回路３１の遅延時間、６
１・・・・・・入力端子、６２・・・・・・ＮＰＮ）ラ
ンジスタ、６３・・・・・・ＮＰＮ）ランジスタ、６４
・・・・・・トランジスタ６２のベース端子、６５・・
・・・・トランジスタ６３のベース端子、６６・・・・
・・トランジスタ６２．６３を貫通して流りる電流、７
４・・・・・・トランジスタ６２．６３が共に導通状態
になる期間。 代理人 弁理士 内 原 晋
図の各端子のタイミングチャート、第３図は本発明の第
２の実施例の回路図、第４図は第３図の各端子のタイミ
ングチャート、第５図は従来の制御回路の回路図、第６
図は第５図の各端子のタイミングチャートである。 ■・・・・・・元の入力信号に同期して、ある遅延時間
をおいてパルスを出力する回路、２・・・・・・プッシ
ュプル回路の電源側のＮＰＮトランジスタ、３・・・・
・・プッシュプル回路の接地側のＮＰＮ）ランジスタ、
４・・・・・・ラッチ回路、５・・・・・・ラッチ回路
、６・・・・・・ＮＡＮＤ、７・・・・・・ＮＡＮＤ、
８・・・・・・リセット端子、９・・・・・・リセット
端子、１０・・・・・・ラッチイネーブル端子、１１・
・・・・・ラッチイネーブル端子、１２・・・・・・ラ
ッチイネーブル端子１０の反転端子、１３・・・・・・
ラッチイネーブル端子１１の反転端子、１４・・・・・
・出力端子、１５・・・・・・出力端子、１６・・・・
・・入力端子、１７・・・・・・入力端子、１８・・・
・・・入力端子、１９・・・・・・トランジスタ２，３
を貫通して流れる電流、２０・・・・・・トランジスタ
２及び３が共に遮断になる期間、２１・・・・・・回路
１の遅延時間、３１・・・・・・遅延回路、３２・・・
・・・ＰチャネルＭＯ８）ランジスタ、３３・・・・・
・ＮチャネルＭＯ３）ランジスタ、３４・・・・・・ラ
ッチ回路、３５・・・・・・う、子回路、３６・・・・
・・ＮＯＲ。 ３７・・・・・・ＮＯＲ，３８・・・・・・リセット端
子、３９・・・・・・リセット端子、４０・・・・・・
ラッチイネーブル端子、４１・・・・・・ラッチイネー
ブル端子、４２・・・・・・ラッチイネーブル端子４０
の反転端子、４３・・・・・・ラッチイネーブル端子４
１の反転端子、４４・・・・・・出力端子、４５・・・
・・・出力端子、４６・・・・・・入力端子、４７・・
・・・・入力端子、４８・・・・・・入力端子、４９・
・・・・・トランジスタ３２．３３を貫通して流れる電
流、５０・・・・・・トランジスタ５２及び５３が遮断
になる期間、５１・・・・・・回路３１の遅延時間、６
１・・・・・・入力端子、６２・・・・・・ＮＰＮ）ラ
ンジスタ、６３・・・・・・ＮＰＮ）ランジスタ、６４
・・・・・・トランジスタ６２のベース端子、６５・・
・・・・トランジスタ６３のベース端子、６６・・・・
・・トランジスタ６２．６３を貫通して流りる電流、７
４・・・・・・トランジスタ６２．６３が共に導通状態
になる期間。 代理人 弁理士 内 原 晋
Claims (1)
- プッシュプル回路を駆動する信号を、２つのラッチ回路
と元の入力信号に同期してある遅延時間をおいて反転す
る信号を作る回路で制御し、プッシュプル回路を構成す
る２つのトランジスタを同時に遮断させるようなタイミ
ングを有する信号を発生する制御回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064811A JPH02243015A (ja) | 1989-03-15 | 1989-03-15 | 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064811A JPH02243015A (ja) | 1989-03-15 | 1989-03-15 | 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02243015A true JPH02243015A (ja) | 1990-09-27 |
Family
ID=13269003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064811A Pending JPH02243015A (ja) | 1989-03-15 | 1989-03-15 | 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02243015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0632594A2 (en) * | 1993-06-30 | 1995-01-04 | STMicroelectronics, Inc. | Latch controlled output driver |
| JPH09167956A (ja) * | 1992-03-06 | 1997-06-24 | Samsung Electron Co Ltd | ＢｉＣＭＯＳ駆動回路 |
| EP0647028B1 (en) * | 1993-09-30 | 2002-03-20 | STMicroelectronics, Inc. | Latch controlled output driver |
-
1989
- 1989-03-15 JP JP1064811A patent/JPH02243015A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167956A (ja) * | 1992-03-06 | 1997-06-24 | Samsung Electron Co Ltd | ＢｉＣＭＯＳ駆動回路 |
| EP0632594A2 (en) * | 1993-06-30 | 1995-01-04 | STMicroelectronics, Inc. | Latch controlled output driver |
| EP0632594B1 (en) * | 1993-06-30 | 1999-09-08 | STMicroelectronics, Inc. | Latch controlled output driver |
| EP0647028B1 (en) * | 1993-09-30 | 2002-03-20 | STMicroelectronics, Inc. | Latch controlled output driver |
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