JPH02243015A - 制御回路 - Google Patents

制御回路

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Publication number
JPH02243015A
JPH02243015A JP1064811A JP6481189A JPH02243015A JP H02243015 A JPH02243015 A JP H02243015A JP 1064811 A JP1064811 A JP 1064811A JP 6481189 A JP6481189 A JP 6481189A JP H02243015 A JPH02243015 A JP H02243015A
Authority
JP
Japan
Prior art keywords
circuit
terminal
signal
latch
terminals
Prior art date
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Pending
Application number
JP1064811A
Other languages
English (en)
Inventor
Kazumi Sugai
菅井 和己
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02243015A publication Critical patent/JPH02243015A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プッシュプル回路を駆動する信号を発生する
制御回路に関し、特にプッシュプル回路を構成する2つ
のトランジスタを同時に遮断させるようなタイミングを
有する信号を発生する制御回路に関する。
〔従来の技術〕
従来のこの種の制御回路と、プッシュプル回路を第5図
に示す。61はプッシュプル回路の入力端子、62はプ
ッシュプル回路の電源側のNPNトランジスタ、63は
プッシュプル回路の接地側のNPN)ランジスタ、64
はトランジスタ20ベース端子、65はトランジスタ3
のベース端子、66はプッシュプル回路のトランジスタ
62及び63を貫通して流れる電流である。
第6図に第5図の各端子のタイミングチャートを示す、
64は、プッシュプル回路の両方のトランジスタ2,3
が導通状態になる期間である。入力端子61に第6図の
ような信号が印加されるとベース端子65にはその反転
信号が表われる。これらの信号で、NPN)ランジスタ
ロ2.63を交互に導通遮断させ出力信号を反転させる
〔発明が解決しようとする課題〕
上述した従来の制御回路は、゛同じタイミングでプッシ
ュプル回路の電源側トランジスタ62と接地側トランジ
スタ63を導通、遮断させるため第6図に示すように両
方のトランジスタ2,3が共に導通させる期間64があ
る。この期間64は、両方のトランジスタ62.63の
コレクターエミッタ間のインピーダンスが低いため、大
きな電流66が流れる。特にこのプッシュプル回路が出
力回路であったり、高電圧の印加される回路や導通遮断
の繰り返し周波数が高い回路の場合、消費電力の増大や
、トランジスタの破壊、配線の溶断という欠点がある。
〔課題を解決するための手段〕
本発明の制御回路は2つのラッチ回路と、元の入力信号
に同期して、ある遅延時間をおいて反転する信号を作る
回路を有している。
上述した従来の制御回路に対し、本発明はプッシュプル
回路の2つのトランジスタを異なるタイミングで導通、
遮断させる信号をつくるという相違点を有する。
〔実施例〕
第1図は、本発明の第1の実施例の回路図である。第2
図は、第1図の8〜15,18の各端子の電位を示すタ
イミングチャートである。1は、元の入力信号に同期し
て、ある遅延時間をおいてパルスを出力する回路、2は
プッシュプル回路の電源側のNPN)ランジスタ、3は
プッシュプル回路の接地側のNPN)ランジスタ、4は
トランジスタ2を駆動する信号を扱うラッチ回路、5は
トランジスタ4を駆動する信号を扱うラッチ回路、6は
ラッチ回路4を構成するNAND、7はラッチ回路5を
構成するNAND、8はラッチ回路4のリセット端子、
9はラッチ回路5のリセット端子、10はラッチ回路4
のラッチイネーブル端子、11はラッチ回路5のラッチ
イネーブル端子、12はラッチイネーブル端子10の反
転端子、13はラッチイネーブル端子11の反転端子、
14はラッチ回路4の出力端子、15はラッチ回路5の
出力端子、16はラッチ回路40入力端子、17はラッ
チ回路5の入力端子、18は入力端子である。第2図に
おいて、19は回路1の遅延時間、20はトランジスタ
2及び3が共に遮断になる期間、21はトランジスタ2
及び3を貫通して流れる電流である。
まず、ラッチ回路4のリセット入力に元の信号を入力し
、元の信号が低電位(L)のときリセットとなり、出力
端子14がLになっている。ラッチ回路5のリセット入
力には元の信号の反転信号を入力し、元の信号が高電位
(H)のときリセットとなり、出力端子15がLになっ
ている。ラッチ回路4,5共に入力端子はHに固定して
あり、それぞれのラッチイネーブル端子10.11がL
になった時、出力端子14.15がHになる。また、−
度ラッチイネーブル端子がLになれば、その後それがH
になってもラッチ回路が働き、次にリセット端子がLに
なるまで、出力端子はHになっている。ラッチイネーブ
ル端子10,11は、入力信号とその信号に同期してパ
ルスを出力する回路1の遅延時間19だけ遅れてLにな
る。従って、出力端子14と出力端子15は、この期間
もLになり、プッシュプル回路のトランジスタ2,3を
共に遮断する期間20をつくることができる。こhによ
って、入力信号が反転する場合に、ブツシュプル回路を
貫通して電流は流れない。
第3図に本発明の第2の実施例の回路図を示す。
第4図に第3図の8〜15.18の各端子の電位を示す
タイミングチャートである。
31は遅延回路、32はPチャネルMO8)ランジスタ
、33はNチャネルMOSトランジスタ、34はトラン
ジスタ32を駆動する信号を扱うラッチ回路、35はト
ランジスタ33を駆動する信号を扱うラッチ回路、36
はラッチ回路34を構成するN0R137はラッチ回路
35を構成するNOR,38はラッチ回路34のリセッ
ト端子、39はラッチ回路35のリセット端子、40は
ラッチ回路34のラッチイネーブル端子、41はラッチ
回路35のラッチイネーブル端子、42はラッチイネー
ブル端子40の反転端子、43はラッチイネーブル端子
41の反転端子、44はラッチ回路34の出力端子、4
5はラッチ回路35の出力端子、46はラッチ回路34
の入力端子、47はラッチ回路35の入力端子、48は
入力端子である。第4図において、51は回路31の遅
延時間、50はトランジスタ32及び33が共に遮断に
なる期間、49はトランジスタ32及び33を貫通して
流れる電流である。
本実施例では、元の入力信号に同期して、ある遅延時間
をおいて反転する信号を作る回路として、遅延回路を、
ラッチ回路にNORを含むラッチ回路を用い、プッシュ
プル回路の2つのトランジスタを駆動する。
これらのラッチ回路34.35はリセット端子38.3
9がHのときリセットとなり、出力端子34.35の電
位をトランジスタ32.33をそれぞれ遮断させるよう
な電位にしている。ラッチ回路34.35共に入力端子
46.47はLに固定してあり、それぞれのう、チイネ
ーブル端子40゜41がLになった時、出力端子44は
Lに、出力端子45がHになる。また、−度ラッチイネ
ーブル端子40,41がLになれば、その後それがHに
なってもラッチ回路が働き、次にリセット端子がLにな
るまで出力端子44はLに、出力端子45はHになって
いる。ラッチイネーブル端子40゜41は入力信号と遅
延回路31の出力信号の遅延時間49だけ遅れてLにな
る。従って、この遅延時間49の間出力端子44はH1
出力端子45はLで、プッシュプル回路のPチャネルト
ランジスタ32.Nチャネルトランジスタ33を共に遮
断する期間50をつくることができる。これによって、
入力信号が反転する場合にプッシュプル回路の両方のト
ランジスタ32.33を貫通して電流は流れない。
〔発明の効果〕
以上説明したように本発明は、2つのラッチ回路と元の
入力信号に同期して、ある遅延時間をおいて反転する信
号を作る回路をプッシュプル回路の2つのトランジスタ
を駆動する回路として用いることにより、これら2つの
トランジスタを貫通して流れる電流を零にできる効果が
ある。
【図面の簡単な説明】
第1図は本発明の第1の実施例の回路図、第2図は第1
図の各端子のタイミングチャート、第3図は本発明の第
2の実施例の回路図、第4図は第3図の各端子のタイミ
ングチャート、第5図は従来の制御回路の回路図、第6
図は第5図の各端子のタイミングチャートである。 ■・・・・・・元の入力信号に同期して、ある遅延時間
をおいてパルスを出力する回路、2・・・・・・プッシ
ュプル回路の電源側のNPNトランジスタ、3・・・・
・・プッシュプル回路の接地側のNPN)ランジスタ、
4・・・・・・ラッチ回路、5・・・・・・ラッチ回路
、6・・・・・・NAND、7・・・・・・NAND、
8・・・・・・リセット端子、9・・・・・・リセット
端子、10・・・・・・ラッチイネーブル端子、11・
・・・・・ラッチイネーブル端子、12・・・・・・ラ
ッチイネーブル端子10の反転端子、13・・・・・・
ラッチイネーブル端子11の反転端子、14・・・・・
・出力端子、15・・・・・・出力端子、16・・・・
・・入力端子、17・・・・・・入力端子、18・・・
・・・入力端子、19・・・・・・トランジスタ2,3
を貫通して流れる電流、20・・・・・・トランジスタ
2及び3が共に遮断になる期間、21・・・・・・回路
1の遅延時間、31・・・・・・遅延回路、32・・・
・・・PチャネルMO8)ランジスタ、33・・・・・
・NチャネルMO3)ランジスタ、34・・・・・・ラ
ッチ回路、35・・・・・・う、子回路、36・・・・
・・NOR。 37・・・・・・NOR,38・・・・・・リセット端
子、39・・・・・・リセット端子、40・・・・・・
ラッチイネーブル端子、41・・・・・・ラッチイネー
ブル端子、42・・・・・・ラッチイネーブル端子40
の反転端子、43・・・・・・ラッチイネーブル端子4
1の反転端子、44・・・・・・出力端子、45・・・
・・・出力端子、46・・・・・・入力端子、47・・
・・・・入力端子、48・・・・・・入力端子、49・
・・・・・トランジスタ32.33を貫通して流れる電
流、50・・・・・・トランジスタ52及び53が遮断
になる期間、51・・・・・・回路31の遅延時間、6
1・・・・・・入力端子、62・・・・・・NPN)ラ
ンジスタ、63・・・・・・NPN)ランジスタ、64
・・・・・・トランジスタ62のベース端子、65・・
・・・・トランジスタ63のベース端子、66・・・・
・・トランジスタ62.63を貫通して流りる電流、7
4・・・・・・トランジスタ62.63が共に導通状態
になる期間。 代理人 弁理士  内 原   晋

Claims (1)

    【特許請求の範囲】
  1. プッシュプル回路を駆動する信号を、2つのラッチ回路
    と元の入力信号に同期してある遅延時間をおいて反転す
    る信号を作る回路で制御し、プッシュプル回路を構成す
    る2つのトランジスタを同時に遮断させるようなタイミ
    ングを有する信号を発生する制御回路
JP1064811A 1989-03-15 1989-03-15 制御回路 Pending JPH02243015A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1064811A JPH02243015A (ja) 1989-03-15 1989-03-15 制御回路

Applications Claiming Priority (1)

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JP1064811A JPH02243015A (ja) 1989-03-15 1989-03-15 制御回路

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JPH02243015A true JPH02243015A (ja) 1990-09-27

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ID=13269003

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JP1064811A Pending JPH02243015A (ja) 1989-03-15 1989-03-15 制御回路

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JP (1) JPH02243015A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0632594A2 (en) * 1993-06-30 1995-01-04 STMicroelectronics, Inc. Latch controlled output driver
JPH09167956A (ja) * 1992-03-06 1997-06-24 Samsung Electron Co Ltd BiCMOS駆動回路
EP0647028B1 (en) * 1993-09-30 2002-03-20 STMicroelectronics, Inc. Latch controlled output driver

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167956A (ja) * 1992-03-06 1997-06-24 Samsung Electron Co Ltd BiCMOS駆動回路
EP0632594A2 (en) * 1993-06-30 1995-01-04 STMicroelectronics, Inc. Latch controlled output driver
EP0632594B1 (en) * 1993-06-30 1999-09-08 STMicroelectronics, Inc. Latch controlled output driver
EP0647028B1 (en) * 1993-09-30 2002-03-20 STMicroelectronics, Inc. Latch controlled output driver

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