JPS6271097A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6271097A JPS6271097A JP60209784A JP20978485A JPS6271097A JP S6271097 A JPS6271097 A JP S6271097A JP 60209784 A JP60209784 A JP 60209784A JP 20978485 A JP20978485 A JP 20978485A JP S6271097 A JPS6271097 A JP S6271097A
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- Japan
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- circuit
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路、特に相補型ＭＯ８集積回路
（０ＭＯ８ＩＣ）の応用回路に関するものである。− 〔従来の技術〕 従来多入力ＲＯＭを構成する場合、パターン面積を小さ
くする為にレシオ型ＲＯＭが使用される。第３図はｎビ
ットのアドレス入力、ｍビットのデータ出力を持つレシ
オ型ＲＯＭの出力１ビット分の回路構成を示すブロック
図で、図において（１）はＰチャネルＭＯ８）ランジス
タによるロードトランジスタ、（２ｉはＮチャネルＭＯ
Ｓトランジスタによるドライバであり人力のビット数ｎ
だけのＮチャネルＭＯ８）ランジスタが存在する。（３
）はインバータと 。
（０ＭＯ８ＩＣ）の応用回路に関するものである。− 〔従来の技術〕 従来多入力ＲＯＭを構成する場合、パターン面積を小さ
くする為にレシオ型ＲＯＭが使用される。第３図はｎビ
ットのアドレス入力、ｍビットのデータ出力を持つレシ
オ型ＲＯＭの出力１ビット分の回路構成を示すブロック
図で、図において（１）はＰチャネルＭＯ８）ランジス
タによるロードトランジスタ、（２ｉはＮチャネルＭＯ
Ｓトランジスタによるドライバであり人力のビット数ｎ
だけのＮチャネルＭＯ８）ランジスタが存在する。（３
）はインバータと 。
ＰチャネルＭＯＳトランジスタによるプリチャージ用ト
ランジスタで構成したＨｉｇｈ レベルを保持する出
力保持回路、１４）はＲＯＭの出力点である。第３図の
回路は全体として第３図の右方に示すノアゲートによっ
て表わすことができる。
ランジスタで構成したＨｉｇｈ レベルを保持する出
力保持回路、１４）はＲＯＭの出力点である。第３図の
回路は全体として第３図の右方に示すノアゲートによっ
て表わすことができる。
次に第３図に示す回路の動作について説明する。
ロードトランジスタ（ｌ）、ドライバ（２）のゲート入
力Ｋ１１１４図のような信号を入力する。ここでＤＡＴ
Ａ信号はクロック人力φ□に同期して入力されるものと
する。クロックφ２がＨｉｇｈ （以下ｒＨＪと記す）
からＬｏｗ （以下ｒＬＪと記す）となるとロードトラ
ンジスタ（１）伐オン状態となプリチャージされる。次
にクロックφ□が「Ｌ」から「Ｈ」となるとφ□に同期
してＤＡＴＡ 入力が「ｉ」（図中Ａ点時）、「Ｌ」
（図中Ｂ点時）となる。ＤＡＴＡがｒＨＪＯ時にはドラ
イバでめるＮチャネルトランジスタはオン状態とな５、
Ｐチャネルｉ１）、Ｎチャネル（２）の両方のトランジ
スタがオン状態となり、両トランジスタのオン抵抗の比
で出力の電位レベルが決定される。この場合、Ｐチャネ
ルトランジスタのオン抵抗はＮチャネルトランジスタの
オン抵抗に比べてはなはだ大きいのでその出力値はｒＬ
Ｊとなる。又、ＤＡＴＡ入力が全て「Ｌ」の場合には全
てのＮチャネルのトランジスタがオフされ九がｒＬＪの
時、プリチャージされた電位が出力保持回路（３）でラ
ッチされる。
力Ｋ１１１４図のような信号を入力する。ここでＤＡＴ
Ａ信号はクロック人力φ□に同期して入力されるものと
する。クロックφ２がＨｉｇｈ （以下ｒＨＪと記す）
からＬｏｗ （以下ｒＬＪと記す）となるとロードトラ
ンジスタ（１）伐オン状態となプリチャージされる。次
にクロックφ□が「Ｌ」から「Ｈ」となるとφ□に同期
してＤＡＴＡ 入力が「ｉ」（図中Ａ点時）、「Ｌ」
（図中Ｂ点時）となる。ＤＡＴＡがｒＨＪＯ時にはドラ
イバでめるＮチャネルトランジスタはオン状態とな５、
Ｐチャネルｉ１）、Ｎチャネル（２）の両方のトランジ
スタがオン状態となり、両トランジスタのオン抵抗の比
で出力の電位レベルが決定される。この場合、Ｐチャネ
ルトランジスタのオン抵抗はＮチャネルトランジスタの
オン抵抗に比べてはなはだ大きいのでその出力値はｒＬ
Ｊとなる。又、ＤＡＴＡ入力が全て「Ｌ」の場合には全
てのＮチャネルのトランジスタがオフされ九がｒＬＪの
時、プリチャージされた電位が出力保持回路（３）でラ
ッチされる。
上記のような従来のレシオ型ＲＯＭではＤＡＴＡ入力が
１つでもｒＨＪになるとＰチャーネル（１）、Ｎチャネ
ル（２）の両トランジスタがオニノシ、φ１が「Ｌ」の
期間中（ＶｃＣ−ＧＮＤ）の１圧を（Ｐチャネルのオン
抵抗子Ｎチャネルのオン抵抗）の抵抗で割算した値の貫
通電流が流れ続けているから、回路を低消費域流化でき
ないという問題点があった。
１つでもｒＨＪになるとＰチャーネル（１）、Ｎチャネ
ル（２）の両トランジスタがオニノシ、φ１が「Ｌ」の
期間中（ＶｃＣ−ＧＮＤ）の１圧を（Ｐチャネルのオン
抵抗子Ｎチャネルのオン抵抗）の抵抗で割算した値の貫
通電流が流れ続けているから、回路を低消費域流化でき
ないという問題点があった。
この発明はかかる問題点を解決するためになされたもの
でレシオ！ｌＲＯＭをトランジスタ数をあまシふやすこ
となく貫通電流が常に流れる事を阻止し、消費電流の少
ない半導体集積回路を得ることを目的としている。
でレシオ！ｌＲＯＭをトランジスタ数をあまシふやすこ
となく貫通電流が常に流れる事を阻止し、消費電流の少
ない半導体集積回路を得ることを目的としている。
この発明に係る半導体集積Ｕ略ではＰチャネルトランジ
スタ（１）とＮチャネルトランジスタ（２）の間に直列
にトランジスタｔ−１段付加し、そのゲートをコントロ
ールするようにした。
スタ（１）とＮチャネルトランジスタ（２）の間に直列
にトランジスタｔ−１段付加し、そのゲートをコントロ
ールするようにした。
この発明においてはＰチャネルトランジスタ（１）とＮ
チャネルトランジスタ（２）との間Ｋｔ［列に挿入した
トランジスタによって貫通電流を阻止することができる
ので消費電流を少なくすることができる。
チャネルトランジスタ（２）との間Ｋｔ［列に挿入した
トランジスタによって貫通電流を阻止することができる
ので消費電流を少なくすることができる。
以下、この発明の実−例を図について説明する。
第１図はこの発明の一実施例を示すブロック図で、！１
）はＰチャネルトランジスタ（ロードトランジスタ）、
ｔ２）はＮチャネルトランジスタ（ドライバ）、（３０
）は出力のデー・夕を保持するラッチ回路（一般的には
出力保持回路）、＋４１はＲＯＭの出方点、（５）社買
過電流をしや断する為のＮチャネルトランジスタ（５ｏ
）及びそのゲート入力を制御するためのナントゲート（
５１）から構成される制御回路である。又、Ｐチャネル
トランジスタ（１）のゲート人力ＫＵ第２図に示すクロ
ックφ Ｎチャネルトラ２ ％ ンジスタ（２）のゲート入力にはクロックφ１ Ｋ同期
したＤＡＴＡ信号が入力される。
）はＰチャネルトランジスタ（ロードトランジスタ）、
ｔ２）はＮチャネルトランジスタ（ドライバ）、（３０
）は出力のデー・夕を保持するラッチ回路（一般的には
出力保持回路）、＋４１はＲＯＭの出方点、（５）社買
過電流をしや断する為のＮチャネルトランジスタ（５ｏ
）及びそのゲート入力を制御するためのナントゲート（
５１）から構成される制御回路である。又、Ｐチャネル
トランジスタ（１）のゲート人力ＫＵ第２図に示すクロ
ックφ Ｎチャネルトラ２ ％ ンジスタ（２）のゲート入力にはクロックφ１ Ｋ同期
したＤＡＴＡ信号が入力される。
次にこの発明の回路の動作について説明する。
第２図に示す信号を入力した場合、クロック入力φ２が
ｒＨＪから「Ｌ」に変化するとＰチャネルロードトラン
ジスタ＋１）がプリチャージされ出力点（４）の゛電位
レベルはｖＣｃとなる。さらにクロック信号φ、が−「
Ｌ」からｒＨＪになると信号φ１に同期してＤＡＴＡ入
力がｒＨＪ又は「Ｌ」に設定されＮチャネルトランジス
タ（２）をオン又はオフさせる。
ｒＨＪから「Ｌ」に変化するとＰチャネルロードトラン
ジスタ＋１）がプリチャージされ出力点（４）の゛電位
レベルはｖＣｃとなる。さらにクロック信号φ、が−「
Ｌ」からｒＨＪになると信号φ１に同期してＤＡＴＡ入
力がｒＨＪ又は「Ｌ」に設定されＮチャネルトランジス
タ（２）をオン又はオフさせる。
この時、しや断用Ｎチャネルトランジスタ（５０）は２
人力ナンドデー）（５１）の一方の入力Ｃが「Ｌ」であ
るのでトランジスタ（５０）はオン状態になってお９Ｐ
チヤネルトランジスタ（１）と、Ｎチャネルトランジス
タ（２）と、しゃ所用トランジスタ（５０）のオン抵抗
比で出力が決まる。データ入力が１つでもｒＨＪの場合
、出力は「Ｌ」となり、その値はラッチ回路（３）に保
持される。その後、ナンドデート（５１）の入力Ｃがク
ロック４１ の立ち−ヒシから数ｎｓ遅れ、て「Ｈ」
になる。出力が「Ｌ」時にはナンドゲー）（５１＞の内
入力がｒＨＪとなりし島断几トラ〉′ジスタ（５０）を
オフさせ貫通電流の経路をしゃ断する。このように従来
はクロックφ２が「Ｌ」でＤＡＴＡが１゛Ｈ」の時に流
れ続けていた電流が、第２図の区間Ａのときのみ電流が
流れそれ以外ではリーク電流のみとなる。
人力ナンドデー）（５１）の一方の入力Ｃが「Ｌ」であ
るのでトランジスタ（５０）はオン状態になってお９Ｐ
チヤネルトランジスタ（１）と、Ｎチャネルトランジス
タ（２）と、しゃ所用トランジスタ（５０）のオン抵抗
比で出力が決まる。データ入力が１つでもｒＨＪの場合
、出力は「Ｌ」となり、その値はラッチ回路（３）に保
持される。その後、ナンドデート（５１）の入力Ｃがク
ロック４１ の立ち−ヒシから数ｎｓ遅れ、て「Ｈ」
になる。出力が「Ｌ」時にはナンドゲー）（５１＞の内
入力がｒＨＪとなりし島断几トラ〉′ジスタ（５０）を
オフさせ貫通電流の経路をしゃ断する。このように従来
はクロックφ２が「Ｌ」でＤＡＴＡが１゛Ｈ」の時に流
れ続けていた電流が、第２図の区間Ａのときのみ電流が
流れそれ以外ではリーク電流のみとなる。
なお上記実施例ではＰチャネルロードトランジスタの、
入力としてクロックφ 、Ｎチャネルドライ、・−の入
力としてクロックψ、に同期した信号を使って説明して
いるが、これが逆であっても同様の効果を得られる。−
！た上記実施例ではクロックφ□とψ２のｒ ｆ−Ｉ
Ｊレベルをオーバーラツプさせてないが、φ□とφ２が
同時に変化する場合、すなわちφ ＝φ の場合でも同
様の効果を得ることかできる。
入力としてクロックφ 、Ｎチャネルドライ、・−の入
力としてクロックψ、に同期した信号を使って説明して
いるが、これが逆であっても同様の効果を得られる。−
！た上記実施例ではクロックφ□とψ２のｒ ｆ−Ｉ
Ｊレベルをオーバーラツプさせてないが、φ□とφ２が
同時に変化する場合、すなわちφ ＝φ の場合でも同
様の効果を得ることかできる。
この発明は以上説明したとおりレシオ型ＲＯＭのロード
トランジスタとドライバ間に貫通電流をしや断する為の
回路を付加する事により、チップサイズを大きくするこ
となく電流消費量を減らせるという効果ある。
トランジスタとドライバ間に貫通電流をしや断する為の
回路を付加する事により、チップサイズを大きくするこ
となく電流消費量を減らせるという効果ある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示す回路に与える入力波形を示すタイミング
図、第３図は従来のレシオ型ＲＯＭの構成を示すブロッ
ク図、第４図は第３図の回路に与える入力波形を示すタ
イミング図である。 （１）はＰチャネルトランジスタのロードトランジスタ
、（２）はＮナヤネルトランジスタのドライバ、（３０
）はラッチ回路、（４）はＲＯＭ出力、（５）はゲート
入力制御回路、（５０）はしや断用トランジスタ、（５
１）はナンドデート。 尚、各図甲同−符号は同−又は相当部分を示す。
は第１図に示す回路に与える入力波形を示すタイミング
図、第３図は従来のレシオ型ＲＯＭの構成を示すブロッ
ク図、第４図は第３図の回路に与える入力波形を示すタ
イミング図である。 （１）はＰチャネルトランジスタのロードトランジスタ
、（２）はＮナヤネルトランジスタのドライバ、（３０
）はラッチ回路、（４）はＲＯＭ出力、（５）はゲート
入力制御回路、（５０）はしや断用トランジスタ、（５
１）はナンドデート。 尚、各図甲同−符号は同−又は相当部分を示す。
Claims (2)
- （１）１個のロードトランジスタが出力点を介して複数
個のドライバの並列回路に直列に接続され、この直列に
接続された回路に直流電圧が加えられ、上記複数個のド
ライバの各ゲートには第１のクロックに同期して入力信
号の各ビットの論理を表わす電圧が加えられ、上記ロー
ドトランジスタのゲートには第２のクロックが加えられ
、上記ロードトランジスタと、論理「１」の入力信号が
ゲートに加えられるドライバとが、同時にオン状態とな
る期間が存在するように上記第１のクロックと上記第２
のクロックとが制御され、かつ、上記ロードトランジス
タがオフになつた状態においても上記出力点の論理を保
持する出力保持回路を有する半導体集積回路において、 上記出力点と上記複数個のドライバの並列出力回路との
間に、上記ロードトランジスタと直列に貫通電流をしゃ
断する回路を挿入することを特徴とする半導体集積回路
。 - （２）貫通電流をしゃ断する回路は、しゃ断用トランジ
スタと、出力点の論理が「Ｌ」である場合に限り第１の
クロックの立ち上り点に制御されて立ち上る信号により
上記しゃ断用トランジスタをオフ状態に制御するゲート
回路とを備えたことを特徴とする特許請求の範囲第１項
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209784A JPS6271097A (ja) | 1985-09-21 | 1985-09-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209784A JPS6271097A (ja) | 1985-09-21 | 1985-09-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271097A true JPS6271097A (ja) | 1987-04-01 |
Family
ID=16578542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209784A Pending JPS6271097A (ja) | 1985-09-21 | 1985-09-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969846A (en) * | 1990-01-31 | 1990-11-13 | Hiroshi Sugimoto | Man-powered boat propulsion device |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
-
1985
- 1985-09-21 JP JP60209784A patent/JPS6271097A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969846A (en) * | 1990-01-31 | 1990-11-13 | Hiroshi Sugimoto | Man-powered boat propulsion device |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
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