JPS6121619A - 相補型３ステ−トｍｉｓゲ−ト回路 - Google Patents
相補型３ステ−トｍｉｓゲ−ト回路Info
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- JPS6121619A JPS6121619A JP59130439A JP13043984A JPS6121619A JP S6121619 A JPS6121619 A JP S6121619A JP 59130439 A JP59130439 A JP 59130439A JP 13043984 A JP13043984 A JP 13043984A JP S6121619 A JPS6121619 A JP S6121619A
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- Japan
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- transistor
- gate
- type
- power supply
- potential power
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は出力段のＣＭＩＳ回路のＰＭＩＳトランジスタ
とＮＭＩＳトランジスタが同時にオンしたときに流れる
ラッシュ電流を制御できると共に３ステ一ト回路として
動作する相補型３ステー１・ＭＩＳゲート回路に関する
。
とＮＭＩＳトランジスタが同時にオンしたときに流れる
ラッシュ電流を制御できると共に３ステ一ト回路として
動作する相補型３ステー１・ＭＩＳゲート回路に関する
。
（２）技術の背景
相補型ＭＩＳ回路（以下ＣＭＯ３回路と称す）回路は、
低消費電力等のためにその用途が拡大している。一方３
ステート回路は２例えば１本のハスに複数の回路網を接
続する場合にアクセスされている回路網以外をハスから
切り離す場合等に用いられ、出力端が高レベル、低レベ
ルの状態に加えてハイインピーダンス状態になるもので
ある。
低消費電力等のためにその用途が拡大している。一方３
ステート回路は２例えば１本のハスに複数の回路網を接
続する場合にアクセスされている回路網以外をハスから
切り離す場合等に用いられ、出力端が高レベル、低レベ
ルの状態に加えてハイインピーダンス状態になるもので
ある。
（３）従来技術と問題点
従来、ＣＭＯＳゲート回路やＣＭＯ３による３ステ一ト
ゲート回路を実現しようとすると、出力のトランジェン
トにおいて出力段の０Ｍ６３回路を構成するＰＭＩＳト
ランジスタ（以下ＰＭＯＳトランジスタと称す）とＮＭ
ＩＳトランジスタ（以下ＮＭＯ３トランジスタと称す）
が共にオンとなる状態が存在し、このために出力段の０
Ｍ０８回路の高電位電源Ｖ。０から低電位電源ＶＳ２間
にラッシュ電流が流れるという問題があった。
ゲート回路を実現しようとすると、出力のトランジェン
トにおいて出力段の０Ｍ６３回路を構成するＰＭＩＳト
ランジスタ（以下ＰＭＯＳトランジスタと称す）とＮＭ
ＩＳトランジスタ（以下ＮＭＯ３トランジスタと称す）
が共にオンとなる状態が存在し、このために出力段の０
Ｍ０８回路の高電位電源Ｖ。０から低電位電源ＶＳ２間
にラッシュ電流が流れるという問題があった。
これは、一般にＭＯＳトランジスタのＯＦＦ状態とＯＮ
状態の切りかわりの境い目があまり急峻ではなく Ｂｉ
ｐｏｌａｒ トランジスタに比べるとずっとソフＩ・な
切りかわり方を示すため、駆動力の高い０Ｍ０３回路を
設計するためには、ＰＭＯ３゜ＮＭＯ３両方のトランジ
スタの闇値電圧をなるべく低く設定し、ＯＮ時の出力抵
抗を小さく抑える手法がよく行われ、その結果、多（の
０Ｍ０３回路において、中間レベルの入力を与えた場合
にＰＭＯ３＋−ランジスタもＮＭＯＳＭＯＳトランジス
タ状態となってしまいラッシュ電流が流れるからである
。
状態の切りかわりの境い目があまり急峻ではなく Ｂｉ
ｐｏｌａｒ トランジスタに比べるとずっとソフＩ・な
切りかわり方を示すため、駆動力の高い０Ｍ０３回路を
設計するためには、ＰＭＯ３゜ＮＭＯ３両方のトランジ
スタの闇値電圧をなるべく低く設定し、ＯＮ時の出力抵
抗を小さく抑える手法がよく行われ、その結果、多（の
０Ｍ０３回路において、中間レベルの入力を与えた場合
にＰＭＯ３＋−ランジスタもＮＭＯＳＭＯＳトランジス
タ状態となってしまいラッシュ電流が流れるからである
。
従って、従来のＣＭＯ３３ステート回路は、出カパノフ
ァケートとして用いるために両トランジスタのサイズを
大きくしたり、それぞれの闇値電圧を小さくしたりする
と５人力信号の遷移時に大きなラソンユ電流が流れて多
大の電力消費が牛し。
ァケートとして用いるために両トランジスタのサイズを
大きくしたり、それぞれの闇値電圧を小さくしたりする
と５人力信号の遷移時に大きなラソンユ電流が流れて多
大の電力消費が牛し。
特に大電流を駆動する出カバソファゲートには適さなか
った。また中間レベルの入力に対して消費電力が増加す
るので入力ハノファゲートとしても問題があった。
った。また中間レベルの入力に対して消費電力が増加す
るので入力ハノファゲートとしても問題があった。
（４）発明の目的
本発明はラッシュ電流を防止することができると共に低
消費電力化を図れ、かつ入出カバソファゲートとしても
好適する０Ｍ０３回路の３ステ一トゲート回路を提供す
ることを目的とする。
消費電力化を図れ、かつ入出カバソファゲートとしても
好適する０Ｍ０３回路の３ステ一トゲート回路を提供す
ることを目的とする。
（５）発明の構成
上記目的は本発明によれば、高電位電源側に接続された
第１のＰ型ＭＩＳトランジスタと低電位電源側に接続さ
れた第１のＮ型ＭＩＳトランジスタとを有し、該第１の
Ｐ型及びＮ型ＭＩＳトランジスタを接続する電流経路を
有し２該第１のＰ型及びＮ型Ｍ■Ｓトランジスタのゲー
トに共通に入力信号を受ける第１の相補型Ｍｉｓゲート
回路と。
第１のＰ型ＭＩＳトランジスタと低電位電源側に接続さ
れた第１のＮ型ＭＩＳトランジスタとを有し、該第１の
Ｐ型及びＮ型ＭＩＳトランジスタを接続する電流経路を
有し２該第１のＰ型及びＮ型Ｍ■Ｓトランジスタのゲー
トに共通に入力信号を受ける第１の相補型Ｍｉｓゲート
回路と。
高電位電源側に接続された第２のＰ型ＭＩＳトランジス
タと低電位電源側に接続された第２のＮ型ＭＩＳトラン
ジスタとを有し、該第２のＰ型及びＮ型ＭＩＳトランジ
スタの接続点を出力端子としてなる第２の相補型ＭＩＳ
ゲート回路と、高電位電源側と該第２のＰ型ＭＩＳ’ト
ランジスタのゲートとの間に接続された第３のＰ型Ｍ
Ｉ Ｓ トランジスタと、低電位電源側と該第２のＮ型
ＭＩＳのゲートとの間に接続された第３のＮ型ＭＩＳト
ランジスタとを有し、該第３のＰ型及びＮ型ＭＩＳトラ
ンジスタのゲートには、互いに反転信号が加えられてな
り、前記第１のＰ型ＭＩＳｈランジスタと前記第１のＮ
型ＭＩＳトランジスタとを接続する電流経路内にはイン
ピーダンス素子が直列に挿入され、前記第２のＰ型ＭＩ
Ｓ＋−ランジスタのゲートは前記電流経路の高電位電源
側に接続され前記第２のＮ型ＭＩＳトランジスタのケー
トは前記電流経路の低電位電源側に接続されてなること
を特徴とする相？ｉｌｉ型３ステートＭＩＳゲート回路
を提供することによって達成される。
タと低電位電源側に接続された第２のＮ型ＭＩＳトラン
ジスタとを有し、該第２のＰ型及びＮ型ＭＩＳトランジ
スタの接続点を出力端子としてなる第２の相補型ＭＩＳ
ゲート回路と、高電位電源側と該第２のＰ型ＭＩＳ’ト
ランジスタのゲートとの間に接続された第３のＰ型Ｍ
Ｉ Ｓ トランジスタと、低電位電源側と該第２のＮ型
ＭＩＳのゲートとの間に接続された第３のＮ型ＭＩＳト
ランジスタとを有し、該第３のＰ型及びＮ型ＭＩＳトラ
ンジスタのゲートには、互いに反転信号が加えられてな
り、前記第１のＰ型ＭＩＳｈランジスタと前記第１のＮ
型ＭＩＳトランジスタとを接続する電流経路内にはイン
ピーダンス素子が直列に挿入され、前記第２のＰ型ＭＩ
Ｓ＋−ランジスタのゲートは前記電流経路の高電位電源
側に接続され前記第２のＮ型ＭＩＳトランジスタのケー
トは前記電流経路の低電位電源側に接続されてなること
を特徴とする相？ｉｌｉ型３ステートＭＩＳゲート回路
を提供することによって達成される。
（６）発明の実施例
以下本発明の第１の実施例を図面を参照して説明する。
第１図において、第１のＰＭＯ３Ｉ−ランジスクＰ１と
第１のＮＭＯ３トランジスタＮ１とによって入力段の０
Ｍ０３回路を構成し、第１のＰＭＯＳトランジスタのソ
ースは高電位電源■ヤに接続され、第１のＮＭＯＳトラ
ンジスタのソースは低電位電源Ｖ−に接続され、第１の
２ＭＯ３及びＮＭＯＳトランジスタＰｌ、Ｎｌのゲート
には。
第１のＮＭＯ３トランジスタＮ１とによって入力段の０
Ｍ０３回路を構成し、第１のＰＭＯＳトランジスタのソ
ースは高電位電源■ヤに接続され、第１のＮＭＯＳトラ
ンジスタのソースは低電位電源Ｖ−に接続され、第１の
２ＭＯ３及びＮＭＯＳトランジスタＰｌ、Ｎｌのゲート
には。
入力ＩＮが加えられる。次に、第２のＰＭＯＳトランジ
スタＰ２と第２のＮＭＯ３トランジスタＮ２とによって
出力段の０Ｍ０３回路を構成し。
スタＰ２と第２のＮＭＯ３トランジスタＮ２とによって
出力段の０Ｍ０３回路を構成し。
第２のＰＭＯＳトランジスタのソースは高電位電源Ｖ＋
に接続され、第２のＮＭＯＳトランジスタのソースは低
電位電源Ｖ−に接続され、第２の２ＭＯ３及びＮＭＯＳ
トランジスタのトレインは共通に出力ＯＵＴに接続され
る。さらに上述の出力段の０Ｍ０３回路に３ステ一ト動
作を行わせるために、第３の２ＭＯ３トランジスタＰ３
と第３のＮＭＯＳトランジスタＮ３が設けられ、第３の
ＰＭＯ３トランジスタのソースは高電位電源Ｖｔに接続
され、第３のＮＭＯＳトランジスタＮ３のソースは低電
位電源■−に接続される。そして。
に接続され、第２のＮＭＯＳトランジスタのソースは低
電位電源Ｖ−に接続され、第２の２ＭＯ３及びＮＭＯＳ
トランジスタのトレインは共通に出力ＯＵＴに接続され
る。さらに上述の出力段の０Ｍ０３回路に３ステ一ト動
作を行わせるために、第３の２ＭＯ３トランジスタＰ３
と第３のＮＭＯＳトランジスタＮ３が設けられ、第３の
ＰＭＯ３トランジスタのソースは高電位電源Ｖｔに接続
され、第３のＮＭＯＳトランジスタＮ３のソースは低電
位電源■−に接続される。そして。
第３のＰＭＯ３トランジスタＰ３のゲートにはイネーブ
ル信号Ｔｃが加えられ、第３のＮＭＯ３Ｉ−ランジスク
Ｎ３のゲートには、イネーブル信号Ｔｃの反転信号が例
えばインハーク■を介して加えられる。
ル信号Ｔｃが加えられ、第３のＮＭＯ３Ｉ−ランジスク
Ｎ３のゲートには、イネーブル信号Ｔｃの反転信号が例
えばインハーク■を介して加えられる。
そして、最後に第１の２ＭＯ３，ＮＭＯＳトランジスタ
の間の電流経路にインピーダンス素子として例えば抵抗
Ｒが設けられ、電流経路の高電位電源側の端子は、第３
のＰＭＯ３＋・ランシスタのＩ・レインと第２のＰＭＯ
３Ｉ−ランシスタのゲートに接続され、電流経路の低電
位電源側の端子は。
の間の電流経路にインピーダンス素子として例えば抵抗
Ｒが設けられ、電流経路の高電位電源側の端子は、第３
のＰＭＯ３＋・ランシスタのＩ・レインと第２のＰＭＯ
３Ｉ−ランシスタのゲートに接続され、電流経路の低電
位電源側の端子は。
第３のＮＭＯＳトランジスタのトレインと第２のＮＭＯ
Ｓ Ｉ・ランジスタのゲートに接続される。
Ｓ Ｉ・ランジスタのゲートに接続される。
このような構成において、イネーブル信号Ｔ。
が高レベルの時、第３の２ＭＯ３トランジスタＰ３と第
３のＮＭＯＳトランジスタＮ３は共にオフとなり、バッ
ファゲートはイネーブル状態となる。
３のＮＭＯＳトランジスタＮ３は共にオフとなり、バッ
ファゲートはイネーブル状態となる。
すなわら２通常通りの動作で、入力信ｑＩＮか高レベル
の時、ＰＭＯ３＋−ランジスタＰ１はオフ。
の時、ＰＭＯ３＋−ランジスタＰ１はオフ。
ＮＭＯＳトランジスタＮ１はオンで、第２のＰＭＯＳト
ランジスタＰ２はオン、第２のＮＭＯＳトランジスタＮ
２はオフとなり出力ＯＵＴは高レベルとなる。逆に入力
信号ＩＮが低レベルの時は。
ランジスタＰ２はオン、第２のＮＭＯＳトランジスタＮ
２はオフとなり出力ＯＵＴは高レベルとなる。逆に入力
信号ＩＮが低レベルの時は。
上記と逆の動作で出力ＯＵＴは低レベルとなる。
従ってイネーブル信号ＴＣが高レベルの時＋””；’フ
ァゲートは非反転ゲートとして動作する。
ァゲートは非反転ゲートとして動作する。
一方イネーブル信号Ｔｃが低レベルの場合は。
第３の２ＭＯ３トランジスタＰ３及びＮＭＯＳトランジ
スタＮ３は共にオンとなり、その結果箱２の２ＭＯ３，
ＮＭＯＳトランジスタＰ２．Ｎ２は共にオフとなり、出
力ＯＵＴは高インピーダンス状態すなわち３ステート状
態になる。
スタＮ３は共にオンとなり、その結果箱２の２ＭＯ３，
ＮＭＯＳトランジスタＰ２．Ｎ２は共にオフとなり、出
力ＯＵＴは高インピーダンス状態すなわち３ステート状
態になる。
以上のように、第３の２ＭＯ３，ＮＭＯＳトランジスタ
Ｐ３．Ｎ３を設けたことによりパンファゲート自体はイ
ネーブル信号ＴＣにより制御される３ステートバツフア
ゲートとして働くことになる。
Ｐ３．Ｎ３を設けたことによりパンファゲート自体はイ
ネーブル信号ＴＣにより制御される３ステートバツフア
ゲートとして働くことになる。
ところで本発明の特徴の１つは上記の如き３ステートバ
ツフアゲートにおいて、第１のＰＭＯ３ＮＭＯ３トラン
ジスタＰｉ、Ｎｌの間の電流経路にインピーダンス素子
２例えば抵抗Ｒを設置Ｊでいる点であるが、この抵抗Ｒ
は次の２つの機能を有している。
ツフアゲートにおいて、第１のＰＭＯ３ＮＭＯ３トラン
ジスタＰｉ、Ｎｌの間の電流経路にインピーダンス素子
２例えば抵抗Ｒを設置Ｊでいる点であるが、この抵抗Ｒ
は次の２つの機能を有している。
第１に、イネーブル信号ＴＣが低レベルになってハソフ
ァゲートが３ステート状態になったとき。
ァゲートが３ステート状態になったとき。
第３の））ＭＯＳ、ＮＭＯＳ トランジスタＰ３゜Ｎ３
のオンに伴うＶｔ、−Ｐ３−Ｎ３−Ｖ−と流れる電流を
制限する機能である。
のオンに伴うＶｔ、−Ｐ３−Ｎ３−Ｖ−と流れる電流を
制限する機能である。
第２に、イネーブル信号Ｔｃが高いレヘルになってハソ
ファゲートが通常動作になった場合、トラフジ１−ン１
一時にｖ±−ＰＩ−・Ｒ−Ｎｌ−Ｖ−の経路でラッシュ
電流か流れるため、抵抗Ｒに電圧降下が生して、第２の
ＰＭＯ３＋−ランジスタＰ２と第２のＮＭＯＳトランジ
スタＮ２のゲート電位かシフトし、Ｐ２のゲート電位を
より高り、Ｎ２のチー１〜電位をより低くして、結果的
に第２の２ＭＯ３，ＮＭＯＳトランジスタが同時にオン
して。
ファゲートが通常動作になった場合、トラフジ１−ン１
一時にｖ±−ＰＩ−・Ｒ−Ｎｌ−Ｖ−の経路でラッシュ
電流か流れるため、抵抗Ｒに電圧降下が生して、第２の
ＰＭＯ３＋−ランジスタＰ２と第２のＮＭＯＳトランジ
スタＮ２のゲート電位かシフトし、Ｐ２のゲート電位を
より高り、Ｎ２のチー１〜電位をより低くして、結果的
に第２の２ＭＯ３，ＮＭＯＳトランジスタが同時にオン
して。
Ｖ寸−Ｐ２−Ｎ２−Ｖ−の経路で電流が流れる範囲を制
限する機能である。
限する機能である。
このように１氏抗Ｒば、３ステー１・のノ＼ノファゲ＝
１−において通常動作時と３ステ一ト時と６＞ずれの場
合も上記した機能を発揮しているのである。
１−において通常動作時と３ステ一ト時と６＞ずれの場
合も上記した機能を発揮しているのである。
次に本発明の第２の実施例を第２図を参照して説明する
。
。
第２図においてＰＭＯ３）ランシスタＰＩ。
Ｐ２．Ｐ３及びＮＭＯ３トランジスタＮｌ、Ｎ２゜Ｎ３
の動作は第１図に示した上記実施例と同様であるから同
一符号を付して説明を省略する。
の動作は第１図に示した上記実施例と同様であるから同
一符号を付して説明を省略する。
第２の実施例で上記第１の実施例と異なる点は。
第１のＰＭＯ３，ＮＭＯＳトランジスタＰｌ、Ｎ１間の
電流経路内に、３ステート状態の時オフとなってその電
流経路をカットするトランジスタを設けた点にある。す
なわち本箱２の実施例では。
電流経路内に、３ステート状態の時オフとなってその電
流経路をカットするトランジスタを設けた点にある。す
なわち本箱２の実施例では。
ゲートにイネーブル信号Ｔｃの反転信号が入力され／’
、、） Ｐ Ｍ ＯＳ ｈ ラ７ジ、ｌＰ４がＰＭＯＳ
トランジスタＰ３のドレインと抵抗Ｒの一端に介挿して
接続されると共に、ゲートにイネーブル信号Ｔｃの非反
転信号が入力されるＮＭＯＳトランジスタＮ４がＮＭＯ
ＳトランジスタＮ３のドレインと抵抗Ｒとの他端との間
に接続されている。
、、） Ｐ Ｍ ＯＳ ｈ ラ７ジ、ｌＰ４がＰＭＯＳ
トランジスタＰ３のドレインと抵抗Ｒの一端に介挿して
接続されると共に、ゲートにイネーブル信号Ｔｃの非反
転信号が入力されるＮＭＯＳトランジスタＮ４がＮＭＯ
ＳトランジスタＮ３のドレインと抵抗Ｒとの他端との間
に接続されている。
この構成においてイネーブル信号Ｔｃが低レベルで、３
ステート状態となると、ＰＭＯＳトランジスタＰ４のケ
ートにはインパーク■を介して高レベルが入力されるの
でこのトランジスタＰ４はオフとなり、ＮＭＯＳトラン
ジスタＮ４のゲートには低レベルか入力されるのでこの
トランジスタＮ４もやはりオフとなる。このため上記し
た第１図の実施例で生じていたＶ＋−Ｐ３−Ｒ−Ｎ３−
■−の電流パスをなくすことができるのでハイインピー
ダンス状態での消費電力を節約することができる。
ステート状態となると、ＰＭＯＳトランジスタＰ４のケ
ートにはインパーク■を介して高レベルが入力されるの
でこのトランジスタＰ４はオフとなり、ＮＭＯＳトラン
ジスタＮ４のゲートには低レベルか入力されるのでこの
トランジスタＮ４もやはりオフとなる。このため上記し
た第１図の実施例で生じていたＶ＋−Ｐ３−Ｒ−Ｎ３−
■−の電流パスをなくすことができるのでハイインピー
ダンス状態での消費電力を節約することができる。
一方、バッファゲートか通常動作の場合は、イネーブル
信号ＴＣが高レベルで第４のＰＭＯ３゜ＮＭＯ３トラン
ジスタは共にオンしているので。
信号ＴＣが高レベルで第４のＰＭＯ３゜ＮＭＯ３トラン
ジスタは共にオンしているので。
抵抗Ｒは前述した第１の実施例と同様の機能を有してい
る。
る。
以上のように、第２の実施例においては、第１（７）Ｐ
ＭＯ３，ＮＭＯ３）う７ジ、２．夕Ｐ１．Ｎ’１（７）
間の電流経路が゛、３ステート時は非常に大きなインピ
ーダンス（はとんど無限大）を１通常動作時はＰＩ、Ｎ
ｌよりなるＣＭＯ３動作に影響を与えない程度のインピ
ーダンスをそれぞれ有するようになっている。よって電
流経路中のトランジスタは必ずしも第２図のようにＰＭ
Ｏ３とＮＭＯＳトランジスタという構成にする必要はな
く、１個のトランジスタであってもよい。
ＭＯ３，ＮＭＯ３）う７ジ、２．夕Ｐ１．Ｎ’１（７）
間の電流経路が゛、３ステート時は非常に大きなインピ
ーダンス（はとんど無限大）を１通常動作時はＰＩ、Ｎ
ｌよりなるＣＭＯ３動作に影響を与えない程度のインピ
ーダンスをそれぞれ有するようになっている。よって電
流経路中のトランジスタは必ずしも第２図のようにＰＭ
Ｏ３とＮＭＯＳトランジスタという構成にする必要はな
く、１個のトランジスタであってもよい。
第２の実施例では、第１の実施例よりも消費電力を一層
小とすることができる。
小とすることができる。
なお、第１．第２の実施例でインピーダンス素子として
抵抗Ｒを用いたが９本発明はそれに限定されるものでな
く２例えば、常時オンしているＭ○Ｓトランジスタ等何
らかのインピーダンスを有するものであればよいことは
いうまでもない。
抵抗Ｒを用いたが９本発明はそれに限定されるものでな
く２例えば、常時オンしているＭ○Ｓトランジスタ等何
らかのインピーダンスを有するものであればよいことは
いうまでもない。
（７）発明の効果
本発明は、出力段の高駆動能力を有するＣＭＯ８回路に
流れるラッシュ電流を制限することができ、さらに出力
ＯＵＴがハイインピーダンス状態である３ステ一ト時に
おいて流れる電流も制限できるので消費電力を小とする
ことができる。よって大電流で負荷を駆動できる出カバ
ソファゲートに適するＣＭ Ｉ ３３ステ一トゲート回
路を提供できる。
流れるラッシュ電流を制限することができ、さらに出力
ＯＵＴがハイインピーダンス状態である３ステ一ト時に
おいて流れる電流も制限できるので消費電力を小とする
ことができる。よって大電流で負荷を駆動できる出カバ
ソファゲートに適するＣＭ Ｉ ３３ステ一トゲート回
路を提供できる。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図である。 Ｐｉ、Ｐ２．Ｐ３．Ｐ４． ・ −−ＰＭＯＳトラン
ジスタ、 Ｎｌ、Ｎ２．Ｎ３．Ｎ４・・・Ｎ
ＭＯ３トランジスタ、 ■・・・インハーク、Ｉ
Ｎ・・・入力、 ＯＵＴ・・・出力。 Ｔｃ・・・イネーブル信号。
他の実施例の回路図である。 Ｐｉ、Ｐ２．Ｐ３．Ｐ４． ・ −−ＰＭＯＳトラン
ジスタ、 Ｎｌ、Ｎ２．Ｎ３．Ｎ４・・・Ｎ
ＭＯ３トランジスタ、 ■・・・インハーク、Ｉ
Ｎ・・・入力、 ＯＵＴ・・・出力。 Ｔｃ・・・イネーブル信号。
Claims (2)
- （１）高電位電源側に接続された第１のＰ型ＭＩＳトラ
ンジスタと低電位電源側に接続された第１のＮ型ＭＩＳ
トランジスタとを有し、該第１のＰ型及びＮ型ＭＩＳト
ランジスタを接続する電流経路を有し、該第１のＰ型及
びＮ型ＭＩＳトランジスタのゲートに共通に入力信号を
受ける第１の相補型ＭＩＳゲート回路と、高電位電源側
に接続された第２のＰ型ＭＩＳトランジスタと低電位電
源側に接続された第２のＮ型ＭＩＳトランジスタとを有
し、該第２のＰ型及びＮ型ＭＩＳトランジスタの接続点
を出力端子としてなる第２の相補型ＭＩＳゲート回路と
、高電位電源側と該第２のＰ型ＭＩＳトランジスタのゲ
ートとの間に接続された第３のＰ型ＭＩＳトランジスタ
と、低電位電源側と該第２のＮ型ＭＩＳトランジスタの
ゲートとの間に接続された第３のＮ型ＭＩＳトランジス
タとを有し、該第３のＰ型及びＮ型ＭＩＳトランジスタ
のゲートには、互いに反転信号か加えられてなり、前記
第１のＰ型ＭＩＳトランジスタと前記第１のＮ型ＭＩＳ
トランジスタとを接続する電流経路内にはインピーダン
ス素子が直列に挿入され、前記第２のＰ型ＭＩＳトラン
ジスタのゲートは前記電流経路の高電位電源側に接続さ
れ前記第２のＮ型ＭＩＳトランジスタのゲートは前記電
流経路の低電位電源側に接続されてなることを特徴とす
る相補型３ステートＭＩＳゲート回路。 - （２）前記電流経路が前記第３のＰ型、Ｎ型ＭＩＳトラ
ンジスタがオンするときに、オフになる第４のＭＩＳト
ランジスタを直列に有することを特徴とする特許請求の
範囲第１項記載の相補型３ステートＭＩＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130439A JPS6121619A (ja) | 1984-06-25 | 1984-06-25 | 相補型３ステ−トｍｉｓゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130439A JPS6121619A (ja) | 1984-06-25 | 1984-06-25 | 相補型３ステ−トｍｉｓゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6121619A true JPS6121619A (ja) | 1986-01-30 |
Family
ID=15034267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130439A Pending JPS6121619A (ja) | 1984-06-25 | 1984-06-25 | 相補型３ステ−トｍｉｓゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121619A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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