JPS60169220A - トライステ−ト出力回路 - Google Patents
トライステ−ト出力回路Info
- Publication number
- JPS60169220A JPS60169220A JP59025352A JP2535284A JPS60169220A JP S60169220 A JPS60169220 A JP S60169220A JP 59025352 A JP59025352 A JP 59025352A JP 2535284 A JP2535284 A JP 2535284A JP S60169220 A JPS60169220 A JP S60169220A
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- JP
- Japan
- Prior art keywords
- circuit
- turned
- channel
- field effect
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（匈 発明の技術分野
本発明はトライステート出力回路、特に従来よタトラン
ジスタ累子所侠数が削減された相補形絶縁ゲート電界効
果トランジスタを用いるトライステート出力回路に関す
る。
ジスタ累子所侠数が削減された相補形絶縁ゲート電界効
果トランジスタを用いるトライステート出力回路に関す
る。
（ｂ）従来技術と問題点
例えば大規換牛導体集槓回路装置１（以下ＬＳＩと略称
する）等と外部回路とを接続する人力端。
する）等と外部回路とを接続する人力端。
出力端にはバッファ１Ｉ２１路が設けられる。しかるに
ＬＳＩの業績ｄ規模の拡大に比較してその人出方端子数
が制限されるために、１個の外部接続端子を入力及び出
力に併用することが行なわれて双方同バッファ回路が用
いられる。
ＬＳＩの業績ｄ規模の拡大に比較してその人出方端子数
が制限されるために、１個の外部接続端子を入力及び出
力に併用することが行なわれて双方同バッファ回路が用
いられる。
双方同バッファ回路μ例えばＭ１図（榎に示す如く入力
回路１とトライステート出方回路２とによって構成され
、入力回路ｌの入力端と出方回ＩＮｒ２の出力端は共通
に外部回路に接続される。
回路１とトライステート出方回路２とによって構成され
、入力回路ｌの入力端と出方回ＩＮｒ２の出力端は共通
に外部回路に接続される。
トライステート出力Ｉｇｌｊ！３に例えば第１図（ｂ）
に示す如く、データ信号入力端り、コントロール信号入
力＠Ｃ及び出カｎｏｔ備えて、下記の真理値表に示す出
力を送出する〇 第１表 すなわち前記例においてに、コントロールＩＦｌｔがハ
イレベル％Ｈ＃であるときにμ出力なオフとなって、第
１図（ａ）のへカｔｇｌ路ｌに大刀信号を受入れること
が可能となる。
に示す如く、データ信号入力端り、コントロール信号入
力＠Ｃ及び出カｎｏｔ備えて、下記の真理値表に示す出
力を送出する〇 第１表 すなわち前記例においてに、コントロールＩＦｌｔがハ
イレベル％Ｈ＃であるときにμ出力なオフとなって、第
１図（ａ）のへカｔｇｌ路ｌに大刀信号を受入れること
が可能となる。
相補形ＭＯ８１１を界効果トランジスタ（以下 ０ＭＯ
８ＦＥＴと略称する）を用いて、前記第１表の真理値表
の動作を行なりトライステート出方回路として為従来第
２図及び＠３図に示す回路が知られてｉる。第２図の回
路に２人カＮＡＮＤ回路と２人力ＮＯＲ回路とによりて
出力ＣＭＯＳインバータの各ゲートが制御されて前記真
理値表の動作が得られるが、１２個のＦＥＴ素子が必要
である。
８ＦＥＴと略称する）を用いて、前記第１表の真理値表
の動作を行なりトライステート出方回路として為従来第
２図及び＠３図に示す回路が知られてｉる。第２図の回
路に２人カＮＡＮＤ回路と２人力ＮＯＲ回路とによりて
出力ＣＭＯＳインバータの各ゲートが制御されて前記真
理値表の動作が得られるが、１２個のＦＥＴ素子が必要
である。
また第３図の回路は第２図の卸路金改善した例であるが
なお１０個のＦＥＴ素子が必要である。
なお１０個のＦＥＴ素子が必要である。
ＬＳＩの集積規模の拡大？推進するにあたって、単位回
路に用いられる素子数？減少させることの効果は極めて
大きい。特にマスタースライス方式によるＬＳＩにおい
てに、周辺回路領域に入力バッ７１回路、出力バッ７ア
回路、双方向バッフ７回路等の入出力ｔｇＩｗＩｔ形成
するためのトランジスタ素子がＶイアクトされているが
、一般にトランジスタ素子使用数の多い場合に対処する
ために多数のトランジスタ素子を設けており、トランジ
スタ素子使用数の少ない回路を形成する場合には多くの
余剰を生じているｏトランジスタ素子使用数の多いトラ
イステート出力回路の素子所要数が減少するならば、周
辺回路領域全般についてトランジスタ素子数？、＄、少
することができてその効果は更に拡大される０ （０） 発明の目的 本発明は前記の効果を実現するために、トライステート
出方回路について従来より少ないトランジスタ素子によ
る構成を提供すること全目的とする。
路に用いられる素子数？減少させることの効果は極めて
大きい。特にマスタースライス方式によるＬＳＩにおい
てに、周辺回路領域に入力バッ７１回路、出力バッ７ア
回路、双方向バッフ７回路等の入出力ｔｇＩｗＩｔ形成
するためのトランジスタ素子がＶイアクトされているが
、一般にトランジスタ素子使用数の多い場合に対処する
ために多数のトランジスタ素子を設けており、トランジ
スタ素子使用数の少ない回路を形成する場合には多くの
余剰を生じているｏトランジスタ素子使用数の多いトラ
イステート出力回路の素子所要数が減少するならば、周
辺回路領域全般についてトランジスタ素子数？、＄、少
することができてその効果は更に拡大される０ （０） 発明の目的 本発明は前記の効果を実現するために、トライステート
出方回路について従来より少ないトランジスタ素子によ
る構成を提供すること全目的とする。
切 発明の構成
本発明の前記目的は、相異なるチャネル形を有する第１
及び第２の絶縁ゲート電界効果トランジスタのドレイン
電極が、該各トランジスタとそれぞれ等しいチャネル形
を有する第３又は第４の絶縁ゲート電界効果トランジス
タのゲート電極、並びに第１のチャネル形金有する第５
の絶縁ゲート電界効果トランジスタのソース及びドレイ
ン電極にそれぞれ接続され、かつ第２のチャネル形の第
６及び第７の絶縁ゲート電界効果トランジスタのソース
又はドレイン電極が該第３又は第４のトランジスタのゲ
ート電極にそれぞれ接続されて、該第１及び第２のトラ
ンジスタのゲート電極全共通に接続してデータ信号入力
端、該第５．第６及び第７のトランジスタのゲート電極
を共通に接続してコントロール信号入力端、該第３及び
第４０トランジスタのドレイン電極を共通に接続して出
力端とするトライステート出力ＩｇＩｗｒにより達成さ
れる。
及び第２の絶縁ゲート電界効果トランジスタのドレイン
電極が、該各トランジスタとそれぞれ等しいチャネル形
を有する第３又は第４の絶縁ゲート電界効果トランジス
タのゲート電極、並びに第１のチャネル形金有する第５
の絶縁ゲート電界効果トランジスタのソース及びドレイ
ン電極にそれぞれ接続され、かつ第２のチャネル形の第
６及び第７の絶縁ゲート電界効果トランジスタのソース
又はドレイン電極が該第３又は第４のトランジスタのゲ
ート電極にそれぞれ接続されて、該第１及び第２のトラ
ンジスタのゲート電極全共通に接続してデータ信号入力
端、該第５．第６及び第７のトランジスタのゲート電極
を共通に接続してコントロール信号入力端、該第３及び
第４０トランジスタのドレイン電極を共通に接続して出
力端とするトライステート出力ＩｇＩｗｒにより達成さ
れる。
（ｅ）発明の実施例
以下不発明を実施例によｐ回向を参照してＡ体重に説明
する。
する。
第４図縮率発明の帛１の実施例を示す回路図である０図
において、ＴＩはＰチャネルのｇｉのＭ−〇Ｓ ＦＥＴ
％Ｔｔｔ！Ｎ？ヤネルの第２のＭＯＳ ＦＥＴ。
において、ＴＩはＰチャネルのｇｉのＭ−〇Ｓ ＦＥＴ
％Ｔｔｔ！Ｎ？ヤネルの第２のＭＯＳ ＦＥＴ。
Ｔｓ ｌ’ｊ： Ｔｓと同じくＰチャネルの第３のＭＯ
Ｓ Ｆ’ＥＴ。
Ｓ Ｆ’ＥＴ。
ＴＩはＴ！と同じくＮチャネルの第４のＭＯＳ ＦＥＴ
であるＯＴｌとＴＩ及びＴ８とＴＩとは相補関係にあっ
て、この４Ｘ子で出力が入力と同一レベルとなるＣＭＯ
８出力パッ７ア（９）路が構成される組合わせである。
であるＯＴｌとＴＩ及びＴ８とＴＩとは相補関係にあっ
て、この４Ｘ子で出力が入力と同一レベルとなるＣＭＯ
８出力パッ７ア（９）路が構成される組合わせである。
不冥施例においては、Ｐチャネルの第５のｙＤＳＦＥＴ
Ｔｓのソース及びドレインを極がＴ、及びＴ！のドレイ
ン１１．極に接続され、またＮチャネルの第６及び第７
の其０８ Ｆ Ｅ Ｔ ’ＴＩ及びＴ、がそれぞれＴ。
Ｔｓのソース及びドレインを極がＴ、及びＴ！のドレイ
ン１１．極に接続され、またＮチャネルの第６及び第７
の其０８ Ｆ Ｅ Ｔ ’ＴＩ及びＴ、がそれぞれＴ。
及び７番のゲート等に図に示す如く接続されている〇こ
れらのＴｉ、Ｔｓ及びＴｙのゲート電極は共通に接続さ
れてこれがコントロール信号入力端となっている。すな
わち図の破線で包まれた部分が前記ＣＭＯ８出力回路に
加えられた構成であって、７個のトランジスタ素子でト
ライステート出力回路が実現されている。
れらのＴｉ、Ｔｓ及びＴｙのゲート電極は共通に接続さ
れてこれがコントロール信号入力端となっている。すな
わち図の破線で包まれた部分が前記ＣＭＯ８出力回路に
加えられた構成であって、７個のトランジスタ素子でト
ライステート出力回路が実現されている。
不実施例において、コントロール信号入力がローレベル
％ＬＩであるとき、ＰチャネルのＴＩにオン、Ｎチャネ
ルのＴ６及びＴｙＵオフとなりこれらのトランジスタＴ
ｌｌ、Ｔ６及びＴＶが挿入されていない回路と同等とな
って、第１Ｎの上２Ｒの動作が行なわれる。またコント
ロール信号入力が７１イレベル％Ｈ’であるとき、Ｐチ
ャネルのＴ、はオフ、ＮチャネルのＴ６及びＴＶはオ／
となり、ＴｔとＴ、のドレイン相互間はオフとなり、Ｔ
烏のゲートＩｔｓ Ｔｓによりてハイレベル気Ｈ＃％
Ｔ番のゲートはＴｙによってローレベ／Ｌ／％ Ｌｌに
固定されるためにＰチャネルのＴＡ及びＮチャネルのＴ
４μ共にオフとなって、第１表の下２Ｒの動作が行なわ
れるＯ また下記第２衣の如くコントロール信号と出力信号との
関係がｌｔｌ記第１表に対して反転した真理値表となり
、第５図−ノで懺わされるトライステート出力１ｇＪｗ
Ｉの実施例を第５図（ｂ）に示す。
％ＬＩであるとき、ＰチャネルのＴＩにオン、Ｎチャネ
ルのＴ６及びＴｙＵオフとなりこれらのトランジスタＴ
ｌｌ、Ｔ６及びＴＶが挿入されていない回路と同等とな
って、第１Ｎの上２Ｒの動作が行なわれる。またコント
ロール信号入力が７１イレベル％Ｈ’であるとき、Ｐチ
ャネルのＴ、はオフ、ＮチャネルのＴ６及びＴＶはオ／
となり、ＴｔとＴ、のドレイン相互間はオフとなり、Ｔ
烏のゲートＩｔｓ Ｔｓによりてハイレベル気Ｈ＃％
Ｔ番のゲートはＴｙによってローレベ／Ｌ／％ Ｌｌに
固定されるためにＰチャネルのＴＡ及びＮチャネルのＴ
４μ共にオフとなって、第１表の下２Ｒの動作が行なわ
れるＯ また下記第２衣の如くコントロール信号と出力信号との
関係がｌｔｌ記第１表に対して反転した真理値表となり
、第５図−ノで懺わされるトライステート出力１ｇＪｗ
Ｉの実施例を第５図（ｂ）に示す。
第 ２ 表
第５図（切に示す実施例のトランジスタ素子Ｔ１乃至Ｔ
４は先にＴ４図に示した第１の実施例のトランジスタ素
子Ｔ１乃至気と同一でりる。ｌたＴ１１はＮチャネルＭ
Ｏ８ＦＥＴ、Ｔｓｅ及びＴ１）にＰチャネ＃ＭＯ８ＦＥ
Ｔでらって、これらのトランジスタにｌ１ｇ１の実施例
の相当するトランジスタ索子ＴＨｒＴ＠及び１丁に比較
してそのチャネル形が１反転されている０このチャネル
形の反転によって’Ｉ’ｔｓ ＊：’Ｉ’１’＠及び１
１丁のオン、オフ状態とコントロール信号の％Ｉ、＃％
ＨＩとの関係μ第ｌの実施例の逆とＺＪ）ｖ８２表の真
理値表の動作が行なわれる０Ｃ１） 発明の詳細 な説明した如く不発明によれば、トライステート出力回
路のトランジスタ寒子Ｗｒ要数が従来回・路より減少し
て苧導体集積回′１６装置の基板所要面積が減少し、更
に配線容意の減少、伝搬遅延時間の短゛紬などの効果が
得られる。
４は先にＴ４図に示した第１の実施例のトランジスタ素
子Ｔ１乃至気と同一でりる。ｌたＴ１１はＮチャネルＭ
Ｏ８ＦＥＴ、Ｔｓｅ及びＴ１）にＰチャネ＃ＭＯ８ＦＥ
Ｔでらって、これらのトランジスタにｌ１ｇ１の実施例
の相当するトランジスタ索子ＴＨｒＴ＠及び１丁に比較
してそのチャネル形が１反転されている０このチャネル
形の反転によって’Ｉ’ｔｓ ＊：’Ｉ’１’＠及び１
１丁のオン、オフ状態とコントロール信号の％Ｉ、＃％
ＨＩとの関係μ第ｌの実施例の逆とＺＪ）ｖ８２表の真
理値表の動作が行なわれる０Ｃ１） 発明の詳細 な説明した如く不発明によれば、トライステート出力回
路のトランジスタ寒子Ｗｒ要数が従来回・路より減少し
て苧導体集積回′１６装置の基板所要面積が減少し、更
に配線容意の減少、伝搬遅延時間の短゛紬などの効果が
得られる。
第１図（ａＪ Ｉｔｓ双万同バッファＮ路、同図（ｂ）
にトライステート出力回路のそれぞれの例の論理（ロ）
路記号懺示、第２図及び第３図にトライステート出力回
路の従来例を示す卸路図、第４図及び第５図（ｂＪは本
発明の実施例を示ｆ回路図、第５図−）は第５図（切に
示す実施例の！！！ｉｉ塩（ｇＪ路ｍｄ号表示である。 図において、ＴＩ＋Ｔａ＋Ｔｓ＋Ｔｔｓ及びＴｔｔｔＺ
ＰチャネルＭＯ８ＦＥＴＳＴ象１． Ｔ４ ｊ、 Ｔｓ
−、１丁及びＴ凰酋μＮチャネルＭＯ８ＦＥＴを示す
。 代理人 弁理士 松 岡 宏四部 茅 １ 口 師 ２ 瞥 簗 ３ 口 第 ４２ 茅 ５−■ （幻
にトライステート出力回路のそれぞれの例の論理（ロ）
路記号懺示、第２図及び第３図にトライステート出力回
路の従来例を示す卸路図、第４図及び第５図（ｂＪは本
発明の実施例を示ｆ回路図、第５図−）は第５図（切に
示す実施例の！！！ｉｉ塩（ｇＪ路ｍｄ号表示である。 図において、ＴＩ＋Ｔａ＋Ｔｓ＋Ｔｔｓ及びＴｔｔｔＺ
ＰチャネルＭＯ８ＦＥＴＳＴ象１． Ｔ４ ｊ、 Ｔｓ
−、１丁及びＴ凰酋μＮチャネルＭＯ８ＦＥＴを示す
。 代理人 弁理士 松 岡 宏四部 茅 １ 口 師 ２ 瞥 簗 ３ 口 第 ４２ 茅 ５−■ （幻
Claims (1)
- 相異なるチャネル形金有する第１及び第２の絶縁ゲート
電界効果トランジスタのドレイン電極が、該各トランレ
スタとそれぞれ等しいチャネル形を有する第３又は第４
の絶縁ゲート電界効果トランジスタのゲート電極、並び
に第１のチャネル形を有する第５の絶縁ゲート電界効果
トランジスタのソース及びドレイン電極にそれぞれ接続
され、かつ尾２のチャネル形の第６及び第７の絶縁ゲー
ト電界効果トランジスタのソース又はドレイン電極が該
第３又に第４のトランジスタのゲート電極にそれぞれ接
続されて、該第１及び第２のトランジスタのゲート電極
を共通に接続してデータ信号入力端、該第５．第６及び
第７のトランジスタのゲート電極を共通に接続してコン
トロール信号入力端、該第３及びｉ４のトランジスタの
ドレイン電極を共通に接続して出力端とすることを特徴
とするトライステート出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025352A JPS60169220A (ja) | 1984-02-13 | 1984-02-13 | トライステ−ト出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025352A JPS60169220A (ja) | 1984-02-13 | 1984-02-13 | トライステ−ト出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169220A true JPS60169220A (ja) | 1985-09-02 |
Family
ID=12163466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025352A Pending JPS60169220A (ja) | 1984-02-13 | 1984-02-13 | トライステ−ト出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702720A (nl) * | 1986-11-14 | 1988-06-01 | Mitsubishi Electric Corp | Drie-toestanden complementair mos-ic. |
-
1984
- 1984-02-13 JP JP59025352A patent/JPS60169220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702720A (nl) * | 1986-11-14 | 1988-06-01 | Mitsubishi Electric Corp | Drie-toestanden complementair mos-ic. |
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