JPH10313091A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10313091A JPH10313091A JP12234797A JP12234797A JPH10313091A JP H10313091 A JPH10313091 A JP H10313091A JP 12234797 A JP12234797 A JP 12234797A JP 12234797 A JP12234797 A JP 12234797A JP H10313091 A JPH10313091 A JP H10313091A
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- Japan
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- external terminal
- semiconductor device
- package
- switching
- circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の外部端子の配列は固定化されて
いるため、実装基板の回路設計に制約を受け、回路設計
が複雑化され、かつ実装が困難なものとなる。 【解決手段】 半導体装置１のパッケージに内装された
半導体素子２の内部回路４と、パッケージに設けられた
外部端子Ｐ１〜Ｐ４に電気接続される電極Ｄ０〜Ｄ４と
の間にセレクタ回路５を設け、切替外部端子Ｐ０に入力
される信号状態に応じてセレクタ回路５を動作させて内
部回路４と電極Ｄ１〜Ｄ４との接続状態を切替え可能と
する。切替外部端子Ｐ０に入力する信号レベルを切り替
えることで、外部端子Ｐ１〜Ｐ４の機能を変更すること
ができ、半導体装置を実装する実装基板での回路設計の
制約が少なくなり、回路設計を容易化することが可能と
なる。また、半導体装置を誤って実装したような場合に
も、外部端子の機能を切替えることで、適正な状態に修
正することが可能となり、実装のやり直しを不要とす
る。
いるため、実装基板の回路設計に制約を受け、回路設計
が複雑化され、かつ実装が困難なものとなる。 【解決手段】 半導体装置１のパッケージに内装された
半導体素子２の内部回路４と、パッケージに設けられた
外部端子Ｐ１〜Ｐ４に電気接続される電極Ｄ０〜Ｄ４と
の間にセレクタ回路５を設け、切替外部端子Ｐ０に入力
される信号状態に応じてセレクタ回路５を動作させて内
部回路４と電極Ｄ１〜Ｄ４との接続状態を切替え可能と
する。切替外部端子Ｐ０に入力する信号レベルを切り替
えることで、外部端子Ｐ１〜Ｐ４の機能を変更すること
ができ、半導体装置を実装する実装基板での回路設計の
制約が少なくなり、回路設計を容易化することが可能と
なる。また、半導体装置を誤って実装したような場合に
も、外部端子の機能を切替えることで、適正な状態に修
正することが可能となり、実装のやり直しを不要とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にパッケージの外部端子と、パッケージ内に内装され
た半導体素子電極との接続状態を変更可能とし、実装基
板への高密度実装を可能にした半導体装置に関する。
特にパッケージの外部端子と、パッケージ内に内装され
た半導体素子電極との接続状態を変更可能とし、実装基
板への高密度実装を可能にした半導体装置に関する。
【０００２】
【従来の技術】一般にパッケージ化された半導体装置
は、パッケージ内に内装された半導体素子の電極と、パ
ッケージに設けられて実装時に電気接続が行われる外部
端子とがパッケージ内において固定的に電気接続されて
いる。これは、半導体素子をパッケージングする際に、
先に半導体素子の電極と外部端子の内端とを金属ワイヤ
等によって電気接続し、その後に樹脂封止やセラミック
封止等を行ってパッケージを完成しているためである。
このため、パッケージが完成される前の段階では、半導
体素子の電極と外部端子との接続を任意に変更して所望
の端子配列の半導体装置を製造することは可能である
が、パッケージ化された後では、外部端子はそれぞれの
機能が決定されてしまうことになる。なお、ＴＳＯＰ
（Thin Small Outline Package）等のパッケージング時
に、外部端子を順曲げ或いは逆曲げすることによって対
称形状のパッケージを形成し、実装時に対称配列の外部
端子を得る技術も提案されているが、そのための加工
費、管理費やテステイングによる費用がかかり、実用化
することは困難である。
は、パッケージ内に内装された半導体素子の電極と、パ
ッケージに設けられて実装時に電気接続が行われる外部
端子とがパッケージ内において固定的に電気接続されて
いる。これは、半導体素子をパッケージングする際に、
先に半導体素子の電極と外部端子の内端とを金属ワイヤ
等によって電気接続し、その後に樹脂封止やセラミック
封止等を行ってパッケージを完成しているためである。
このため、パッケージが完成される前の段階では、半導
体素子の電極と外部端子との接続を任意に変更して所望
の端子配列の半導体装置を製造することは可能である
が、パッケージ化された後では、外部端子はそれぞれの
機能が決定されてしまうことになる。なお、ＴＳＯＰ
（Thin Small Outline Package）等のパッケージング時
に、外部端子を順曲げ或いは逆曲げすることによって対
称形状のパッケージを形成し、実装時に対称配列の外部
端子を得る技術も提案されているが、そのための加工
費、管理費やテステイングによる費用がかかり、実用化
することは困難である。
【０００３】
【発明が解決しようとする課題】このように、従来の半
導体装置では、各外部端子の機能が固定化されているた
め、半導体装置を実装基板に実装する際の自由度に制約
を受ける。すなわち、実装基板の回路構成によっては、
半導体装置の外部端子の配列が逆向き、あるいは逆順序
であることが好ましい場合があり、例えば、同一の半導
体装置を２個使用して対称な回路を構成するような場合
には、実装基板の回路パターンを対称に設計することが
容易であり、好ましいものとなるが、２個の半導体装置
の外部端子の配列が同一であるため、対称な回路パター
ンを利用することはできなくなる。このため、半導体装
置の周囲の回路パターンが複雑化することがあり、場合
によってはジャンパー回路が必要とされることもあり、
半導体装置の高密度実装の障害となる。あるいは、半導
体装置を１８０度方向を間違えて実装してしまったよう
な場合には、半導体装置を実装基板から取り外して再実
装することが必要であり、この再実装によって回路パタ
ーンが損傷され、あるいは半導体装置がダメージを受け
ることがある。
導体装置では、各外部端子の機能が固定化されているた
め、半導体装置を実装基板に実装する際の自由度に制約
を受ける。すなわち、実装基板の回路構成によっては、
半導体装置の外部端子の配列が逆向き、あるいは逆順序
であることが好ましい場合があり、例えば、同一の半導
体装置を２個使用して対称な回路を構成するような場合
には、実装基板の回路パターンを対称に設計することが
容易であり、好ましいものとなるが、２個の半導体装置
の外部端子の配列が同一であるため、対称な回路パター
ンを利用することはできなくなる。このため、半導体装
置の周囲の回路パターンが複雑化することがあり、場合
によってはジャンパー回路が必要とされることもあり、
半導体装置の高密度実装の障害となる。あるいは、半導
体装置を１８０度方向を間違えて実装してしまったよう
な場合には、半導体装置を実装基板から取り外して再実
装することが必要であり、この再実装によって回路パタ
ーンが損傷され、あるいは半導体装置がダメージを受け
ることがある。
【０００４】本発明の目的は、パッケージされた半導体
装置の外部端子と、パッケージ内の半導体素子の電極と
の接続状態をパッケージの外部から変更可能とすること
で、実装基板の回路設計の容易化、実装作業の容易化を
可能にした半導体装置を提供することにある。
装置の外部端子と、パッケージ内の半導体素子の電極と
の接続状態をパッケージの外部から変更可能とすること
で、実装基板の回路設計の容易化、実装作業の容易化を
可能にした半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、パッケージ内
に内装された半導体素子の内部回路と、パッケージに設
けられた外部接続端子に電気接続される電極との間にセ
レクタ回路を設け、外部端子の一部で構成される切替外
部端子に入力される信号状態に応じて前記セレクタ回路
を動作させ、前記内部回路と前記電極との接続状態を変
更可能とする。例えば、前記セレクタ回路は、前記内部
回路に設けられている複数の端子と前記複数の電極とを
相互に接続する複数本の接続配線と、これら複数の接続
配線のそれぞれに介挿されたスイッチ素子で構成され、
前記スイッチ素子は前記切替外部端子に入力される切替
信号によって選択的に断接制御するように構成される。
好ましくは、前記スイッチ素子は、トランジスタ素子で
構成され、前記切替外部端子に入力される信号レベルに
よりオン、オフ動作されるよう構成される。
に内装された半導体素子の内部回路と、パッケージに設
けられた外部接続端子に電気接続される電極との間にセ
レクタ回路を設け、外部端子の一部で構成される切替外
部端子に入力される信号状態に応じて前記セレクタ回路
を動作させ、前記内部回路と前記電極との接続状態を変
更可能とする。例えば、前記セレクタ回路は、前記内部
回路に設けられている複数の端子と前記複数の電極とを
相互に接続する複数本の接続配線と、これら複数の接続
配線のそれぞれに介挿されたスイッチ素子で構成され、
前記スイッチ素子は前記切替外部端子に入力される切替
信号によって選択的に断接制御するように構成される。
好ましくは、前記スイッチ素子は、トランジスタ素子で
構成され、前記切替外部端子に入力される信号レベルに
よりオン、オフ動作されるよう構成される。
【０００６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体装置の概念構
成図であり、ここでは説明を簡略化するために、５本の
外部端子Ｐ０〜Ｐ４を有するパッケージとして構成した
例を示している。すなわち、半導体装置１は、内部に半
導体素子２を内装して樹脂或いはセラミック等によりパ
ッケージ化されており、そのパッケージには５本の外部
端子Ｐ０〜Ｐ４を設けている。そして、これら５本の外
部端子Ｐ０〜Ｐ４はそれぞれ内装された半導体素子１の
５個の各電極Ｄ０〜Ｄ４に金属ワイヤ３によって固定的
に接続されている。ここで、前記５個の電極Ｄ０〜Ｄ４
のうち４個の電極Ｄ１〜Ｄ４は本来の回路に接続された
電源電極或いは信号電極としての所要の機能を有する電
極であるが、１個の電極Ｄ０は前記外部端子Ｐ１〜Ｐ４
における接続状態を変更するために利用される切替電極
として構成され、この切替電極Ｄ０に接続される前記１
つの外部端子Ｐ０は切替外部端子として構成されてい
る。
参照して説明する。図１は本発明の半導体装置の概念構
成図であり、ここでは説明を簡略化するために、５本の
外部端子Ｐ０〜Ｐ４を有するパッケージとして構成した
例を示している。すなわち、半導体装置１は、内部に半
導体素子２を内装して樹脂或いはセラミック等によりパ
ッケージ化されており、そのパッケージには５本の外部
端子Ｐ０〜Ｐ４を設けている。そして、これら５本の外
部端子Ｐ０〜Ｐ４はそれぞれ内装された半導体素子１の
５個の各電極Ｄ０〜Ｄ４に金属ワイヤ３によって固定的
に接続されている。ここで、前記５個の電極Ｄ０〜Ｄ４
のうち４個の電極Ｄ１〜Ｄ４は本来の回路に接続された
電源電極或いは信号電極としての所要の機能を有する電
極であるが、１個の電極Ｄ０は前記外部端子Ｐ１〜Ｐ４
における接続状態を変更するために利用される切替電極
として構成され、この切替電極Ｄ０に接続される前記１
つの外部端子Ｐ０は切替外部端子として構成されてい
る。
【０００７】前記半導体素子２には、本来の回路機能を
有する内部回路４と共に、前記電極Ｄ１〜Ｄ４の機能を
変更するためのセレクタ回路５が設けられている。図２
はこのセレクタ回路５の等価回路図であり、ここでは前
記した電極Ｄ１〜Ｄ４のうちの２つの電極Ｄ１，Ｄ２の
機能を実質的に変更させるために、前記内部回路４と前
記電極Ｄ１，Ｄ２との間に介挿配置されている。このセ
レクタ回路５では、前記内部回路４の２つの端子Ｔ１，
Ｔ２と、これに接続される前記２つの電極Ｄ１，Ｄ２と
が４本の接続配線Ｌ１〜Ｌ４によって互いに平行かつ交
差状態に接続されており、しかもこれら各接続配線には
それぞれスイッチ素子Ｓ１〜Ｓ４が介挿されている。こ
こでは、スイッチ素子Ｓ１〜Ｓ４としてＮチャネル絶縁
ゲート型電界効果トランジスタ（以下、ＮＭＯＳ）が接
続されている。そして、各スイッチ素子Ｓ１〜Ｓ４を構
成するＮＭＯＳのゲートのうち、平行な接続配線Ｌ１，
Ｌ２の各スイッチ素子Ｓ１，Ｓ２のＮＭＯＳのゲート
は、前記切替電極Ｄ０に直接的に接続され、交差状態の
接続配線Ｌ３，Ｌ４の各スイッチ素子Ｓ３，Ｓ４のＮＭ
ＯＳのゲートは、インバータ６を介して前記切替電極Ｄ
０に接続されている。
有する内部回路４と共に、前記電極Ｄ１〜Ｄ４の機能を
変更するためのセレクタ回路５が設けられている。図２
はこのセレクタ回路５の等価回路図であり、ここでは前
記した電極Ｄ１〜Ｄ４のうちの２つの電極Ｄ１，Ｄ２の
機能を実質的に変更させるために、前記内部回路４と前
記電極Ｄ１，Ｄ２との間に介挿配置されている。このセ
レクタ回路５では、前記内部回路４の２つの端子Ｔ１，
Ｔ２と、これに接続される前記２つの電極Ｄ１，Ｄ２と
が４本の接続配線Ｌ１〜Ｌ４によって互いに平行かつ交
差状態に接続されており、しかもこれら各接続配線には
それぞれスイッチ素子Ｓ１〜Ｓ４が介挿されている。こ
こでは、スイッチ素子Ｓ１〜Ｓ４としてＮチャネル絶縁
ゲート型電界効果トランジスタ（以下、ＮＭＯＳ）が接
続されている。そして、各スイッチ素子Ｓ１〜Ｓ４を構
成するＮＭＯＳのゲートのうち、平行な接続配線Ｌ１，
Ｌ２の各スイッチ素子Ｓ１，Ｓ２のＮＭＯＳのゲート
は、前記切替電極Ｄ０に直接的に接続され、交差状態の
接続配線Ｌ３，Ｌ４の各スイッチ素子Ｓ３，Ｓ４のＮＭ
ＯＳのゲートは、インバータ６を介して前記切替電極Ｄ
０に接続されている。
【０００８】このため、切替電極Ｄ０にハイレベル信号
が入力されるときには、図３（ａ）のように、平行接続
配線Ｌ１，Ｌ２のスイッチ素子Ｓ１，Ｓ２はオン状態と
なり、交差接続配線Ｌ３，Ｌ４のスイッチ素子Ｓ３，Ｓ
４はオフ状態とされるため、内部回路４の２つの端子Ｔ
１，Ｔ２はそれぞれ平行接続配線Ｌ１，Ｌ２によって電
極Ｄ１，Ｄ２にそれぞれ接続される。一方、切替電極Ｄ
０にロウレベル信号が入力されるときには、図３（ｂ）
のように、平行接続配線Ｌ１，Ｌ２のスイッチ素子Ｓ
１，Ｓ２はオフ状態となり、交差接続配線Ｌ３，Ｌ４の
スイッチ素子Ｓ３，Ｓ４はオン状態とされるため、内部
回路４の２つの端子Ｔ１，Ｔ２はそれぞれ交差接続配線
Ｌ３，Ｌ４によって反対の電極Ｔ２，Ｔ１に接続され
る。このため、切替電極Ｄ０に入力される信号のレベル
によって、２つの電極Ｄ１，Ｄ２はそれぞれ内部回路４
の２つの端子Ｔ１，Ｔ２に対する接続状態が変化される
ことになり、その結果としてこれら２つの電極Ｄ１，Ｄ
２に固定的に接続されている２つの外部端子Ｐ１，Ｐ２
の機能が相互に切替えられる（交換される）ことにな
る。
が入力されるときには、図３（ａ）のように、平行接続
配線Ｌ１，Ｌ２のスイッチ素子Ｓ１，Ｓ２はオン状態と
なり、交差接続配線Ｌ３，Ｌ４のスイッチ素子Ｓ３，Ｓ
４はオフ状態とされるため、内部回路４の２つの端子Ｔ
１，Ｔ２はそれぞれ平行接続配線Ｌ１，Ｌ２によって電
極Ｄ１，Ｄ２にそれぞれ接続される。一方、切替電極Ｄ
０にロウレベル信号が入力されるときには、図３（ｂ）
のように、平行接続配線Ｌ１，Ｌ２のスイッチ素子Ｓ
１，Ｓ２はオフ状態となり、交差接続配線Ｌ３，Ｌ４の
スイッチ素子Ｓ３，Ｓ４はオン状態とされるため、内部
回路４の２つの端子Ｔ１，Ｔ２はそれぞれ交差接続配線
Ｌ３，Ｌ４によって反対の電極Ｔ２，Ｔ１に接続され
る。このため、切替電極Ｄ０に入力される信号のレベル
によって、２つの電極Ｄ１，Ｄ２はそれぞれ内部回路４
の２つの端子Ｔ１，Ｔ２に対する接続状態が変化される
ことになり、その結果としてこれら２つの電極Ｄ１，Ｄ
２に固定的に接続されている２つの外部端子Ｐ１，Ｐ２
の機能が相互に切替えられる（交換される）ことにな
る。
【０００９】したがって、図２のセレクタ回路を図１の
半導体装置の４個の外部端子Ｐ１〜Ｐ４に対して、それ
ぞれＰ１とＰ２、Ｐ３とＰ４で対を成して切替え可能な
構成とすることにより、切替外部端子Ｐ０に入力する信
号のハイ又はロウのレベルによって、前記各外部端子Ｐ
１〜Ｐ４を対をなして切り替えることが可能となる。こ
れにより、図４（ａ）のように、従来では同じ規格の半
導体装置を複数個並べて配置し、各外部端子Ｐ１〜Ｐ４
をそれぞれバス配線Ｂ１〜Ｂ４に対して接続を行う場合
には、各外部端子Ｐ１〜Ｐ４とバス配線Ｂ１〜Ｂ４とを
接続する配線Ａ１〜Ａ４が必要とされていたのに対し、
切替外部端子Ｐ０に入力する信号を切り替えて、セレク
タ回路５により各外部端子の接続を切替えることによ
り、図４（ｂ）のように、隣接する半導体装置の対向す
る外部電極をそれぞれ配線Ａ５〜Ａ８で相互に接続した
上でバス配線Ｂ１〜Ｂ４に接続することが可能となり、
配線を簡略化して実装基板の回路設計を容易に行うこと
ができる。
半導体装置の４個の外部端子Ｐ１〜Ｐ４に対して、それ
ぞれＰ１とＰ２、Ｐ３とＰ４で対を成して切替え可能な
構成とすることにより、切替外部端子Ｐ０に入力する信
号のハイ又はロウのレベルによって、前記各外部端子Ｐ
１〜Ｐ４を対をなして切り替えることが可能となる。こ
れにより、図４（ａ）のように、従来では同じ規格の半
導体装置を複数個並べて配置し、各外部端子Ｐ１〜Ｐ４
をそれぞれバス配線Ｂ１〜Ｂ４に対して接続を行う場合
には、各外部端子Ｐ１〜Ｐ４とバス配線Ｂ１〜Ｂ４とを
接続する配線Ａ１〜Ａ４が必要とされていたのに対し、
切替外部端子Ｐ０に入力する信号を切り替えて、セレク
タ回路５により各外部端子の接続を切替えることによ
り、図４（ｂ）のように、隣接する半導体装置の対向す
る外部電極をそれぞれ配線Ａ５〜Ａ８で相互に接続した
上でバス配線Ｂ１〜Ｂ４に接続することが可能となり、
配線を簡略化して実装基板の回路設計を容易に行うこと
ができる。
【００１０】なお、前記実施形態では、半導体装置の各
外部端子を線対称状態に切り替える場合を示している
が、セレクタ回路を適宜設計することで、任意の位置の
外部端子を相互に切り替えることが可能となる。したが
って、外部端子を半導体装置に対して点対称状態で切り
替え可能な構成とすれば、半導体装置を１８０度反対に
向けて実装をしてしまったような場合にも、切替外部端
子に入力する信号を切り替えることで、各外部端子を正
しい接続状態に修正できる。これにより、半導体装置の
実装のやり直しが不要となり、実装作業そのものを容易
化することができる。
外部端子を線対称状態に切り替える場合を示している
が、セレクタ回路を適宜設計することで、任意の位置の
外部端子を相互に切り替えることが可能となる。したが
って、外部端子を半導体装置に対して点対称状態で切り
替え可能な構成とすれば、半導体装置を１８０度反対に
向けて実装をしてしまったような場合にも、切替外部端
子に入力する信号を切り替えることで、各外部端子を正
しい接続状態に修正できる。これにより、半導体装置の
実装のやり直しが不要となり、実装作業そのものを容易
化することができる。
【００１１】なお、前記実施形態では、スイッチ素子に
ＮＭＯＳを用いているが、ＰＭＯＳあるいはその他のス
イッチ素子を利用することか可能である。また、スペー
スが許される場合には、複数個の切替外部端子を設け、
選択的にスイッチ素子を動作させることで、より複雑な
外部端子の切替えが可能となる。
ＮＭＯＳを用いているが、ＰＭＯＳあるいはその他のス
イッチ素子を利用することか可能である。また、スペー
スが許される場合には、複数個の切替外部端子を設け、
選択的にスイッチ素子を動作させることで、より複雑な
外部端子の切替えが可能となる。
【００１２】
【発明の効果】以上説明したように本発明は、パッケー
ジ内に内装された半導体素子の内部回路と、パッケージ
に設けられた外部接続端子に電気接続される電極との間
にセレクタ回路を設けており、切替外部端子に入力され
る信号状態に応じてセレクタ回路を動作させて内部回路
と前記電極との接続状態を変更可能としているので、切
替外部端子に入力する信号レベルを切り替えることで、
外部端子の機能を変更することができる。したがって、
この半導体装置を実装する実装基板での回路設計の制約
が少なくなり、回路設計を容易化することが可能とな
る。また、半導体装置を誤って実装したような場合に
も、外部端子の機能を切替えることで、適正な状態に修
正することが可能となり、実装のやり直しを不要にする
など、実装作業を容易化することが可能となる。
ジ内に内装された半導体素子の内部回路と、パッケージ
に設けられた外部接続端子に電気接続される電極との間
にセレクタ回路を設けており、切替外部端子に入力され
る信号状態に応じてセレクタ回路を動作させて内部回路
と前記電極との接続状態を変更可能としているので、切
替外部端子に入力する信号レベルを切り替えることで、
外部端子の機能を変更することができる。したがって、
この半導体装置を実装する実装基板での回路設計の制約
が少なくなり、回路設計を容易化することが可能とな
る。また、半導体装置を誤って実装したような場合に
も、外部端子の機能を切替えることで、適正な状態に修
正することが可能となり、実装のやり直しを不要にする
など、実装作業を容易化することが可能となる。
【図１】本発明の半導体装置の概念構成を示す図であ
る。
る。
【図２】セレクタ回路の等価回路図である。
【図３】セレクタ回路の動作を説明するための模式図で
ある。
ある。
【図４】本発明の半導体装置と従来の半導体装置との実
装回路状態を比較して示す結線図である。
装回路状態を比較して示す結線図である。
１ 半導体装置（パッケージ） ２ 半導体素子 ３ 金属ワイヤ ４ 内部回路 ５ セレクタ回路 ６ インバータ Ｐ０ 切替外部端子 Ｐ１〜４ 外部端子 Ｄ０ 切替電極 Ｄ１〜Ｄ４ 電極 Ｔ１，Ｔ２ 端子 Ｌ１〜Ｌ４ 接続配線 Ｓ１〜Ｓ４ スイッチ素子 Ｂ１〜Ｂ４ バス配線 Ａ１〜Ａ８ 配線
Claims (4)
- 【請求項１】 外部端子を有するパッケージ内に半導体
素子を内装し、前記半導体素子の内部回路に接続される
電極と前記外部端子とをパッケージ内で電気接続してな
る半導体装置において、前記内部回路と前記電極との間
にセレクタ回路を設け、前記外部端子の一部で構成され
る切替外部端子に入力される信号状態に応じて前記セレ
クタ回路を動作させ、前記内部回路と前記電極との接続
状態を変更可能としたことを特徴とする半導体装置。 - 【請求項２】 前記セレクタ回路は、前記内部回路に設
けられている複数の端子と前記複数の電極とを相互に接
続する複数本の接続配線と、これら複数の接続配線のそ
れぞれに介挿されたスイッチ素子で構成され、前記スイ
ッチ素子は前記切替外部端子に入力される切替信号によ
って選択的に断接制御するように構成されてなる請求項
１記載の半導体装置。 - 【請求項３】 前記スイッチ素子はトランジスタ素子で
構成され、前記切替外部端子に入力される信号レベルに
よりオン、オフ動作されるよう構成される請求項２記載
の半導体装置。 - 【請求項４】 パッケージに配設された複数本の外部端
子を、パッケージに対して線対称位置、あるいは点対称
位置の各外部端子対を切替え可能とする請求項１ないし
３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12234797A JPH10313091A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12234797A JPH10313091A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313091A true JPH10313091A (ja) | 1998-11-24 |
Family
ID=14833700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12234797A Pending JPH10313091A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417718B1 (en) | 1999-12-22 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device without limitation on insert orientation on board |
| US7394304B2 (en) | 2005-04-21 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, electronic device using the same, and controlling method of semiconductor integrated circuit |
-
1997
- 1997-05-13 JP JP12234797A patent/JPH10313091A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417718B1 (en) | 1999-12-22 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device without limitation on insert orientation on board |
| KR100418230B1 (ko) * | 1999-12-22 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US7394304B2 (en) | 2005-04-21 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, electronic device using the same, and controlling method of semiconductor integrated circuit |
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