JP2003151275A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部からデータビット幅を設定するだけで、
複数のデータビット構成にフレキシブルに対応できる半
導体記憶装置を提供する。 【解決手段】 読出しサイクル時に所望のメモリセルか
ら読み出されたデータは、プリアンプ回路２で増幅され
た後、データラッチ回路３でラッチされ、リードデータ
バス切換回路４に入力される。このリードデータバス切
換回路４では、データラッチ回路３からのデータRDBの
転送先を切換えて、所望のデータ出力線DOUT又はDOUTX
に転送する。この転送先の切換えは第１のリード制御回
路６で生成されるリードデータバス切換信号RSELによっ
て行われ、この切換信号ＲＳＥＬは、データビット幅設
定信号MSと、データ読出し動作指定信号READと、アドレ
ス信号ADDとに基づいて生成される。転送先が切換えら
れたデータは、データ出力線DOUT、DOUTXからデータ出
力回路５を経て出力データDO、DOXとして外部へ出力さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、論理回路と混載されるＤＲＡＭマクロに有
効なデータ入出力バス構成に関するものである。

【０００２】

【従来の技術】近年、１つのチップ上に、ＤＲＡＭマク
ロをＣＰＵやＡＳＩＣなどの論理回路と混載させる混載
DRAM技術が注目されている。この混載DRAM技術には、高
速処理、低消費電力、チップ点数削減などの利点があ
り、様々な機器の性能アップに効果が大きい。この混載
ＤＲＡＭマクロに要求されるデータビット幅は、チップ
の使用目的に応じて３２〜２５６ビットと様々である。
従来、様々なデータビット幅のＤＲＡＭマクロを実現す
るために、データビット幅を設定するデータビット幅設
定信号を作成し、この信号を外部から設定したり、又は
メタルマスクを用いて設定する手法が用いられている
が、入出力データバスについては、設定されるデータビ
ット幅毎にメタルマスクで切り換える手法が一般的であ
る。

【０００３】図１８に、一例として最大２５６のデータ
ビット幅に対応したＤＲＡＭマクロにおけるリードデー
タ転送回路のブロック図を示す。同図において、１９１
は複数のメモリセルからなるメモリセルアレイ、１９２
はプリアンプ回路、１９３はデータラッチ回路、１９４
はデータ出力回路、１９５は制御回路である。

【０００４】また、同図において、GIOはメモリセルア
レイ上をグローバルにレイアウト配線され、プリアンプ
回路１９２に接続されるグローバルデータ線、PAOはプ
リアンプ回路１９２の出力信号をデータラッチ回路１９
３に転送するプリアンプ出力信号線、RDBはデータラッ
チ回路１９３の出力信号をデータ出力回路１９４に転送
するリードデータ信号線、DOはデータ出力回路１９４の
出力信号を外部の論理回路などに出力する出力データ線
である。更に、ADDは最大ビット幅３のアドレス信号、R
EADは読出し動作指定信号、OEは前記アドレス信号ADD及
び読出し動作指定信号READに基づいて制御回路１９５で
生成される８ビットの出力バッファイネーブル信号であ
って、データ出力回路１９４に入力される。

【０００５】図１８のリードデータ転送回路の動作を説
明する。読出しサイクル時に、所望のメモリセルから読
み出されたデータは、プリアンプ回路１９２で増幅され
た後、データラッチ回路１９３でラッチされ、データ出
力回路１９４に入力される。データ出力回路１９４で
は、制御回路１９５で生成される出力バッファイネーブ
ル信号OEに基づき、データラッチ信号線RDBのラッチデ
ータが出力データ線DOから外部へ出力される。

【０００６】図１９は、８ビットのデータを出力するデ
ータ出力回路１９４のブロック図を示す。同図におい
て、２００〜２０７は出力バッファ回路であり、各出力
バッファ回路２００〜２０７は、制御回路１９５で生成
される出力バッファイネーブル信号OE<７:0>によって制
御される。出力バッファ回路２００〜２０７に接続され
た出力データ線DO<７:0>に対しては、設定されるデータ
ビット幅毎に、メタルマスクによる短絡処理が行なわれ
る。例えば、データビット幅が２５６の場合、出力バッ
ファ回路２００〜２０７に入力されるリードデータ信号
線RDB<７:0>上のリードデータは、そのまま出力データ
線DO<７:0>から外部に出力されるが、データビット幅が
１２８の場合は、破線２１０で示すように隣接２ビット
の出力データ線同士をメタルマスクで短絡処理し、１ビ
ットの外部アドレス信号に基づいて選択される４個の出
力バッファ回路（例えば２００、２０２、２０４、２０
６）、及び４本の出力データ線ＤＯ<０,２,４,６>から
４ビットのリードデータが出力される。同様に、データ
ビット幅が６４の場合には、破線２１１で示すように隣
接４ビットの出力データ線をメタルマスクで短絡処理
し、２ビットの外部アドレス信号に基づいて選択される
２個の出力バッファ回路（例えば２００、２０４）、及
び２本の出力データ線ＤＯ<０,４>を介して２ビットの
リードデータが出力され、データビット幅が３２の場合
には、破線２１２で示すように８ビットの出力データ線
をメタルマスクで短絡処理し、３ビットの外部アドレス
信号に基づいて選択される１個の出力バッファ回路（例
えば２００）、及び１本の出力データ線ＤＯ<０>を介し
て１ビットのリードデータが外部に出力される。

【０００７】

【発明が解決しようとする課題】このように、従来で
は、データビット幅の異なるＤＲＡＭコアを設計する場
合には、データビット構成毎にメタルマスク切換が必要
となるため、マスク枚数や設計工数が増加してしまうと
いう問題や、回路及びレイアウト等の設計データ管理が
複雑になってしまうという問題があった。

【０００８】また、データビット幅の広いDRAMマクロに
おいては、テストデータ用のデータバスを設けて、デー
タビット幅を圧縮して検査するのが一般的であるが、デ
ータビット幅毎にメタルマスク切換えが必要な前記従来
の構成では、通常データ用の出力バッファ回路と同数の
テストデータ用出力バッファ回路を設けなければなら
ず、チップ面積が大きくなってしまうという問題があっ
た。

【０００９】本発明は、前記従来の問題点を解決するも
のであり、その目的は、データビット幅構成が異なるＤ
ＲＡＭマクロを設計する場合でも、外部からデータビッ
ト幅を設定するだけで、データ入出力部におけるメタル
マスク切換えが不要なＤＲＡＭマクロを実現する半導体
記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、リードデータ転送回路又はライトデー
タ転送回路において、リード又はライトデータバスを切
換えるリード又はライトデータバス切換回路を設け、こ
のデータバスの切換動作を、外部入力するデータビット
幅設定信号に基づいて制御し、これにより、外部接続さ
れるデータ線のビット幅に良好に対応した半導体記憶装
置を得ることとする。

【００１１】すなわち、請求項１記載の発明の半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、前記メモリセルアレイから外部に最大ｎビット（ｎ
は整数）の並列データを読み出すことが可能なリードデ
ータ転送回路とを有する半導体記憶装置であって、前記
リードデータ転送回路は、前記メモリセルアレイから読
み出されたｎビットの並列データが入力され、この並列
データのバスを切換えるリードデータバス切換回路と、
前記リードデータバス切換回路からの出力データが入力
され、入力データの全部又は一部を選択して出力するデ
ータ出力回路と、前記データ出力回路に外部接続される
データ線のビット幅を設定するデータビット幅設定信
号、及び外部アドレス信号に基づいて、前記リードデー
タバス切換回路のバス切換動作を制御する第１のリード
制御回路と、前記データビット幅設定信号に基づいて前
記データ出力回路の選択動作を制御する第２のリード制
御回路とを備え、前記メモリセルアレイから読み出され
るｎビットの並列データのうち、前記データビット幅設
定信号に応じたビット幅のデータを前記データ出力回路
から出力することを特徴とする。

【００１２】請求項２記載の発明は、前記請求項１記載
の半導体記憶装置において、前記リードデータバス切換
回路は、隣接する２ビットのリードデータバスを１単位
として、前記単位となる２ビットのリードデータバス同
士を接続するバス切換用スイッチ回路と、前記２ビット
のリードデータバスの各々に配置され、前記リードデー
タバス切換回路のデータ入力端と前記バス切換用スイッ
チ回路の接続位置との間に位置する遮断用スイッチ回路
とを備え、前記バス切換用及び遮断用スイッチ回路が前
記第１のリード制御回路により制御されて、並列データ
のビット幅をｎビットと（n/２）ビットとに切換えるこ
とを特徴とする。

【００１３】請求項３記載の発明は、前記請求項１記載
の半導体記憶装置において、前記リードデータバス切換
回路は、隣接する４ビットのリードデータバスを１単位
とし、前記単位となる４ビットのリードデータバスのう
ち、所定の１ビットのリードデータバスと他の３ビット
のリードデータバスとを各々接続するバス切換用スイッ
チ回路と、前記４ビットのリードデータバスの各々に配
置され、前記リードデータバス切換回路のデータ入力端
と前記バス切換用スイッチ回路の接続位置との間に位置
する遮断用スイッチ回路とを備え、前記バス切換用及び
遮断用スイッチ回路が前記第１のリード制御回路により
制御されて、並列データのビット幅をｎビットと（n/
４）ビットとに切換えることを特徴とする。

【００１４】請求項４記載の発明は、前記請求項１記載
の半導体記憶装置において、前記リードデータバス切換
回路は、隣接する８ビットのリードデータバスを１単位
とし、前記単位となる８ビットのリードデータバスのう
ち、所定の１ビットのリードデータバスと他の７ビット
のリードデータバスとを各々接続するバス切換用スイッ
チ回路と、前記８ビットのリードデータバスの各々に配
置され、前記リードデータバス切換回路のデータ入力端
と前記バス切換用スイッチ回路の接続位置との間に位置
する遮断用スイッチ回路とを備え、前記バス切換用及び
遮断用スイッチ回路が前記第１のリード制御回路により
制御されて、並列データのビット幅をｎビットと（n/
８）ビットとに切換えることを特徴とする。

【００１５】請求項５記載の発明は、前記請求項１記載
の半導体記憶装置において、前記リードデータバス切換
回路は、隣接する８ビットのリードデータバスを１単位
とし、前記単位となる８ビットのリードデータバスのう
ち、４ビットのリードデータバス毎に、所定の１ビット
のリードデータバスと他の３ビットのリードデータバス
とを各々接続するバス切換用スイッチ回路と、前記８ビ
ットのリードデータバスの各々に配置され、前記リード
データバス切換回路のデータ入力端と前記バス切換用ス
イッチ回路の接続位置との間に位置する遮断用スイッチ
回路と、前記２ビットの所定のリードデータバス同士を
接続する追加のバス切換用スイッチ回路とを備え、前記
バス切換用、遮断用及び追加のバス切換用スイッチ回路
が前記第１のリード制御回路により制御されて、並列デ
ータのビット幅をｎビット、（n/４）ビット及び（n/
８）ビットに切換えることを特徴とする。

【００１６】請求項６記載の発明は、前記請求項１記載
の半導体記憶装置において、前記リードデータバス切換
回路は、隣接する８ビットのリードデータバスを１単位
とし、前記単位となる８ビットのリードデータバスのう
ち、４ビットのリードデータバス毎に、所定の１ビット
のリードデータバスと他の３ビットのリードデータバス
とを各々接続するバス切換用スイッチ回路と、前記８ビ
ットのリードデータバスの各々に配置され、前リードデ
ータバス切換回路のデータ入力端と前記バス切換用スイ
ッチ回路の接続位置との間に位置する遮断用スイッチ回
路と、９ビット目の新たなリードデータバスと、前記９
ビット目のリードデータバスと前記２ビットの所定のリ
ードデータバスとを各々接続する追加のバス切換用スイ
ッチ回路とを備え、前記バス切換用、遮断用及び追加の
バス切換用スイッチ回路が前記第１のリード制御回路に
より制御されて、並列データのビット幅をｎビット、
（n/４）ビット及び（n/８）ビットに切換えることを特
徴とする。

【００１７】請求項７記載の発明は、前記請求項１記載
の半導体記憶装置において、前記リードデータバス切換
回路は、前記請求項２のバス切換用スイッチ回路と、前
記請求項６のバス切換用スイッチ回路、遮断用スイッチ
回路、追加のバス切換用スイッチ回路、及び９ビット目
のリードデータバスとを備え、前記請求項２のバス切換
用スイッチ回路並びに前記請求項６のバス切換用、遮断
用及び追加のバス切換用スイッチ回路が前記第１のリー
ド制御回路により制御されて、並列データのビット幅を
ｎビット、（n/２）ビット、（n/４）ビット及び（n/
８）ビットに切換えることを特徴とする。

【００１８】請求項８記載の発明は、前記請求項６又は
７記載の半導体記憶装置において、前記リードデータ切
換回路において、単位となる８ビットのリードデータバ
スは、隣接する４ビットのリードデータバスと他の隣接
する４ビットのリードデータバスとが線対称に配置さ
れ、前記９ビット目のリードデータバス、及び前記９ビ
ット目のリードデータバスに接続される追加のバス切換
用スイッチ回路は、共に、前記隣接する４ビットのリー
ドデータバスと他の隣接する４ビットのリードデータバ
スとの間にレイアウト配置されることを特徴とする。

【００１９】請求項９記載の発明は、前記請求項１、６
又は７記載の半導体記憶装置において、前記データ出力
回路はn+(n/８)個の出力バッファ回路を備えたことを特
徴とする。

【００２０】請求項１０記載の発明は、前記請求項１記
載の半導体記憶装置において、前記データ出力回路は複
数の出力バッファ回路を備え、前記複数の出力バッファ
回路のうち、データ読出し動作時に活性化する出力バッ
ファ回路は、前記データビット幅設定信号に応じて固定
的に決定され、各出力バッファ回路を指定する外部アド
レス信号には依存しないことを特徴とする。

【００２１】請求項１１記載の発明は、前記請求項１、
６又は７記載の半導体記憶装置において、前記データ出
力回路は複数の出力バッファ回路を備え、前記複数の出
力バッファ回路のうち、前記データビット幅設定信号の
設定ビット幅が最大ビット数ｎの(n/８)である場合に活
性化する出力バッファ回路は、検査時に活性化する出力
バッファ回路を兼用することを特徴とする。

【００２２】請求項１２記載の発明は、前記請求項１記
載の半導体記憶装置において、前記データ出力回路は、
複数の出力バッファ回路と、前記複数の出力バッファ回
路のうち、データ読出し動作時に非活性となる出力バッ
ファ回路への電源供給パスを、前記データビット幅設定
信号に基づいて切断するパス切断手段とを備えたことを
特徴とする。

【００２３】請求項１３記載の発明の半導体記憶装置
は、複数のメモリセルを有するメモリセルアレイと、前
記メモリセルアレイに対して外部から最大ｎビット（ｎ
は整数）の並列データを書き込むことが可能なライトデ
ータ転送回路とを備えた半導体記憶装置であって、前記
ライトデータ転送回路は、外部からライトデータが入力
されるデータ入力回路と、前記データ入力回路からライ
トデータが入力され、このライトデータのバスを切換え
るライトデータバス切換回路と、前記ライトデータバス
切換回路からのライトデータを前記メモリセルアレイに
書き込むライトバッファ回路と、前記データ入力回路に
外部接続されるデータ線のビット幅を設定するデータビ
ット幅設定信号に基づいて、前記データ入力回路の入力
動作及び前記ライトデータバス切換回路のバス切換動作
を制御するライト制御回路とを備え、前記データ入力回
路に入力されるデータを、前記データビット幅設定信号
に基づいて所定ビット幅の並列データに拡張することを
特徴とする。

【００２４】請求項１４記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記ライトデータバス
切換回路は、隣接する２ビットのライトデータバスを１
単位として、前記単位となる２ビットのライトデータバ
ス同士を接続するバス切換用スイッチ回路と、前記２ビ
ットのライトデータバスの各々に配置され、前記ライト
データバス切換回路のデータ入力端と前記バス切換用ス
イッチ回路の接続位置との間に位置する遮断用スイッチ
回路とを備え、前記バス切換用及び遮断用スイッチ回路
が前記ライト制御回路により制御されて、前記メモリセ
ルアレイに書き込む並列データのビット幅をｎビットと
（n/２）ビットとに切換えることを特徴とする。

【００２５】請求項１５記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記ライトデータバス
切換回路は、隣接する４ビットのライトデータバスを１
単位とし、前記単位となる４ビットのライトデータバス
のうち、所定の１ビットのライトデータバスと他の３ビ
ットのライトデータバスとを各々接続するバス切換用ス
イッチ回路と、前記４ビットのライトデータバスの各々
に配置され、前記ライトデータバス切換回路のデータ入
力端と前記バス切換用スイッチ回路の接続位置との間に
位置する遮断用スイッチ回路とを備え、前記バス切換用
及び遮断用スイッチ回路が前記ライト制御回路により制
御されて、前記メモリセルアレイに書き込む並列データ
のビット幅をｎビットと（n/４）ビットとに切換えるこ
とを特徴とする。

【００２６】請求項１６記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記ライトデータバス
切換回路は、隣接する８ビットのライトデータバスを１
単位とし、前記単位となる８ビットのライトデータバス
のうち、所定の１ビットのライトデータバスと他の７ビ
ットのライトデータバスとを各々接続するバス切換用ス
イッチ回路と、前記８ビットのライトデータバスの各々
に配置され、前記ライトデータバス切換回路のデータ入
力端と前記バス切換用スイッチ回路の接続位置との間に
位置する遮断用スイッチ回路とを備え、前記バス切換用
及び遮断用スイッチ回路が前記ライト制御回路により制
御されて、前記メモリセルアレイに書き込む並列データ
のビット幅をｎビットと（n/８）ビットとに切換えるこ
とを特徴とする。

【００２７】請求項１７記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記ライトデータバス
切換回路は、隣接する８ビットのライトデータバスを１
単位とし、前記単位となる８ビットのライトデータバス
のうち、４ビットのライトデータバス毎に、所定の１ビ
ットのライトデータバスと他の３ビットのライトデータ
バスとを各々接続するバス切換用スイッチ回路と、前記
８ビットのライトデータバスの各々に配置され、前記ラ
イトデータバス切換回路のデータ入力端と前記バス切換
用スイッチ回路の接続位置との間に位置する遮断用スイ
ッチ回路と、前記２ビットの所定のライトデータバス同
士を接続する追加のバス切換用スイッチ回路とを備え、
前記バス切換用、遮断用及び追加のバス切換用スイッチ
回路が前記ライト制御回路により制御されて、前記メモ
リセルアレイに書き込む並列データのビット幅をｎビッ
ト、（n/４）ビット及び（n/８）ビットに切換えること
を特徴とする。

【００２８】請求項１８記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記ライトデータバス
切換回路は、隣接する８ビットのライトデータバスを１
単位とし、前記単位となる８ビットのライトデータバス
のうち、４ビットのライトデータバス毎に、所定の１ビ
ットのライトデータバスと他の３ビットのライトデータ
バスとを各々接続するバス切換用スイッチ回路と、前記
８ビットのライトデータバスの各々に配置され、前記ラ
イトデータバス切換回路のデータ入力端と前記バス切換
用スイッチ回路の接続位置との間に位置する遮断用スイ
ッチ回路と、９ビット目の新たなライトデータバスと、
前記９ビット目のライトデータバスと前記２ビットの所
定のライトデータバスとを各々接続する追加のバス切換
用スイッチ回路とを備え、前記バス切換用、遮断用及び
追加のバス切換用スイッチ回路が前記ライト制御回路に
より制御されて、前記メモリセルアレイに書き込む並列
データのビット幅をｎビット、（n/４）ビット及び（n/
８）ビットに切換えることを特徴とする。

【００２９】請求項１９記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記ライトデータバス
切換回路は、前記請求項１４のバス切換用スイッチ回路
と、前記請求項１８のバス切換用スイッチ回路、遮断用
スイッチ回路、追加のバス切換用スイッチ回路、及び９
ビット目のライトデータバスとを備え、前記請求項１４
のバス切換用スイッチ回路並びに前記請求項１８のバス
切換用、遮断用及び追加のバス切換用スイッチ回路が前
記ライト制御回路により制御されて、前記メモリセルア
レイに書き込む並列データのビット幅をｎビット、（n/
２）ビット、（n/４）ビット及び（n/８）ビットに切換
えることを特徴とする。

【００３０】請求項２０記載の発明は、前記請求項１８
又は１９記載の半導体記憶装置において、前記ライトデ
ータ切換回路において、単位となる８ビットのライトデ
ータバスは、隣接する４ビットのライトデータバスと他
の隣接する４ビットのライトデータバスとが線対称に配
置され、前記９ビット目のライトデータバス、及び前記
９ビット目のライトデータバスに接続される追加のバス
切換用スイッチ回路は、共に、前記隣接する４ビットの
ライトデータバスと他の隣接する４ビットのライトデー
タバスとの間にレイアウト配置されることを特徴とす
る。

【００３１】請求項２１記載の発明は、前記請求項１
３、１８又は１９記載の半導体記憶装置において、前記
データ入力回路はn+(n/８)個の入力バッファ回路を備
え、前記n+(n/８)個の入力バッファ回路のうち、n/８個
の入力バッファ回路の駆動能力は、他のn個の入力バッ
ファ回路の駆動能力よりも高いことを特徴とする。

【００３２】請求項２２記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記データ入力回路は
複数の入力バッファ回路を備え、前記複数の入力バッフ
ァ回路のうち、データ書込み動作時に活性化する入力バ
ッファ回路は、前記データビット幅設定信号に応じて固
定的に決定され、各入力バッファ回路を指定する外部ア
ドレス信号には依存しないことを特徴とする。

【００３３】請求項２３記載の発明は、前記請求項１
３、１８又は１９記載の半導体記憶装置において、前記
データ入力回路は複数の入力バッファ回路を備え、前記
複数の入力バッファ回路のうち、前記データビット幅設
定信号の設定ビット幅が最大ビット数ｎの(n/８)である
場合に活性化する入力バッファ回路は、検査時に活性化
する入力バッファ回路を兼用することを特徴とする。

【００３４】請求項２４記載の発明は、前記請求項１３
記載の半導体記憶装置において、前記データ入力回路
は、複数の入力バッファ回路と、前記複数の入力バッフ
ァ回路のうち、データ書込み動作時に非活性となる入力
バッファ回路への電源供給パスを、前記データビット幅
設定信号に基づいて切断するパス切断手段とを備えたこ
とを特徴とする。

【００３５】請求項２５記載の発明の半導体記憶装置
は、複数のメモリセルを有するメモリセルアレイと、前
記請求項１記載のリードデータ転送回路と、前記請求項
１３記載のライトデータ転送回路と、(n/８)ビットのデ
ータマスク信号が入力されるマスクデータ入力回路と、
前記マスクデータ入力回路からのデータマスク信号が入
力され、これらのデータマスク信号のバスを切換えるマ
スクデータバス切換切回路と、データビット幅設定信号
に基づいて前記マスクデータ入力回路の入力動作及び前
記マスクデータバス切換回路のバス切換動作を制御する
マスク制御回路とを備え、前記データビット幅設定信号
に基づいて、前記リードデータ転送回路のデータ出力回
路から出力される並列データ、及び前記ライトデータ転
送回路のデータ出力回路から前記メモリセルアレイに書
き込むデータの一部をマスクすることを特徴とする。

【００３６】請求項２６記載の発明は、前記請求項２５
記載の半導体記憶装置において、前記マスクデータバス
切換切回路からのデータマスク信号は、前記リードデー
タ転送回路の第２のリード制御回路及び前記ライトデー
タ転送回路のライトバッファ回路に入力され、前記第２
のリード制御回路が前記データマスク信号に基づいて前
記リードデータ転送回路のデータ出力回路からのリード
データの一部をマスクし、前記ライトバッファ回路が前
記データマスク信号に基づいて前記メモリセルアレイへ
のライトデータの一部をマスクすることを特徴とする。

【００３７】請求項２７記載の発明は、前記請求項１、
１３又は２５記載の半導体記憶装置において、前記デー
タビット幅設定信号はパッドから供給され、扱う並列デ
ータのビット幅を使用目的に応じてボンディングオプシ
ョンにより外部設定可能としたことを特徴とする。

【００３８】請求項２８記載の発明は、前記請求項１、
１３又は２５記載の半導体記憶装置において、前記デー
タビット幅設定信号は論理回路から供給され、扱う並列
データのビット幅を使用目的に応じて前記論理回路から
外部設定可能としたことを特徴とする。

【００３９】以上により、請求項１〜２８記載の発明の
半導体記憶装置では、リードデータ転送回路及びライト
データ転送回路にデータバス切換回路が設けられ、この
切換回路のバス切換動作が、外部から入力されるデータ
ビット幅設定信号に基づいて制御されて、データバス切
換処理が電気的に行われる。従って、従来のようにメタ
ルマスクの切り換えによってデータバス切換を行う必要
がなく、外部からデータビット幅設定信号入力するだけ
で、接続するデータ線のビット幅に種々対応可能な半導
体記憶装置が得られ、マスク枚数の削減と設計工数の削
減とを図ることができる。

【００４０】また、請求項１０、２２記載の発明では、
データビット幅設定信号によりデータビット幅が決定さ
れると、そのデータビット幅に対応して、動作する出力
又は入力バッファ回路が一意に固定的に決定されるの
で、動作しない出力又は入力バッファ回路への電源供給
経路をカットできて、スタンバイリーク電流を低減で
き、低消費電力化を図ることができる。

【００４１】更に、請求項１１、２３記載の発明では、
データビット幅設定信号の設定ビット幅が最大ビット数
ｎの（ｎ／８）の場合に活性化する出力バッファ回路、
すなわちデータ線が外部接続される出力バッファ回路
を、検査時に活性化する検査データ出力用のバッファ回
路として兼用するので、従来のようにデータバス毎に検
査データ用出力バッファ回路を設ける場合に比べて、検
査データ用出力バッファ回路の削除が可能であり、チッ
プサイズを縮小して低コスト化を図ることができる。

【００４２】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態について、図面を参照しながら説
明する。

【００４３】図１は、本発明の第１の実施の形態の半導
体記憶装置のブロック構成を示す。同図において、１は
メモリセルアレイ、Ａは前記メモリセルアレイ１から読
み出したデータを転送するリードデータ転送回路であ
る。

【００４４】前記リードデータ転送回路Ａにおいて、２
はプリアンプ回路、３はデータラッチ回路、４はリード
データバス切換回路、５はデータ出力回路、６は第１の
リード制御回路、７は第２のリード制御回路である。
尚、本実施の形態のDRAMマクロは、最大２５６ビットの
データビット幅に対応できる構成であるとして説明す
る。

【００４５】GIOは、メモリセルアレイ上をグローバル
にレイアウト配線され、プリアンプ回路２に接続される
グローバルデータ線である。PAOはプリアンプ回路２の
出力信号をデータラッチ回路３に転送するプリアンプ出
力信号線、RDBはデータラッチ回路３の出力信号である
データラッチ信号をリードデータバス切換回路４に転送
するデータラッチ信号線である。DOUT及びDOUTXはリー
ドデータバス切換回路４から出力されるリードデータを
データ出力回路５に転送するデータ出力線、DO及びDOX
はデータ出力回路５の出力信号を外部出力するデータ線
（外部接続されるデータ線）であって、外部の論理回路
などに接続される。

【００４６】また、ＭＳは、DRAMコアのデータビット
幅、換言すれば前記データ出力回路５に接続されるデー
タ出力線Ｄ０のビット幅を外部から設定可能な２ビット
のデータビット幅設定信号であって、前記第１及び第２
のリード制御回路６、７の双方に入力される。また、AD
Dは最大ビット幅３のアドレス信号、READは読出し動作
指定信号であって、第１のリード制御回路６に入力され
る。RSELは前記第１のリード制御回路６から出力される
８ビットの信号であって、リードデータバス切換回路４
に入力される。OBENは前記第２のリード制御回路６７か
ら出力される４ビットの信号であって、データ出力回路
５に入力される。

【００４７】前記データビット幅設定信号ＭＳは、本半
導体記憶装置に設ける電極パッドから内部に供給される
ようにボンディングオプションとして構成しても良く、
また、同一基板に混載された論理回路から供給されるよ
うに構成しても良い。このことは、以下に説明する第２
及び第３の実施の形態でも同様である。

【００４８】次に、図１の半導体記憶装置の動作を説明
する。尚、各信号線ＧＩＯ、ＰＡＯ、ＲＤＢ、ＤＯＵＴ
及びＤＯ上のデータに各信号線と同一符号を付して説明
する。

【００４９】読出しサイクル時、メモリセルアレイ１内
の所望のメモリセルから読み出されたデータGIOは、プ
リアンプ回路２で増幅された後、データラッチ回路３で
ラッチされ、リードデータバス切換回路４にデータラッ
チ信号RDBとして入力される。リードデータバス切換回
路４では、第１のリード制御回路６で生成されるリード
データバス切換信号RSELによって、データラッチ信号線
RDBが所望のデータ出力線DOUT又はDOUTXと切換接続され
る。データ出力回路５に入力されたデータDOUT、DOUTX
はデータ線DO又はDOXから外部へ出力される。

【００５０】図２（ａ）は、２５６ビットのうち、８ビ
ットのデータラッチ信号線RDB<７:０>が接続されるリー
ドデータバス切換回路４、及びデータ出力回路５の構成
図を示す。

【００５１】同図のリードデータバス切換回路４におい
て、１０〜１７はトライステートバッファ回路（以下、
TSBと記す）、２０〜２９はトランスファーゲート（以
下、TGと記す）である。また、データ出力回路５におい
て、３０〜３８は出力バッファ回路である。

【００５２】前記リードデータバス切換回路４におい
て、８個のTSB１０〜１７は各々対応するデータラッチ
信号線RDB<7:0>に配置される。これらのTSB１０〜１７
は全て前記TG２０〜２９の配置位置よりも読み出しデー
タの入力端側に配置されていて、データラッチ信号線RD
B<7:0>のラッチデータを対応するデータ出力線ＤＯＵＴ
<7:0>に転送することを遮断するための遮断用スイッチ
回路として機能する。

【００５３】また、TG２０〜２３は、８ビットのデータ
出力線（リードデータバス）DOUT<７:0>のうち、隣接す
る２本のデータ出力線ＤＯＵＴ同士を接続する４個のパ
ス切換用スイッチ回路であって、TG２０は２本のデータ
出力線DOUT<0>、DOUT<１>同士を、TG２１は２本のデー
タ出力線DOUT<２>、DOUT<３>同士を、TG２２は２本のデ
ータ出力線DOUT<４>、DOUT<５>同士を、TG２３は２本の
データ出力線DOUT<６>、DOUT<７>同士を各々接続する。

【００５４】更に、前記TG２１、２４、２５は、４本の
データ出力線ＤＯＵＴ<3:0>を１単位として配置された
３個のパス切換用スイッチ回路であって、一端は全て所
定の１本のデータ出力線ＤＯＵＴ<3>に接続され、他端
は、TG２１ではデータ出力線ＤＯＵＴ<２>に、TG２４で
はデータ出力線ＤＯＵＴ<１>に、TG２５ではデータ出力
線ＤＯＵＴ<０>に各々接続される。同様に、前記TG２
２、２６、２７は、４本のデータ出力線ＤＯＵＴ<７:４
>を１単位として配置された３個のパス切換用スイッチ
回路であって、一端は全て所定の１本のデータ出力線Ｄ
ＯＵＴ<４>に接続され、他端は、TG２２ではデータ出力
線ＤＯＵＴ<５>に、TG２６ではデータ出力線ＤＯＵＴ<
６>に、TG２７ではデータ出力線ＤＯＵＴ<７>に各々接
続される。ＴＧ２１及びＴＧ２２は前記遮断用スイッチ
回路としても兼用されている。

【００５５】そして、リードデータバス切換回路４とデ
ータ出力回路５との間には、この両者を結ぶデータ出力
線ＤＯＵＴ<7:0>に加えて、９ビット目の新たなデータ
出力線（リードデータバス）ＤＯＵＴＸが配置される。
リードデータバス切換回路４内において、ＴＧ２８は前
記９ビット目の新たなデータ出力線ＤＯＵＴＸとデータ
出力線ＤＯＵＴ<３>とを接続する追加のバス切換用スイ
ッチ回路であり、また、ＴＧ２９は前記９ビット目の新
たなデータ出力線ＤＯＵＴＸとデータ出力線ＤＯＵＴ<
４>とを接続する追加のバス切換用スイッチ回路であ
る。

【００５６】前記４ビットのデータ出力線ＤＯＵＴ<３:
0>とこれに隣接する他の４ビットのデータ出力線ＤＯＵ
Ｔ<７:４>とは、線対称に配置され、この線対称の中心
位置、すなわち、データ出力線ＤＯＵＴ<３>とデータ出
力線ＤＯＵＴ<４>との間に、前記９ビット目の新たなデ
ータ出力線ＤＯＵＴＸと、２個のＴＧ２８、２９とがレ
イアウト配置されている。

【００５７】前記TSB１０〜１７及びTG２０〜２９は、
それぞれ、第１のリード制御回路６からのリードデータ
バス切換信号RSEL<７:0>によって制御される。尚、デー
タラッチ信号線RDB<７:0>はTSB１０〜１７を介してデー
タ出力線DOUT<７:0>に接続されるが、データラッチ信号
線RDB<0,２,５,７>が接続されるTSB１０、１２、１５、
１７は、データビット幅に拘わらず、常に電源電圧が印
加されていて導通状態にある。

【００５８】また、図２（ａ）において、データ出力回
路５は、前記８ビットのデータ出力線ＤＯＵＴ<7:0>に
対応する８個の出力バッファ回路３０〜３７と、前記９
ビット目の新たなデータ出力線ＤＯＵＴＸに接続された
出力バッファ回路３８とを備え、これら出力バッファ回
路３０〜３８は、第２のリード制御回路７からの出力バ
ッファイネーブル信号OBEN<３:0>によって制御される。

【００５９】図３に前記出力バッファ回路３０の一構成
例を示す。他の出力バッファ回路３１〜３８も同一構成
である。同図において、４０はPMOSトランジスタ、４１
はNMOSトランジスタ、４２はNAND回路、４３はNOR回
路、４４はインバータ回路である。電源とGND間に前記P
MOSトランジスタ４０及びNMOSトランジスタ４１が設け
られ、PMOSトランジスタ４０のゲートにはNAND回路４２
の出力信号が入力される。前記ＮＡＮＤ回路４２には、
出力データDOUTと出力バッファイネーブル信号OBENとが
入力される。前記NMOSトランジスタ４１のゲートにはNO
R回路４３の出力信号が入力され、前記ＮＯＲ回路４３
には出力データDOUTと出力バッファイネーブル信号OBEN
の反転信号とが入力される。前記PMOSトランジスタ４０
とNMOSトランジスタ４１との中間ノードから出力データ
DOが取り出される構成である。

【００６０】図３に示す出力バッファ回路は、出力バッ
ファイネーブル信号OBENが"H"の期間は、出力データDOU
Tと同相の出力データDOを出力し、出力バッファイネー
ブル信号OBENが"L"の期間は、出力データDOUTのステー
トに拘わらず、データ線DOはハイインピーダンス状態と
なる。

【００６１】図４にTSB１０の回路構成例を、図５にTG
２０の回路構成例を各々示す。他のＴＳＢ１１〜１７、
ＴＧ２１〜２９も同様である。

【００６２】表１は、設定されるデータビット幅、ビッ
ト幅設定信号MS、外部アドレス信号ADD<２:0>、リード
データバス切換信号RSEL<７:0>、及び出力バッファイネ
ーブル信号OBEN<３:0>のロジックテーブルを示す。

【００６３】

【表１】

【００６４】以下、設定されるデータビット幅が２５
６、１２８、６４、３２のそれぞれの場合について、リ
ードデータバス切換回路４及び出力バッファ回路５の動
作を前記図２〜図７及び表１を参照しながら説明する。

【００６５】[データビット幅が２５６の場合]データビ
ット幅設定信号MS<１:0>を"HH"とすることにより、デー
タビット幅は２５６に設定される。データビット幅が２
５６の場合、図２（ｂ）に示すように、出力バッファ回
路３０〜３７に各々データ線ＤＯ<7:0>が外部接続さ
れ、メモリセルアレイ１からのリードデータはこれらの
出力バッファ回路３０〜３７から外部に出力される。
尚、この時、出力バッファイネーブル信号OBEN<３>は
“L”であり、出力バッファ回路３８の出力DOXはハイイ
ンピーダンス状態にある。

【００６６】図６に、２５６データビット構成における
データ読出し動作（“H”→“L”）の簡単なタイミング
チャートを示す。同図において、PAEはプリアンプ回路
２を制御するプリアンプイネーブル信号であり、PAE="
H"の期間においてメモリセルから読み出されたデータを
増幅する。

【００６７】ACT動作に伴いワード線が活性化し、セン
ス動作によりデータがビット線上に増幅された時点でリ
ードコマンドを入力し、所望のコラム選択線を選択する
と、相補なグローバル信号GIO/NGIO間に微小電圧差ΔＶ
が生じる。ここで、プリアンプイネーブル信号PAEをア
クティブにすることにより、この微小電位差ΔＶが増幅
され、ラッチされて、データラッチ信号RDBはリードデ
ータバス切換回路４に入力される。この時、表１より、
リードデータバス切換信号RSEL<５:４>及び出力バッフ
ァイネーブル信号OBEN<２:0>は"H"であるので、TSB１
１、１３、１４、１６及び出力バッファ回路３０〜３７
は導通状態となる。すなわち、データラッチ回路３でラ
ッチされたラッチデータRDB<７:0>はTSB１０〜１７を介
してリードデータDOUT<７:0>として出力バッファ回路３
０〜３７に入力され、出力データDO<７:0>として外部へ
出力される。

【００６８】[データビット幅が１２８の場合]データビ
ット幅設定信号MS<１:0>を"HL"とすることにより、デー
タビット幅は１２８に設定され、アドレス信号ADD<0>が
有効となる。データビット幅が１２８の場合、図２
（ｃ）、（ｄ）に示すように、出力バッファ回路３１、
３３、３４、３６に各々データ線ＤＯ<１>、ＤＯ<３>、
ＤＯ<４>、ＤＯ<６>が外部接続される。この時、出力バ
ッファイネーブル信号OBEN<２:１>は"H"となるので、メ
モリセルアレイ１からのリードデータは前記出力バッフ
ァ回路３１、３３、３４、３６から外部に出力される。
尚、この時、出力バッファ回路３０、３２、３５、３
７、３８の出力はハイインピーダンス状態にある。

【００６９】＜ADD<0>="L"の時＞この場合のデータの伝
達の様子を図２（ｃ）に示す。表１より、リードデータ
バス切換信号RSEL<５:４>が"H"となるので、データビッ
ト幅が２５６の場合と同様に、このリードデータバス切
換信号RSEL<５:４>で制御されるTSB１１、１３、１４、
１６は導通状態となる。すなわち、データラッチ回路３
でラッチされたラッチデータRDB<７:0>はTSB１０〜１７
を介してそのままリードデータDOUT<７:0>として出力バ
ッファ回路３０〜３７に入力される。しかし、出力バッ
ファイネーブル信号OBEN<２:１>が"H"であるので、デー
タ線が外部接続された出力バッファ回路３１、３３、３
４、３６に入力される４ビットのリードデータDOUT<１,
３,４,６>、すなわち、ラッチデータRDB<１,３,４,６>
のみが外部に出力される。

【００７０】＜ADD<0>="H"の時＞この場合のデータの伝
達の様子を図２（ｄ）に示す。表１より、リードデータ
バス切換信号RSEL<１:0>が"H"となり、リードデータバ
ス切換信号RSEL<５:４>が"L"となるので、TG２0〜２３
が導通状態、TSB１１、１３、１４、１６が非導通状態
となる。すなわち、データラッチ回路３でラッチされた
ラッチデータRDB<７:0>のうち、データラッチ信号線RDB
<１,３,４,６>は非導通状態にあるので、それらのラッ
チデータＲＤＢ<１,３,４,６>は転送されず、これに代
わってデータラッチ信号RDB<0,２,５,７>がそれぞれTSB
１0、１２、１５、１７及びTG２0〜２３を介して出力デ
ータ線DOUT<１,３,４,６>に転送され、データ線が外部
接続された出力バッファ回路３１、３３、３４、３６か
ら外部に出力される。

【００７１】[データビット幅が６４の場合]データビッ
ト幅設定信号MS<１:0>を"LH"とすることにより、データ
ビット幅は６４に設定され、アドレス信号はADD<１:0>
が有効となる。データビット幅が６４の場合、図２
（ｅ）〜（ｈ）に示すように、出力バッファ回路３３、
３４に各々データ線ＤＯ<３>、ＤＯ<４>が外部接続され
る。この時、出力バッファイネーブル信号OBEN<２>が"
H"であるので、メモリセルからのリードデータは前記出
力バッファ回路３３、３４を介して外部データ線に接続
される。尚、この時、出力バッファ回路３０〜３２、３
５〜３８の出力はハイインピーダンス状態にある。

【００７２】＜ADD<１:0>="LL"の時＞この場合のデータ
の伝達の様子を図２（ｅ）に示す。表１より、リードデ
ータバス切換信号RSEL<５:４>が"H"となるので、リード
データバス切換信号RSEL<５:４>に制御されるTSB１１、
１３、１４、１６は導通状態となる。すなわち、データ
ラッチ回路３でラッチされたラッチデータRDB<７:0>はT
SB１０〜１７を介してそのまま出力データDOUT<７:0>と
して出力バッファ回路３０〜３７に入力されるが、出力
バッファ回路３３、３４に入力される出力データDOUT<
３,４>、すなわちラッチデータRDB<３,４>のみがデータ
線ＤＯ<３,４>から外部に出力される。

【００７３】＜ADD<１:0>="LH"の時＞この場合のデータ
の伝達の様子を図２（ｆ）に示す。表１より、リードデ
ータバス切換信号RSEL<４,１>が"H"となるので、TSB１
１、１６及びTG２１、２２が導通状態となり、リードデ
ータバス切換信号RSEL<５>に制御されるTSB１３、１４
が非導通状態となる。すなわち、データラッチ回路３で
ラッチされたラッチデータRDB<７:0>のうち、ラッチデ
ータRDB<３,４>は、非導通状態にあるTSB１３、１４に
よってデータ出力線DOUT<３,４>には転送されず、代わ
ってラッチデータRDB<７:５,２:0>のうち、ラッチデー
タRDB<５,２>がそれぞれTRB１２、１５とTG２１、２２
を介してデータ出力線DOUT<３,４>に転送され、出力バ
ッファ回路３３、３４から外部に出力される。

【００７４】＜ADD<１:0>="HL"の時＞この場合のデータ
の伝達の様子を図２（ｇ）に示す。表１より、リードデ
ータバス切換信号RSEL<４,２>が"H"となるので、TSB１0
〜１２、１５〜１７及びTG２４、２６が導通状態とな
り、リードデータバス切換信号RSEL<５>に制御されるTS
B１３、１４は非導通状態となる。すなわち、データラ
ッチ回路３でラッチされたラッチデータRDB<７:0>のう
ち、ラッチデータRDB<３,４>は、非導通状態にあるTSB
１３、１４によってデータ出力線DOUT<３,４>には転送
されず、代わってラッチデータRDB<７:５,２:0>のうち
ラッチデータRDB<６,１>がそれぞれTＳB１１、１６及び
TG２４、２６を介してデータ出力線DOUT<３,４>に転送
され、出力バッファ回路３３、３４から外部に出力され
る。

【００７５】＜ADD<１:0>="HH"の時＞この場合のデータ
の伝達の様子を図２（ｈ）に示す。表１より、リードデ
ータバス切換信号RSEL<４,３>が"H"となるので、TSB１0
〜１２、１５〜１７及びTG２５、２７が導通状態とな
り、リードデータバス切換信号RSEL<５>に制御されるTR
B１３、１４は非導通状態となる。すなわち、データラ
ッチ回路３でラッチされたラッチデータRDB<７:0>のう
ち、ラッチデータRDB<３,４>は、非導通状態にあるTSB
１３、１４によってデータ出力線DOUT<３,４>には転送
されず、これ代わってラッチデータRDB<７:５,２:0>の
うちラッチデータRDB<７,0>が、それぞれTSB１0、１７
及びTG２５、２７を介してデータ出力線DOUT<３,４>に
転送されて、出力バッファ回路３３、３４から外部に出
力される。

【００７６】[データビット幅が３２の場合]データビッ
ト幅設定信号MS<１:0>を"ＬＬ"とすることにより、デー
タビット幅は３２に設定され、アドレス信号ADD<２:0>
が有効となる。データビット幅が３２の場合、図２
（ｉ）、（ｊ）に示すように、出力バッファ回路３８に
データ線ＤＯＸが外部接続される。この時、出力バッフ
ァイネーブル信号OBEN<３>だけが"H"であるので、図２
（ｉ）、（ｊ）に示すように、メモリセルからのリード
データは新規に設けた出力バッファ回路３８を介して外
部データ線に出力される。この時、出力バッファ回路３
０〜３７の出力DO<７:0>はハイインピーダンス状態にあ
る。

【００７７】＜ADD<２:0>="LLL"の時＞この場合のデー
タの伝達の様子を図２（ｉ）に示す。表１より、アドレ
ス信号ADD<２>が"L"の場合、リードデータバス切換信号
RSEL<７:0>は、そのうち切換信号RSEL<６>が"H"になっ
ていることを除くと、データビット幅が６４の場合と同
じ論理であることが判る。すなわち、データビット幅が
３２であり且つアドレス信号ADD<２:0>が"LLL"の場合に
は、図７に示すように、データビット幅が６４の場合と
同じパスでデータ出力線DOUT<３>に転送されたデータ
が、更にTG２８を介してデータ出力線DOUTXに接続さ
れ、出力バッファ回路３８から出力データDOXとして外
部に出力される。

【００７８】＜ADD<２:0>="HHH"の時＞この場合のデー
タの伝達の様子を図２（ｊ）に示す。表１より、アドレ
ス信号ADD<２>が"H"の場合、リードデータバス切換信号
RSEL<７:0>は、そのうちリードデータバス切換信号RSEL
<７>が"H"になっていることを除くと、データビット幅
が６４の場合と同じ論理であることが判る。すなわち、
データビット幅が３２で且つアドレス信号ＡＤＤ<２:0>
が"HHH"の場合は、図７に示すように、データビット幅
が６４の場合と同じパスでデータ出力線ＤＯＵＴ<７>に
転送されたデータが、更にTG２７、２９を介してデータ
出力線ＤＯＵＴＸに転送され、出力バッファ回路３８か
ら出力データDOXとして外部に出力される。

【００７９】アドレス信号ＡＤＤが他の場合のデータの
伝達は、前記ADD<２:0>="LLL"、"HHH"の時の説明、及び
前記データビット幅が６４の場合の説明から容易に類推
される。すなわち、ADD<２:0>="LLＨ"の時はデータ出力
線ＤＯＵＴ<２>に転送されたデータがデータ出力線DOUT
Xを経て出力データDOXとして外部に出力され、ADD<２:0
>="LＨL"の時はデータ出力線DOUT<１>に転送されたデー
タが出力データDOXとして外部に出力され、ADD<２:0>="
LＨＨ"の時はデータ出力線DOUT<０>に転送されたデータ
が出力データDOXとして外部に出力される。また、ADD<
２:0>="ＨＬＬ"の時はデータ出力線DOUT<４>に転送され
たデータが出力データDOXとして外部に出力され、ADD<
２:0>="ＨＬＨ"の時はデータ出力線DOUT<５>に転送され
たデータが出力データDOXとして外部に出力され、ADD<
２:0>="ＨＨＬ"の時はデータ出力線DOUT<６>に転送され
たデータが出力データDOXとして外部に出力される。

【００８０】以上のように、本実施の形態によれば、デ
ータビット幅の異なるDRAMマクロを設計する際、従来必
要とされていたリードデータバスのメタルマスク切換処
理を電気的に行なうことが可能となるので、外部からデ
ータビット幅を設定するだけで、複数のデータビット幅
に対応可能なDRAMマクロを実現することができる。これ
により、マスク枚数や設計工数削減による低コスト化を
図ることができる。

【００８１】尚、TSB１０〜１７及びＴＧ２０〜２９の
スイッチ素子を用いて電気的にデータバス切換を行なう
ので、データ転送に伴う遅延が懸念されるが、図２
（ａ）に示すように、隣接する８ビットのデータ出力線
ＤＯＵＴ<7:0>の中央に配置される３ビット目と４ビッ
ト目のデータ出力線DOUT<４:３>に、ＴＧ２１、２２、
２４〜２７を介してそれぞれそ他３本のデータ出力線Ｄ
ＯＵＴ<2:0>、ＤＯＵＴ<5:7>を接続し、更にデータ出力
線DOUT<３>、DOUT<４>間に、データビット幅が３２の場
合と検査時とで兼用可能なデータ出力線ＤＯＵＴＸを新
規に配置する構成とすることにより、データパス長を短
く抑え、またデータバスの負荷を分散させることがで
き、データ転送遅延を小さく抑制することができる。

【００８２】また、図８に示すように、図２（ａ）のTS
B１０〜１７の出力側とデータ出力線DOUT<７:0>との間
に、それぞれTG５０〜５７を設けた構成にすると、各TS
B１０〜１７が駆動する出力バッファ回路３０〜３７の
ゲート容量を切り離すことができるので、素子数は増加
するが、データ転送の更なる高速化を図ることができ
る。

【００８３】更に、本実施の形態によれば、図２
（ｉ）、（ｊ）に示したように、データビット幅が３２
の場合にデータ線ＤＯＸが外部接続される出力バッファ
回路３８を、検査時のテストデータ用出力バッファ回路
として兼用することが可能であるので、従来のようにデ
ータビットの個数分配置する必要があったテストデータ
出力用バッファ回路を削減でき、その分、チップサイズ
を縮小して、低コスト化を実現することができる。

【００８４】更に、本実施の形態によれば、データビッ
ト幅が２５６の場合には出力バッファ回路３０〜３７が
動作し（図２（ｂ）参照）、データビット幅が１２８の
場合には出力バッファ回路３１、３３、３４、３６が動
作し（図２（ｃ）、（ｄ）参照）、データビット幅が６
４の場合には出力バッファ回路３３、３４が動作し（図
２（ｅ）〜（ｈ）参照）、データビット幅が３２の場合
には出力バッファ回路３８が動作する（図２（ｉ）、
（ｊ）参照）。すなわち、データビット幅が設定されれ
ば、そのデータビット幅に対応した出力バッファ回路が
一意に固定決定されて、外部アドレス信号ＡＤＤには依
存しない。

【００８５】従って、図９に示すように、出力バッファ
回路３０’（他のバッファ回路３１〜３８も同様）に対
し、ＰＭＯＳトランジスタ４０に供給する電源レベルを
出力バッファイネーブル信号OBENによって制御可能なス
イッチ回路（パス切断手段）４９を、電源供給パスに設
ける構成とすれば、外部接続されない出力バッファ回路
への電源供給パスを完全にカットすることができる。こ
れにより、スタンバイリーク電流を低減することができ
る。特に幅広いデータビットを備え且つ設定データビッ
ト幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた
３２ビット幅設定のDRAMマクロにおいて、最も大きなリ
ーク電流低減効果を得ることができる。前記スイッチ回
路４９を出力バッファ回路３０’の外部に配置しても良
いのは勿論である。

【００８６】尚、本実施の形態では、図２（ａ）に示し
たリードデータバス切り換え回路４は、図４に示すＴＳ
Ｂ１０〜１７と、図５に示すＴＧ２０〜２９とにより構
成したが、所望のデータバス切り換え動作を実現する回
路であれば良く、データバスの切換構成手段は本実施の
形態に限定されない。

【００８７】また、リードデータバス切り換え回路４
は、表１のロジックテーブルのステートに基づいて制御
したが、所望のデータバス切り換え動作を実現できれば
良く、表１のロジックテーブルに限定されない。

【００８８】更に、本実施の形態では、リードデータバ
ス切換回路４の構成を図２（ａ）の構成として、バス切
換えを最大ｎ（＝２５６）ビットとして、２５６、１２
８、６４及び３２ビットに切換可能としたが、本発明は
これに限定されず、その他、種々のバス切換えの構成が
可能である。例えば、９ビット目の新たなデータ出力線
ＤＯＵＴＸを設けず、２本のデータ出力線ＤＯＵＴ<3
>、ＤＯＵＴ<４>を１個のＴＧで接続しても良い。この
場合には、２５６、６４、３２ビットにバス切換可能で
ある。また、所定の１ビットのデータ出力線（例えばＤ
ＯＵＴ<0>）と他のデータ出力線ＤＯＵＴ<7:1>とを接続
する７個のＴＧを設けても良い。この場合には、２５
６、３２ビットのバス切換えが可能である。

【００８９】（第２の実施の形態）以下、本発明の第２
の実施の形態について、図面を参照しながら説明する。

【００９０】図１０は、本発明の第２の実施の形態の半
導体記憶装置のブロック構成を示す。同図において、８
１はメモリセルアレイ、Ｂはライトデータ転送回路であ
る。

【００９１】前記ライトデータ転送回路Ｂにおいて、８
２はライトドライバー回路（ライトバッファ回路）、８
３はデータラッチ回路、８４はライトデータバス切換回
路、８５はデータ入力回路、８６は第３の制御回路、８
７はライト制御回路である。本実施の形態の構成による
DRAMマクロは最大２５６ビットのデータビット幅に対応
できる構成であるとして説明する。

【００９２】また、図１０において、GIOはメモリセル
アレイ８１上をグローバルにレイアウト配線され、ライ
トドライバー回路８２の出力側に接続されるグローバル
データ線である。WDBはデータラッチ回路８３の出力信
号であるデータラッチ信号をライトドライバー回路８２
に転送する信号線である。IOWはライトデータバス切換
回路８４から出力されるデータ信号をデータラッチ回路
８３に転送するデータ書込線、DIN及びDINXはデータ入
力回路８５から出力されるライトデータをライトデータ
バス切換回路８４に転送するデータ線、DI及びDIXは外
部からデータ入力回路８５に入力するライトデータ信号
用のデータ線である。

【００９３】また、MSは、DRAMコアのデータビット幅、
換言すれば前記データ入力回路８５に接続されるデータ
線ＤＩ、ＤＩＸのビット幅を外部から設定可能な２ビッ
トのデータビット幅設定信号である。ＡＤＤは最大ビッ
ト幅３のアドレス信号、WRITEは書き込み動作指定信
号、WEは第３の制御回路８６で生成される８ビットの制
御信号であってライトドライバー回路８２に入力され
る。WSEL及びIBENはライト制御回路８７で生成される６
ビットと４ビットの信号であって、それぞれ、ライトデ
ータバス切換回路８４及びデータ入力回路８５に入力さ
れる。

【００９４】次に、図１０の半導体記憶装置の動作を説
明する。尚、各信号線ＧＩＯ、ＷＤＢ、ＩＯＷ、ＤＩＮ
及びＤＩ上のデータに各信号線と同一符号を付して説明
する。

【００９５】書き込みサイクル時に外部から入力された
ライトデータＤＩ、ＤＩＸは、データ入力回路８５にお
いてドライブされた後、ライトデータバス切換回路８４
に入力される。ライトデータバス切換回路８４では、デ
ータ入力回路８５からのデータDIN、DINXが、ビット幅
設定信号MSに基づいてライト制御回路８７で生成される
ライトデータバス切換信号WSELによって所望のデータ線
IOWと選択的に接続される。データ線IOWのデータはデー
タラッチ回路８３でラッチされた後、その出力信号WDB
がライトドライバー回路８２に入力され、第３の制御回
路８６で生成されるライトドライバーイネーブル信号WE
により制御されて、グローバルデータ線GIOを介してメ
モリセルアレイ８１内の所望のメモリセルにデータが書
き込まれる。

【００９６】図１１（ａ）は、データ入力回路８５及び
ライトデータバス切換回路８４のブロック構成を示す。
データ入力回路８５には、外部から最大９ビットのライ
トデータDI<７:0>、DIXが入力される。ライトデータバ
ス切換回路８４には、データ入力回路８５の出力信号DI
N<７:0>、DINXが入力される。

【００９７】前記データ入力回路８５において、１１０
〜１１８は入力バッファ回路である。また、前記ライト
データバス切換回路８４において、９０〜９７及び１０
０〜１０９はTGである。

【００９８】前記ＴＧ９０〜９７は全て他のTG１００〜
１０９の配置位置よりもライトデータの入力端側に配置
されていて、データ入力線DＩＮ<7:0>のライトデータを
対応するデータ書込線ＩＯＷ<7:0>に転送することを遮
断するための遮断用スイッチ回路として機能する。

【００９９】また、TG１００〜１０３は隣接する２本の
データ入力線ＤＩＮ同士を接続するバス切換用スイッチ
回路であって、TG１００はデータ入力線（ライトデータ
バス）ＤＩＮ<7:0>のうち、隣接する２本のデータ入力
線DIN<0>、DIN<１>同士を、TG１０１は隣接する２本の
データ入力線DIN<２>、DIN<３>同士を、TG１０２は隣接
する２本のデータ入力線DIN<４>、DIN<５>同士を、TG１
０３は２本のデータ入力線DIN<６>、DIN<７>同士を各々
接続する。

【０１００】更に、前記TG１０１、１０４、１０５は、
４本のデータ入力線ＤＩＮ<3:0>を１単位として配置さ
れた３個のパス切換用スイッチ回路であって、一端は全
て所定の１本のデータ入力線ＤＩＮ<3>に接続され、他
端は、TG１０１ではデータ入力線ＤＩＮ<２>に、TG１０
４ではデータ入力線ＤＩＮ<１>に、TG１０５ではデータ
入力線ＤＩＮ<０>に各々接続される。同様に、前記TG１
０２、１０６、１０７は、４本のデータ入力線ＤＩＮ<
７:４>を１単位として配置された３個のパス切換用スイ
ッチ回路であって、一端は全て所定の１本のデータ入力
線ＤＩＮ<４>に接続され、他端は、TG１０２ではデータ
入力線ＤＩＮ<５>に、TG１０６ではデータ入力線ＤＩＮ
<６>に、TG１０７ではデータ入力線ＤＩＮ<７>に各々接
続されている。ＴＧ１０１及びＴＧ１０２は前記遮断用
スイッチ回路としても兼用されている。

【０１０１】前記４ビットのデータ入力線ＤＩＮ<３:0>
とこれに隣接する他の４ビットのデータ入力線ＤＩＮ<
７:４>とは、線対称に配置される。この線対称の中心位
置、すなわち、データ入力線ＤＩＮ<３>とデータ入力線
ＤＩＮ<４>との間には、９ビット目の新たなデータ入力
線（ライトデータバス）ＤＩＮＸと、２個のＴＧ１０
８、ＴＧ１０９とがレイアウト配置されている。

【０１０２】前記９ビット目の新たなデータ入力線ＤＩ
ＮＸは、その一端がこのデータ入力線ＤＩＮＸに対応し
てデータ入力回路８５内に新たに設けた入力バッファ回
路１１８に接続され、その他端は、ライトデータバス切
換回路８４内に配置したＴＧ１０８、ＴＧ１０９に接続
される。前記ＴＧ１０８は、前記９ビット目の新たなデ
ータ入力線ＤＩＮＸとデータ入力線ＤＩＮ<３>とを接続
する追加のバス切換用スイッチ回路であり、ＴＧ１０９
は前記９ビット目の新たなデータ入力線ＤＩＮＸとデー
タ入力線ＤＩＮ<４>とを接続する追加のバス切換用スイ
ッチ回路である。

【０１０３】また、図１１（ａ）において、既述したよ
うに、データ入力回路８５は、８ビットのデータ入力線
ＤＩＮ<7:0>に対応する８個の入力バッファ回路１１０
〜１１７と、９ビット目の新たなデータ入力線ＤＩＮＸ
に接続された追加の入力バッファ回路１１８とを備える
が、この追加の入力バッファ回路１１８の駆動能力は、
他の８個の入力バッファ回路１１０〜１１７の駆動能力
よりも高く設定されている。

【０１０４】前記ライトデータバス切換回路８４の１８
個のTG９０〜９７、TG１００〜１０９は、それぞれ、ラ
イト制御回路８７からのライトデータバス切換信号WSEL
<６:0>によって制御され、データ入力回路８５の入力バ
ッファ回路１１０〜１１８は、それぞれ、ライト制御回
路８７からの入力バッファイネーブル信号IBEN<３:0>に
よって制御される。

【０１０５】次に、図１２に入力バッファ回路１１０の
一構成例を示す。他の入力バッファ回路１１１〜１１８
も同一構成である。同図において、１２０はNAND回路、
１２１はインバータ回路である。NAND回路１２０には、
ライトデータDIとライト制御回路８７からの入力バッフ
ァイネーブル信号IBEN<３:0>とが入力され、NAND回路１
２０の出力がインバータ回路１２１に入力される。同図
の入力バッファ回路は、入力バッファイネーブル信号IB
ENが"H"の場合は、ライトデータDIと同相の出力信号DIN
を出力し、入力バッファイネーブル信号IBENが"L"の場
合には、ライトデータDIのステートに拘わらず、出力信
号DINは“L”状態となる。

【０１０６】表２に、設定されるデータビット幅、ビッ
ト幅設定信号MS、ライトデータバス切換信号WSEL<６:0
>、入力バッファイネーブル信号IBEN<３:0>のロジック
テーブルを示す。

【０１０７】

【表２】

【０１０８】以下、データビット幅が、２５６、１２
８、６４、３２のそれぞれの場合について、ライトデー
タバス切換回路８４の動作を図１１〜１４及び表２を参
照しながら説明する。

【０１０９】[データビット幅が２５６の場合]データビ
ット幅設定信号MS<１:0>を"HH"とすることにより、デー
タビット幅は２５６に設定される。データビット幅が２
５６の場合、図１１（ｂ）に示すように、入力バッファ
回路１１０〜１１７にデータ線ＤＩ<7:0>が外部接続さ
れる。入力データDI<７:0>は、入力バッファイネーブル
信号ＩＢＥＮ<２:０>が"H"であるので、前記入力バッフ
ァ回路１１０〜１１７を経て、ライトデータDIN<７:0>
としてライトデータバス切換回路８４に入力される。こ
の時、入力バッファイネーブル信号IBEN<３>は"L"であ
るので、入力バッファ回路１１８の出力DINXは"L"に固
定される。

【０１１０】表２より、ライトデータバス切換信号WSEL
<６:４>は"H"であるので、ライトデータバス切換信号WS
EL<６:４>に制御されるTG９０〜９７は導通状態とな
り、図１３に示すように、入力バッファ回路１１０〜１
１７の出力信号DIN<７:0>は、TG９０〜９７を介してデ
ータIOW<７:0>として出力される。このデータIOW<７:0>
は、データラッチ回路８３にてラッチされ、データラッ
チ信号WDB<７:0>としてライトドライバー回路８２に入
力される。ライトドライバー回路８２は、第３の制御回
路８６のライトドライバーイネーブル信号WE<７:0>によ
り制御されるが、データビット幅が２５６の場合、２５
６個の全てのライトドライバーが活性化して、所望のメ
モリセルにデータを書き込む。

【０１１１】[データビット幅が１２８の場合]データビ
ット幅設定信号MS<１:0>を"HL"とすることにより、デー
タビット幅は１２８に設定される。データビット幅が１
２８の場合、図１１（ｃ）に示すように、入力バッファ
回路１１１、１１３、１１４、１１６にデータ線ＤＩ<
１,３,４,６>が外部接続される。入力バッファイネーブ
ル信号ＩＢＥＮ（２:１）が"H"であるので、ライトデー
タＤＩ<１,３,４,６>は前記入力バッファ回路１１１、
１１３、１１４、１１６を経て、データDIN<１,３,４,
６>としてライトデータバス切換回路８４に入力され
る。

【０１１２】この時、入力バッファイネーブル信号ＩＢ
ＥＮ<３,0>は"L"であるので、入力バッファ回路１１
０、１１２、１１５、１１７、１１８の出力信号DIN<0,
２,５,７>、DINXは"L"に固定される。表２より、ライト
データバス切換信号WSEL<６,５,１,0>が"H"となるの
で、TG９１、９３、９４、９６、１００〜１０３が導通
状態となり、入力バッファ回路１１１の出力DIN<１>はT
G９１を介してデータIOW<１>として出力されると共に、
TG１００を介してデータIOW<0>として出力される。入力
バッファ回路１１３の出力DIN<３>は、TG９３を介して
データIOW<３>として出力されると共に、TG１０１を介
してデータIOW<２>として出力される。同様に、入力バ
ッファ回路１１４の出力DIN<４>は、TG９４を介してデ
ータIOW<４>として出力されると共に、TG１０２を介し
てデータIOW<５>として出力され、入力バッファ回路１
１６の出力DIN<６>はTG９６を介してデータIOW<６>とし
て出力されると共に、TＧ１０３を介してデータIOW<７>
として出力される。この時、外部接続されない入力バッ
ファ回路１１０、１１２、１１５、１１７、１１８の出
力DIN<0,２,５,７>及びDINXは“L”に固定されている
が、TG９０、９２、９５、９７、１０８、１０９が非導
通状態にあるので、元々のデータIOW<0,２,５,７>とデ
ータ衝突を起こすことはない。

【０１１３】このように、データビット幅が１２８の場
合には、外部から入力されたライトデータは、ライトデ
ータバス切換回路８４にて隣接するデータ書込線IOWに
同じデータとして転送されるが、ライトドライバー回路
８２にて、外部から入力される１ビットの外部アドレス
信号に基づいてライトドライバーを選択的に動作させる
ことにより、所望のメモリセルにデータを書き込むこと
ができる。

【０１１４】[データビット幅が６４の場合]データビッ
ト幅設定信号MS<１:0>を"LH"とすることにより、データ
ビット幅は６４に設定される。データビット幅が６４の
場合、図１１（ｄ）に示すように、入力バッファ回路１
１３、１１４にデータ線ＤＩ<３,４>が外部接続され
る。入力バッファイネーブル信号ＩＢＥＮ（２）が"H"
であるので、データＤＩ<３,４>は前記入力バッファ回
路１１３、１１４を経て、データDIN<３,４>としてライ
トデータバス切換回路８４に入力される。

【０１１５】この時、入力バッファ回路１１０〜１１
２、１１５〜１１８の出力DI<0:２,５:７>及びDIXはL"
に固定される。表２より、ライトデータバス切換信号WS
EL<５,２,0>が"H"となるので、TG９３、９４、１０１、
１０２、１０４〜１０７が導通状態となり、入力バッフ
ァ回路１１３の出力DIN<３>はTG９３を介してデータIOW
<３>として転送されると共に、更にTG１０１、１０４、
１０５を介してデータIOW<２:0>として転送される。一
方、入力バッファ回路１１４の出力DIN<４>は、TG９４
を介してデータIOW<４>として転送されると共に、更にT
G１０２、１０６、１０７を介してデータIOW<７：５>と
して転送される。この時、外部接続されない入力バッフ
ァ回路１１０〜１１２、１１５〜１１８の出力DIN<７:
５,２:0>及びDＩＮXは“L”に固定されているが、TG９
０〜９２、９５〜９７、１０８、１０９が非導通状態に
あるので、元々のデータIOW<７：５,２：0>とデータ衝
突を起こすことはない。

【０１１６】このように、データビット幅が６４の場
合、外部入力されたライトデータは、ライトデータバス
切換回路８４にて隣接する４ビットのデータ書込線IOW
に同じデータとして転送されるが、ライトドライバー回
路８２にて、外部入力される２ビットのアドレス信号に
基づいて、ライトドライバーを選択的に動作させること
により、所望のメモリセルにデータを書き込むことがで
きる。

【０１１７】[データビット幅が３２の場合]データビッ
ト幅設定信号MS<１:0>を"ＬＬ"とすることにより、デー
タビット幅は３２に設定される。データビット幅が３２
の場合、図１１（ｅ）に示すように、入力バッファ回路
１１８のみにデータ線ＤＩＸが外部接続される。入力バ
ッファイネーブル信号ＩＢＥＮ（３）が"H"であるの
で、ライトデータＤＩＸが前記入力バッファ回路１１８
を経てデータDINＸとしてライトデータバス切換回路８
４に入力される。

【０１１８】この時、その他の入力バッファ回路１１０
〜１１７の出力DIN＜７：０＞は“L”に固定される。表
２より、ライトデータバス切換信号WSEL<３:２，0>が"
H"となるので、TG１０１、１０２、１０４〜１０９が導
通状態となり、入力バッファ回路１１８の出力DIXはTG
１０８を介してデータIOW<３>として転送されると共
に、TG１０１、１０４、１０５を介してデータIOW<２:0
>として転送され、また、TG１0９を介してデータIOW<４
>として転送されると共に、TG１０２、１０６、１０７
を介してデータIOW<７:５>として転送される。ここで、
入力バッファ回路１１０〜１１７の出力DIN<７:0>は“L
に”固定されているが、TG９０〜９７が非導通状態にあ
るので、元々のデータIOW<７:0>とデータ衝突を起こす
ことはない。

【０１１９】このように、データビット幅が３２の場
合、図１４に示すように、外部から入力されたライトデ
ータDIXは、ライトデータバス切換回路８４にて隣接す
る８本全てのデータ書込線IOWに同じデータとして転送
されるが、ライトドライバー回路８２にて、外部入力さ
れる３ビットのアドレス信号に基づいてライトドライバ
ーを選択的に動作させることにより、所望のメモリセル
にデータを書き込むことができる。

【０１２０】以上、本実施の形態によれば、データビッ
ト幅の異なるDRAMマクロを設計する際、従来必要とされ
ていたライトデータバスのメタルマスク切換処理を電気
的に行なうことが可能となるので、外部からデータビッ
ト幅を設定するだけで、複数のデータビット幅に対応可
能なDRAMマクロを実現することができる。これにより、
マスク枚数や設計工数を削減でき、低コスト化を図るこ
とができる。

【０１２１】尚、ＴＧ９０〜９７及びＴＧ１００〜１０
９のスイッチ素子を用いて電気的にデータバス切換を行
なうので、データ転送に伴う遅延が懸念されるが、図１
１（ａ）に示したように、隣接する８ビットのデータ入
力線ＤＩＮ<７:０>の中央に配置される３ビット目と４
ビット目のデータ入力線DIN<４:３>に、ＴＧ１０１、１
０２、１０４〜１０７を介して、他の３ビットのデータ
入力線ＤＩＮ<２:０>、ＤＩＮ<７:５>をそれぞれ接続
し、更にこの２本のデータ入力線DIN<３>、DIN<４>の間
に、データビット幅が３２の場合と検査時とで兼用可能
なデータ入力線ＤＩＮＸを新規に配置する構成としたの
で、データパス長を短く抑え、またデータバスの負荷を
分散させることができ、データ転送遅延を小さく抑制す
ることができる。

【０１２２】また、データビット幅が３２の場合には、
入力バッファ回路１１８から８ビットのデータ入力線Ｄ
ＩＮ<７:０>の全てにライトデータを展開するので、他
のデータビット構成と比較すると、特にデータ転送遅延
が生じてしまう懸念があるが、入力バッファ回路１１８
の駆動能力が他の入力バッファ回路１１０〜１１７より
高いので、データ転送遅延を小さく制限することが可能
である。

【０１２３】また、本実施の形態によれば、データビッ
ト幅が２５６の場合には入力バッファ回路１１０〜１１
７が動作し（図１１（ｂ）参照）、データビット幅が１
２８の場合には入力バッファ回路１１１、１１３、１１
４、１１６が動作し（図１１（ｃ）参照）、データビッ
ト幅が６４の場合には入力バッファ回路１１３、１１４
が動作し（図１１（ｄ）参照）、データビット幅が３２
の場合には出力バッファ回路１１８が動作する（図１１
（ｅ）参照）。すなわち、データビット幅が設定されれ
ば、そのデータビット幅に対応した入力バッファ回路が
一意に固定決定される。

【０１２４】従って、図１５に示すように、インバータ
回路１２１に供給する電源レベルを入力バッファイネー
ブル信号IBENによって制御可能なスイッチ回路（パス切
断手段）１２２を、電源供給パスに設ける構成とすれ
ば、外部接続されない入力バッファ回路への電源供給パ
スを完全にカットすることができる。これにより、スタ
ンバイリーク電流を低減することができる。特に、幅広
いデータビットを備え且つ設定データビット幅の狭いDR
AMマクロ、例えば２５６ビット幅を備えた３２ビット幅
設定のDRAMマクロにおいて、大きなリーク電流低減効果
を得ることができる。このスイッチ回路１２２は、入力
バッファ回路の外部に配置しても良い。

【０１２５】尚、本実施の形態では、図１１（ａ）に示
すライトデータバス切り換え回路８４は、ＴＧ９０〜９
７及びＴＧ１００〜１０９で構成したが、所望のデータ
バス切り換え動作を実現する回路であれば良く、データ
バスの切換構成手段は本実施の形態に限定されないのは
勿論である。

【０１２６】また、ライトデータバス切換回路８４及び
データ入力回路８５は、表２のロジックテーブルのステ
ートに基づいて制御したが、所望のデータバス切換動作
を実現できれば良く、表２のロジックテーブルに限定さ
れない。

【０１２７】更に、本実施の形態では、ライトデータバ
ス切換回路８４の構成を図１１（ａ）の構成として、バ
ス切換えを最大ｎ（＝２５６）ビットとして、２５６、
１２８、６４及び３２ビットに切換可能としたが、本発
明はこれに限定されず、その他、種々のバス切換えの構
成が可能である。例えば、９ビット目の新たなデータ入
力線ＤＩＮＸを設けず、２本のデータ入力線ＤＩＮ<3
>、ＤＩＮ<４>を１個のＴＧで接続しても良い。この場
合には、２５６、６４、３２ビットに切換可能である。
また、所定の１ビットのデータ入力線（例えばＤＩＮ<0
>）と他のデータ入力線ＤＩＮ<7:1>とを接続する７個の
ＴＧを設けても良い。この場合には、２５６、３２ビッ
トの切換えが可能である。

【０１２８】（第３の実施の形態）以下、本発明の第３
の実施の形態について、図面を参照しながら説明する。

【０１２９】図１６は、本発明の第３の実施の形態の半
導体記憶装置のブロック構成を示す。同図において、１
３１はメモリセルアレイである。

【０１３０】また、１３２はプリアンプ回路、１３３は
データラッチ回路、１３４はリードデータバス切換回
路、１３５はデータ出力回路、１３６は第１のリード制
御回路、１３７は第２のリード制御回路であって、これ
らの回路１３２〜１３７は図１に示したリードデータ転
送回路Ａを構成する。１４２はライトドライバー回路、
１４３はデータラッチ回路、１４４はライトデータバス
切換回路、１４５はデータ入力回路、１４６は第３の制
御回路、１４７はライト制御回路であって、これらの回
路１４２〜１４７は図１０に示したライトデータ転送回
路Ｂを構成する。

【０１３１】また、図１６において、１５３はデータラ
ッチ回路、１５４はマスクデータバス切換回路、１５５
はマスクデータ入力回路である。尚、本実施の形態の構
成によるDRAMマクロは、最大２５６ビットのデータビッ
ト幅に対応でき、入出力データに対するマスク機能を備
えた構成となっている。

【０１３２】図１６において、前記第１及び第２の実施
の形態で説明した回路構成及び信号線と同一部分につい
ては、その説明を省略する。図１６において、MSKはデ
ータラッチ回路１５３の出力信号をライトドライバー回
路１４２に転送するデータマスク線である。DQMDはマス
クデータバス切換回路１５４の出力であるデータマスク
信号をデータラッチ回路１５３に転送する信号線、DQMI
及びDQMIXはマスクデータ入力回路１５５の出力信号を
マスクデータバス切換回路１５４に転送する転送線、DQ
M、DQMXは外部からデータマスク信号をマスクデータ入
力回路１５５に入力するデータマスク信号入力線（デー
タ線）である。

【０１３３】また、図１６において、MSはDRAMコアのデ
ータビット幅を外部から設定可能な２ビットのデータビ
ット幅設定信号、ＡＤＤは最大ビット幅３のアドレス信
号、READは読出し動作指定信号、RSELは前記第１のリー
ド制御回路１３６で生成される８ビットの信号であっ
て、リードデータバス切換回路１３４に接続される。OB
ENは、前記データビット設定信号MSとデータマスク線Ｍ
ＳＫのマスクデータラッチ信号MSKとに基づいて第２の
リード制御回路１３７にて生成される信号であって、デ
ータ出力回路１３５に入力される。更に、WSEL<６:0>及
びIBEN<３:0>は、前記データビット設定信号MSに基づい
てライト制御回路１４７で生成される信号であって、そ
れぞれライトデータバス切換回路１４４及びマスクデー
タバス切換回路１５４と、データ入力回路１４５及びマ
スクデータ入力回路１５５に入力される。

【０１３４】図１７は、前記マスクデータバス切換回路
１５４及びマスクデータ入力回路１５５の内部構成を示
す。前記マスクデータ入力回路１５５は、８本のマスク
データ線ＤＱＭ<７:０>に対応する８個の入力バッファ
回路１８０〜１８７と、追加の１本のマスクデータ線Ｄ
ＱＭＸに対応する１個の入力バッファ回路１８８とを備
える。これらの入力バッファ回路１８０〜１８８の内部
構成は、図１２又は図１５に示す回路構成である。

【０１３５】更に、前記マスクデータバス切換回路１５
４は、ＴＧ１６０〜１６７及びＴＧ１７０〜１７９を備
える。これらのＴＧ１６０〜１６７は、図１１（ａ）に
示したライトデータバス切換回路８４のＴＧ９０〜９７
に相当し、ＴＧ１７０〜１７９は図１１（ａ）のライト
データバス切換回路８４のＴＧ１００〜１０９に相当す
る。従って、その詳細な説明を省略する。

【０１３６】次に、本実施の形態の半導体記憶装置の動
作を説明する。

【０１３７】[リードデータマスク動作]読出しサイクル
時に所望のメモリセルから読み出されたデータは、プリ
アンプ回路１３２で増幅された後、データラッチ回路１
３３でラッチされ、リードデータバス切換回路１３４に
入力される。リードデータバス切換回路１３４では、デ
ータラッチ信号RDBが、データビット幅設定信号MSとア
ドレス信号ADDと読出し動作指定信号READとに基づいて
第１のリード制御回路１３６で生成されるリードデータ
バス切換信号RSELによって、所望のデータ出力線DOUT、
DOUTXと接続される。これらのデータ出力線DOUT、DOUTX
は、データ出力回路１３５に入力された後、出力データ
DO、DOXとして外部へ出力される。

【０１３８】一方、外部から入力されるデータマスク信
号DQM、DQMXは、ライトデータDI、DIXと同様に、表２の
ロジックテーブルに示す入力バッファイネーブル信号IB
ENに基づいてマスクデータ入力回路１５５でドライブさ
れた後、マスクデータバス切換回路１５４に入力され、
ライトデータバス切換信号WSELによって所望のデータバ
スDQMDと接続される。

【０１３９】データラッチ回路１５３でラッチされたマ
スクデータMSKは、第２のリード制御回路１３７に入力
され、データ出力回路１３５を制御する出力バッファイ
ネーブル信号OBENを生成する。データ読出しサイクルで
且つデータマスクサイクル時には、出力バッファイネー
ブル信号OBENは"L"となり、出力バッファ回路の出力を
ハイインピーダンス状態にすることにより、（８ｘｍ）
ビット（m=１〜３２）の出力データを選択的にマスクす
る。

【０１４０】[ライトデータマスク動作]書き込みサイク
ル時に外部入力されたライトデータDI、DIXは、ライト
制御回路１４７からの入力バッファイネーブル信号IBEN
に基づいてデータ入力回路１４５でドライブされた後、
ライトデータバス切換回路１４４に入力され、ここでラ
イト制御回路１４７のライトデータバス切換信号WSELに
よって所望のデータ書込線IOWと接続される。これ等の
データIOWは、データラッチ回路１４３でラッチされた
後、ライトドライバー回路１４２に入力される。

【０１４１】一方、マスクデータDQM、DQMXは、ライト
データDI、DIXと同様に、入力バッファイネーブル信号I
BENに基づいてマスクデータ入力回路１５５でドライブ
された後、マスクデータバス切換回路１５４に入力さ
れ、ライトデータバス切換信号WSELによって所望のマス
クデータ線DQMDに転送される。マスクデータDQMDは、デ
ータラッチ回路１５３でラッチされた後、データマスク
信号MSKとしてライトドライバー回路１４２に入力され
る。

【０１４２】ライトドライバー回路１４２では、前記デ
ータマスク信号MSK及びライトドライバーイネーブル信
号WEにより制御されて、グローバルデータ線GIOを介し
て所望のメモリセルへのデータ書き込み動作や、データ
マスク動作が行われる。データ書き込みサイクルで且つ
データマスクサイクルでは、データマスク信号MSKによ
りマスク対象となるライトドライバー回路を非活性とす
ることにより、（８ｘｍ）ビット（m=１〜３２）のメモ
リセルへのデータ書き込み動作を選択的に禁止してい
る。

【０１４３】以上のように、本実施の形態によれば、デ
ータビット幅の異なるDRAMマクロを設計する際、従来必
要とされていたマスクデータバスのメタルマスク切換処
理をマスクデータバス切換回路１５４により電気的に行
なうことが可能となるので、外部からデータビット幅を
設定するだけで、入出力データのマスク機能を備え且つ
複数のデータビット幅に対応可能なDRAMマクロを実現す
ることができる。これにより、マスク枚数や設計工数を
削減でき、低コスト化を図ることができる。

【０１４４】尚、図１７に示すようにＴＧ１６０〜１６
７及びＴＧ１７０〜１７９のスイッチ素子を用いて電気
的にマスクデータバス切換を行なうので、マスクデータ
転送に伴う遅延が懸念されるが、図１７に示すように、
隣接する８ビットのマスクデータバスＤＱＭＩ<７:０>
の中央に配置される３ビット目と４ビット目のマスクデ
ータバスDQMI<４:３>に、それぞれ、ＴＧ１７１、１７
２、１７４〜１７７を介して他の３本のマスクデータバ
スDQMI<２:０>、DQMI<７:５>を接続し、更に２本のマス
クデータバスDQMIN<３>、DQMIN<４>間に、データビット
幅が３２の場合と検査時とで兼用可能なデータバスＤＱ
ＭＩＸを新規に配置する構成とすることにより、データ
パス長を短く抑え、またデータバスの負荷を分散させる
ことができ、データ転送遅延を小さく抑制することがで
きる。

【０１４５】また、データビット幅が３２であり且つマ
スクデータビットが４の場合、入力バッファ回路１８８
から８ビットのマスクデータバスＤＱＭＤ<７:０>にマ
スクデータを展開するので、他のデータビット構成と比
較すると、特にデータ転送遅延が生じる懸念があるが、
入力バッファ回路１８８の駆動能力を、要求されるタイ
ミング仕様にあわせて、他の入力バッファ回路１８０〜
１８７の駆動能力よりも高く設定すれば、データ転送遅
延は小さく制限される。

【０１４６】また、本実施の形態では、データビット幅
が設定されれば、マスクデータ入力回路１５５の入力バ
ッファ回路１８０〜１８８のうち、そのデータビット幅
に対応した入力バッファ回路が一意に固定決定されるの
で、図１５に示すように、インバータ回路１２１に供給
する電源レベルを入力バッファイネーブル信号IBENによ
って制御可能なスイッチ回路（パス切断手段）１２２
を、電源供給パスに設ける構成とすれば、外部接続され
ない入力バッファ回路への電源供給パスを完全にカット
することができる。これにより、スタンバイ時のリーク
電流を低減することができる。特に幅広いデータビット
を備え、且つ設定データビット幅の狭いDRAMマクロ、例
えば２５６ビット幅を備えた３２ビット幅設定のDRAMマ
クロにおいて、大きなスタンバイ電流低減効果を得るこ
とができる。

【０１４７】尚、本実施の形態では、図１７に示すマス
クデータバス切換回路１５４は、ＴＧ１６０〜１６７及
びＴＧ１７０〜１７９で構成したが、所望のデータバス
切換動作を実現する回路であれば良く、データバスの切
換構成手段は本実施の形態に限定されないのは言うまで
もない。

【０１４８】

【発明の効果】以上説明したように、請求項１〜２８記
載の発明の半導体記憶装置によれば、データビット幅の
種類に応じたデータバス切換処理を電気的に行なったの
で、従来のようにメタルマスクの切り換え処理を行う必
要がなく、マスク枚数の削減及び設計工数の削減による
低コスト化を図ることができる。

【０１４９】また、請求項１０、２２記載の発明によれ
ば、データビット幅設定信号によりデータビット幅が決
定されると、そのデータビット幅に対応して、動作する
出力又は入力バッファ回路が一意に固定的に決定される
ので、動作しない出力又は入力バッファ回路への電源供
給経路をカットできて、スタンバイリーク電流を低減で
き、低消費電力化を図ることができる。

【０１５０】更に、請求項１１、２３記載の発明によれ
ば、データ線が外部接続される出力又は入力バッファ回
路を検査データ出力又は入力用のバッファ回路として兼
用したので、従来のようにデータバス毎に検査データ用
出力又は入力バッファ回路を設ける場合に比べて、検査
データ用出力又は入力バッファ回路を削除でき、低コス
ト化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体記憶装置の
全体概略構成を示すブロック図である。

【図２（ａ）】図１の半導体記憶装置に備えるリードデ
ータバス切換回路及びデータ出力回路のの構成を示す図
である。

【図２（ｂ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が２５６の場合のバス
切換えの様子を示す図である。

【図２（ｃ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が１２８の場合にアド
レス信号ADD<0>="L"のときのバス切換えの様子を示す図
である。

【図２（ｄ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が１２８の場合にアド
レス信号ADD<0>="Ｈ"のときのバス切換えの様子を示す
図である。

【図２（ｅ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が６４の場合にアドレ
ス信号ADD<１:０>="ＬＬ"のときのバス切換えの様子を
示す図である。

【図２（ｆ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が６４の場合にアドレ
ス信号ADD<１:０>="ＬＨ"のときのバス切換えの様子を
示す図である。

【図２（ｇ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が６４の場合にアドレ
ス信号ADD<１:０>="ＨＬ"のときのバス切換えの様子を
示す図である。

【図２（ｈ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が６４の場合にアドレ
ス信号ADD<１:０>="ＨＨ"のときのバス切換えの様子を
示す図である。

【図２（ｉ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が３２の場合にアドレ
ス信号ADD<２:０>="ＬＬＬ"のときのバス切換えの様子
を示す図である。

【図２（ｊ）】同リードデータバス切換回路及びデータ
出力回路においてデータビット幅が３２の場合にアドレ
ス信号ADD<２:０>="ＨＨＨ"のときのバス切換えの様子
を示す図である。

【図３】同データ出力回路に備える出力バッファ回路の
構成を示す図である。

【図４】同リードデータバス切換回路に備えるトライス
テートバッファ回路の構成を示す図である。

【図５】同リードデータバス切換回路に備えるトランス
ファーゲート回路の構成を示す図である。

【図６】同半導体記憶装置におけるデータビット幅２５
６でのデータ読出し動作のタイミングチャートを示す図
である。

【図７】同半導体記憶装置におけるデータビット幅３２
でのデータ読出し動作のタイミングチャートを示す図で
ある。

【図８】リードデータバス切換回路の構成の変形例を示
す図である。

【図９】出力バッファ回路の構成の変形例を示す図であ
る。

【図１０】本発明の第２の実施の形態の半導体記憶装置
の全体概略構成を示すブロック図である。

【図１１（ａ）】同半導体記憶装置に備えるライトデー
タバス切換回路及びデータ入力回路の構成を示す図であ
る。

【図１１（ｂ）】同リードデータバス切換回路及びデー
タ入力回路においてデータビット幅が２５６の場合のバ
ス切換えの様子を示す図である。

【図１１（ｃ）】同リードデータバス切換回路及びデー
タ入力回路においてデータビット幅が１２８の場合のバ
ス切換えの様子を示す図である。

【図１１（ｄ）】同リードデータバス切換回路及びデー
タ入力回路においてデータビット幅が６４の場合のバス
切換えの様子を示す図である。

【図１１（ｅ）】同リードデータバス切換回路及びデー
タ入力回路においてデータビット幅が３２の場合のバス
切換えの様子を示す図である。

【図１２】同データ入力回路に備える入力バッファ回路
の構成を示す図である。

【図１３】同半導体記憶装置のデータビット幅２５６で
のデータ書き込み動作のタイミングチャートを示す図で
ある。

【図１４】同半導体記憶装置のデータビット幅３２での
データ書き込み動作のタイミングチャートを示す図であ
る。

【図１５】同入力バッファ回路の構成の変形例を示す図
である。

【図１６】本発明の第３の実施の形態の半導体記憶装置
の全体概略構成を示すブロック図である。

【図１７】同半導体記憶装置に備えるマスクデータバス
切換回路及びマスクデータ入力回路の構成を示す図であ
る。

【図１８】従来の半導体記憶装置の全体概略構成を示す
ブロック図である。

【図１９】同従来の半導体記憶装置に備えるデータ出力
回路と、データビット幅が異なる場合に必要となる出力
データバスのメタルマスク切換処理を説明するための図
である。

【符号の説明】

Ａ リードデータバス切換回路 Ｂ ライトデータバス切換回路 １、８１、１３１ メモリアレイ ２、１３２ プリアンプ回路 ３、１３３ データラッチ回路 ４、１３４ リードデータバス切換回路 ５、１３５ データ出力回路 ６、１３６ 第１のリード制御回路 ７、１３７ 第２のリード制御回路 １０〜１７ トライステートバッファ回路
（遮断用スイッチ回路） ２０〜２７ トランスファゲート回路（パ
ス切換用スイッチ回路） ２８、２９ トランスファゲート回路 （追加のパス切換用スイッチ回路） ３０〜３８ 出力バッファ回路 ４９、１２２ スイッチ回路（パス切断手
段） ８２、１４２ ライトドライバ回路（ライト
バッファ回路） ８３、１４３ データラッチ回路 ８４、１４４ ライトデータバス切換回路 ８５、１４５ データ入力回路 ８６、１４６ 第３の制御回路 ８７、１４７ ライト制御回路 ９０〜９７ トライステートトランスファ
ゲート回路（遮断用スイッチ回路） １００〜１０７ トライステートトランスファゲ
ート回路（バス切換用スイッチ回路） １０８、１０９ トライステートトランスファゲ
ート回路（追加のバス切換用スイッチ回路） １１０〜１１７ 入力バッファ回路 １５３ データラッチ回路 １５４ マスクデータバス切換回路 １５５ マスクデータ入力回路 １６０〜１６７ １７０〜１７９ トライステートトランスファゲー
ト回路 １８０〜１８７ 入力バッファ回路 ＭＳ データビット幅設定信号 ＡＤＤ アドレス信号 ＤＯＵＴ、ＤＯＵＴＸ データ出力線（リードデータバ
ス） ＤＯ、ＤＯＸ データ線 ＤＩＮ データ入力線（ライトデータバ
ス） ＤＱＭＩ マスクデータ転送線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA74 AA82 AA90 BB03 BB04 BB17 BB33 BB34 DD09 DD40 DD60 KK01 LL19 PP01 PP02 PP03 PP07

Claims (28)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有するメモリセルア
   レイと、 前記メモリセルアレイから外部に最大ｎビット（ｎは整
   数）の並列データを読み出すことが可能なリードデータ
   転送回路とを有する半導体記憶装置であって、 前記リードデータ転送回路は、 前記メモリセルアレイから読み出されたｎビットの並列
   データが入力され、この並列データのバスを切換えるリ
   ードデータバス切換回路と、 前記リードデータバス切換回路からの出力データが入力
   され、入力データの全部又は一部を選択して出力するデ
   ータ出力回路と、 前記データ出力回路に外部接続されるデータ線のビット
   幅を設定するデータビット幅設定信号、及び外部アドレ
   ス信号に基づいて、前記リードデータバス切換回路のバ
   ス切換動作を制御する第１のリード制御回路と、 前記データビット幅設定信号に基づいて前記データ出力
   回路の選択動作を制御する第２のリード制御回路とを備
   え、 前記メモリセルアレイから読み出されるｎビットの並列
   データのうち、前記データビット幅設定信号に応じたビ
   ット幅のデータを前記データ出力回路から出力すること
   を特徴とする半導体記憶装置。
2. 【請求項２】 前記リードデータバス切換回路は、 隣接する２ビットのリードデータバスを１単位として、 前記単位となる２ビットのリードデータバス同士を接続
   するバス切換用スイッチ回路と、 前記２ビットのリードデータバスの各々に配置され、前
   記リードデータバス切換回路のデータ入力端と前記バス
   切換用スイッチ回路の接続位置との間に位置する遮断用
   スイッチ回路とを備え、 前記バス切換用及び遮断用スイッチ回路が前記第１のリ
   ード制御回路により制御されて、並列データのビット幅
   をｎビットと（n/２）ビットとに切換えることを特徴と
   する請求項１記載の半導体記憶装置。
3. 【請求項３】 前記リードデータバス切換回路は、 隣接する４ビットのリードデータバスを１単位とし、 前記単位となる４ビットのリードデータバスのうち、所
   定の１ビットのリードデータバスと他の３ビットのリー
   ドデータバスとを各々接続するバス切換用スイッチ回路
   と、 前記４ビットのリードデータバスの各々に配置され、前
   記リードデータバス切換回路のデータ入力端と前記バス
   切換用スイッチ回路の接続位置との間に位置する遮断用
   スイッチ回路とを備え、 前記バス切換用及び遮断用スイッチ回路が前記第１のリ
   ード制御回路により制御されて、並列データのビット幅
   をｎビットと（n/４）ビットとに切換えることを特徴と
   する請求項１記載の半導体記憶装置。
4. 【請求項４】 前記リードデータバス切換回路は、 隣接する８ビットのリードデータバスを１単位とし、 前記単位となる８ビットのリードデータバスのうち、所
   定の１ビットのリードデータバスと他の７ビットのリー
   ドデータバスとを各々接続するバス切換用スイッチ回路
   と、 前記８ビットのリードデータバスの各々に配置され、前
   記リードデータバス切換回路のデータ入力端と前記バス
   切換用スイッチ回路の接続位置との間に位置する遮断用
   スイッチ回路とを備え、 前記バス切換用及び遮断用スイッチ回路が前記第１のリ
   ード制御回路により制御されて、並列データのビット幅
   をｎビットと（n/８）ビットとに切換えることを特徴と
   する請求項１記載の半導体記憶装置。
5. 【請求項５】 前記リードデータバス切換回路は、 隣接する８ビットのリードデータバスを１単位とし、 前記単位となる８ビットのリードデータバスのうち、４
   ビットのリードデータバス毎に、所定の１ビットのリー
   ドデータバスと他の３ビットのリードデータバスとを各
   々接続するバス切換用スイッチ回路と、 前記８ビットのリードデータバスの各々に配置され、前
   記リードデータバス切換回路のデータ入力端と前記バス
   切換用スイッチ回路の接続位置との間に位置する遮断用
   スイッチ回路と、 前記２ビットの所定のリードデータバス同士を接続する
   追加のバス切換用スイッチ回路とを備え、 前記バス切換用、遮断用及び追加のバス切換用スイッチ
   回路が前記第１のリード制御回路により制御されて、並
   列データのビット幅をｎビット、（n/４）ビット及び
   （n/８）ビットに切換えることを特徴とする請求項１記
   載の半導体記憶装置。
6. 【請求項６】 前記リードデータバス切換回路は、 隣接する８ビットのリードデータバスを１単位とし、 前記単位となる８ビットのリードデータバスのうち、４
   ビットのリードデータバス毎に、所定の１ビットのリー
   ドデータバスと他の３ビットのリードデータバスとを各
   々接続するバス切換用スイッチ回路と、 前記８ビットのリードデータバスの各々に配置され、前
   記リードデータバス切換回路のデータ入力端と前記バス
   切換用スイッチ回路の接続位置との間に位置する遮断用
   スイッチ回路と、 ９ビット目の新たなリードデータバスと、 前記９ビット目のリードデータバスと前記２ビットの所
   定のリードデータバスとを各々接続する追加のバス切換
   用スイッチ回路とを備え、 前記バス切換用、遮断用及び追加のバス切換用スイッチ
   回路が前記第１のリード制御回路により制御されて、並
   列データのビット幅をｎビット、（n/４）ビット及び
   （n/８）ビットに切換えることを特徴とする請求項１記
   載の半導体記憶装置。
7. 【請求項７】 前記リードデータバス切換回路は、 前記請求項２のバス切換用スイッチ回路と、 前記請求項６のバス切換用スイッチ回路、遮断用スイッ
   チ回路、追加のバス切換用スイッチ回路、及び９ビット
   目のリードデータバスとを備え、 前記請求項２のバス切換用スイッチ回路並びに前記請求
   項６のバス切換用、遮断用及び追加のバス切換用スイッ
   チ回路が前記第１のリード制御回路により制御されて、
   並列データのビット幅をｎビット、（n/２）ビット、
   （n/４）ビット及び（n/８）ビットに切換えることを特
   徴とする請求項１記載の半導体記憶装置。
8. 【請求項８】 前記リードデータ切換回路において、 単位となる８ビットのリードデータバスは、 隣接する４ビットのリードデータバスと他の隣接する４
   ビットのリードデータバスとが線対称に配置され、 前記９ビット目のリードデータバス、及び前記９ビット
   目のリードデータバスに接続される追加のバス切換用ス
   イッチ回路は、共に、前記隣接する４ビットのリードデ
   ータバスと他の隣接する４ビットのリードデータバスと
   の間にレイアウト配置されることを特徴とする請求項６
   又は７記載の半導体記憶装置。
9. 【請求項９】 前記データ出力回路はn+(n/８)個の出力
   バッファ回路を備えたことを特徴とする請求項１、６又
   は７記載の半導体記憶装置。
10. 【請求項１０】 前記データ出力回路は複数の出力バッ
    ファ回路を備え、 前記複数の出力バッファ回路のうち、データ読出し動作
    時に活性化する出力バッファ回路は、前記データビット
    幅設定信号に応じて固定的に決定され、各出力バッファ
    回路を指定する外部アドレス信号には依存しないことを
    特徴とする請求項１記載の半導体記憶装置。
11. 【請求項１１】 前記データ出力回路は複数の出力バッ
    ファ回路を備え、 前記複数の出力バッファ回路のうち、前記データビット
    幅設定信号の設定ビット幅が最大ビット数ｎの(n/８)で
    ある場合に活性化する出力バッファ回路は、検査時に活
    性化する出力バッファ回路を兼用することを特徴とする
    請求項１、６又は７記載の半導体記憶装置。
12. 【請求項１２】 前記データ出力回路は、 複数の出力バッファ回路と、 前記複数の出力バッファ回路のうち、データ読出し動作
    時に非活性となる出力バッファ回路への電源供給パス
    を、前記データビット幅設定信号に基づいて切断するパ
    ス切断手段とを備えたことを特徴とする請求項１記載の
    半導体記憶装置。
13. 【請求項１３】 複数のメモリセルを有するメモリセル
    アレイと、 前記メモリセルアレイに対して外部から最大ｎビット
    （ｎは整数）の並列データを書き込むことが可能なライ
    トデータ転送回路とを備えた半導体記憶装置であって、 前記ライトデータ転送回路は、 外部からライトデータが入力されるデータ入力回路と、 前記データ入力回路からライトデータが入力され、この
    ライトデータのバスを切換えるライトデータバス切換回
    路と、 前記ライトデータバス切換回路からのライトデータを前
    記メモリセルアレイに書き込むライトバッファ回路と、 前記データ入力回路に外部接続されるデータ線のビット
    幅を設定するデータビット幅設定信号に基づいて、前記
    データ入力回路の入力動作及び前記ライトデータバス切
    換回路のバス切換動作を制御するライト制御回路とを備
    え、 前記データ入力回路に入力されるデータを、前記データ
    ビット幅設定信号に基づいて所定ビット幅の並列データ
    に拡張することを特徴とする半導体記憶装置。
14. 【請求項１４】 前記ライトデータバス切換回路は、 隣接する２ビットのライトデータバスを１単位として、 前記単位となる２ビットのライトデータバス同士を接続
    するバス切換用スイッチ回路と、 前記２ビットのライトデータバスの各々に配置され、前
    記ライトデータバス切換回路のデータ入力端と前記バス
    切換用スイッチ回路の接続位置との間に位置する遮断用
    スイッチ回路とを備え、 前記バス切換用及び遮断用スイッチ回路が前記ライト制
    御回路により制御されて、前記メモリセルアレイに書き
    込む並列データのビット幅をｎビットと（n/２）ビット
    とに切換えることを特徴とする請求項１３記載の半導体
    記憶装置。
15. 【請求項１５】 前記ライトデータバス切換回路は、 隣接する４ビットのライトデータバスを１単位とし、 前記単位となる４ビットのライトデータバスのうち、所
    定の１ビットのライトデータバスと他の３ビットのライ
    トデータバスとを各々接続するバス切換用スイッチ回路
    と、 前記４ビットのライトデータバスの各々に配置され、前
    記ライトデータバス切換回路のデータ入力端と前記バス
    切換用スイッチ回路の接続位置との間に位置する遮断用
    スイッチ回路とを備え、 前記バス切換用及び遮断用スイッチ回路が前記ライト制
    御回路により制御されて、前記メモリセルアレイに書き
    込む並列データのビット幅をｎビットと（n/４）ビット
    とに切換えることを特徴とする請求項１３記載の半導体
    記憶装置。
16. 【請求項１６】 前記ライトデータバス切換回路は、 隣接する８ビットのライトデータバスを１単位とし、 前記単位となる８ビットのライトデータバスのうち、所
    定の１ビットのライトデータバスと他の７ビットのライ
    トデータバスとを各々接続するバス切換用スイッチ回路
    と、 前記８ビットのライトデータバスの各々に配置され、前
    記ライトデータバス切換回路のデータ入力端と前記バス
    切換用スイッチ回路の接続位置との間に位置する遮断用
    スイッチ回路とを備え、 前記バス切換用及び遮断用スイッチ回路が前記ライト制
    御回路により制御されて、前記メモリセルアレイに書き
    込む並列データのビット幅をｎビットと（n/８）ビット
    とに切換えることを特徴とする請求項１３記載の半導体
    記憶装置。
17. 【請求項１７】 前記ライトデータバス切換回路は、 隣接する８ビットのライトデータバスを１単位とし、 前記単位となる８ビットのライトデータバスのうち、４
    ビットのライトデータバス毎に、所定の１ビットのライ
    トデータバスと他の３ビットのライトデータバスとを各
    々接続するバス切換用スイッチ回路と、 前記８ビットのライトデータバスの各々に配置され、前
    記ライトデータバス切換回路のデータ入力端と前記バス
    切換用スイッチ回路の接続位置との間に位置する遮断用
    スイッチ回路と、 前記２ビットの所定のライトデータバス同士を接続する
    追加のバス切換用スイッチ回路とを備え、 前記バス切換用、遮断用及び追加のバス切換用スイッチ
    回路が前記ライト制御回路により制御されて、前記メモ
    リセルアレイに書き込む並列データのビット幅をｎビッ
    ト、（n/４）ビット及び（n/８）ビットに切換えること
    を特徴とする請求項１３記載の半導体記憶装置。
18. 【請求項１８】 前記ライトデータバス切換回路は、 隣接する８ビットのライトデータバスを１単位とし、 前記単位となる８ビットのライトデータバスのうち、４
    ビットのライトデータバス毎に、所定の１ビットのライ
    トデータバスと他の３ビットのライトデータバスとを各
    々接続するバス切換用スイッチ回路と、 前記８ビットのライトデータバスの各々に配置され、前
    記ライトデータバス切換回路のデータ入力端と前記バス
    切換用スイッチ回路の接続位置との間に位置する遮断用
    スイッチ回路と、 ９ビット目の新たなライトデータバスと、 前記９ビット目のライトデータバスと前記２ビットの所
    定のライトデータバスとを各々接続する追加のバス切換
    用スイッチ回路とを備え、 前記バス切換用、遮断用及び追加のバス切換用スイッチ
    回路が前記ライト制御回路により制御されて、前記メモ
    リセルアレイに書き込む並列データのビット幅をｎビッ
    ト、（n/４）ビット及び（n/８）ビットに切換えること
    を特徴とする請求項１３記載の半導体記憶装置。
19. 【請求項１９】 前記ライトデータバス切換回路は、 前記請求項１４のバス切換用スイッチ回路と、 前記請求項１８のバス切換用スイッチ回路、遮断用スイ
    ッチ回路、追加のバス切換用スイッチ回路、及び９ビッ
    ト目のライトデータバスとを備え、 前記請求項１４のバス切換用スイッチ回路並びに前記請
    求項１８のバス切換用、遮断用及び追加のバス切換用ス
    イッチ回路が前記ライト制御回路により制御されて、前
    記メモリセルアレイに書き込む並列データのビット幅を
    ｎビット、（n/２）ビット、（n/４）ビット及び（n/
    ８）ビットに切換えることを特徴とする請求項１３記載
    の半導体記憶装置。
20. 【請求項２０】 前記ライトデータ切換回路において、 単位となる８ビットのライトデータバスは、 隣接する４ビットのライトデータバスと他の隣接する４
    ビットのライトデータバスとが線対称に配置され、 前記９ビット目のライトデータバス、及び前記９ビット
    目のライトデータバスに接続される追加のバス切換用ス
    イッチ回路は、共に、前記隣接する４ビットのライトデ
    ータバスと他の隣接する４ビットのライトデータバスと
    の間にレイアウト配置されることを特徴とする請求項１
    ８又は１９記載の半導体記憶装置。
21. 【請求項２１】 前記データ入力回路はn+(n/８)個の入
    力バッファ回路を備え、 前記n+(n/８)個の入力バッファ回路のうち、n/８個の入
    力バッファ回路の駆動能力は、他のn個の入力バッファ
    回路の駆動能力よりも高いことを特徴とする請求項１
    ３、１８又は１９記載の半導体記憶装置。
22. 【請求項２２】 前記データ入力回路は複数の入力バッ
    ファ回路を備え、 前記複数の入力バッファ回路のうち、データ書込み動作
    時に活性化する入力バッファ回路は、前記データビット
    幅設定信号に応じて固定的に決定され、各入力バッファ
    回路を指定する外部アドレス信号には依存しないことを
    特徴とする請求項１３記載の半導体記憶装置。
23. 【請求項２３】 前記データ入力回路は複数の入力バッ
    ファ回路を備え、 前記複数の入力バッファ回路のうち、前記データビット
    幅設定信号の設定ビット幅が最大ビット数ｎの(n/８)で
    ある場合に活性化する入力バッファ回路は、検査時に活
    性化する入力バッファ回路を兼用することを特徴とする
    請求項１３、１８又は１９記載の半導体記憶装置。
24. 【請求項２４】 前記データ入力回路は、 複数の入力バッファ回路と、 前記複数の入力バッファ回路のうち、データ書込み動作
    時に非活性となる入力バッファ回路への電源供給パス
    を、前記データビット幅設定信号に基づいて切断するパ
    ス切断手段とを備えたことを特徴とする請求項１３記載
    の半導体記憶装置。
25. 【請求項２５】 複数のメモリセルを有するメモリセル
    アレイと、 前記請求項１記載のリードデータ転送回路と、 前記請求項１３記載のライトデータ転送回路と、 (n/８)ビットのデータマスク信号が入力されるマスクデ
    ータ入力回路と、 前記マスクデータ入力回路からのデータマスク信号が入
    力され、これらのデータマスク信号のバスを切換えるマ
    スクデータバス切換切回路と、 データビット幅設定信号に基づいて前記マスクデータ入
    力回路の入力動作及び前記マスクデータバス切換回路の
    バス切換動作を制御するマスク制御回路とを備え、 前記データビット幅設定信号に基づいて、前記リードデ
    ータ転送回路のデータ出力回路から出力される並列デー
    タ、及び前記ライトデータ転送回路のデータ出力回路か
    ら前記メモリセルアレイに書き込むデータの一部をマス
    クすることを特徴とする半導体記憶装置。
26. 【請求項２６】 前記マスクデータバス切換切回路から
    のデータマスク信号は、前記リードデータ転送回路の第
    ２のリード制御回路及び前記ライトデータ転送回路のラ
    イトバッファ回路に入力され、 前記第２のリード制御回路が前記データマスク信号に基
    づいて前記リードデータ転送回路のデータ出力回路から
    のリードデータの一部をマスクし、 前記ライトバッファ回路が前記データマスク信号に基づ
    いて前記メモリセルアレイへのライトデータの一部をマ
    スクすることを特徴とする請求項２５記載の半導体記憶
    装置。
27. 【請求項２７】 前記データビット幅設定信号はパッド
    から供給され、 扱う並列データのビット幅を使用目的に応じてボンディ
    ングオプションにより外部設定可能としたことを特徴と
    する請求項１、１３又は２５記載の半導体記憶装置。
28. 【請求項２８】 前記データビット幅設定信号は論理回
    路から供給され、 扱う並列データのビット幅を使用目的に応じて前記論理
    回路から外部設定可能としたことを特徴とする請求項
    １、１３又は２５記載の半導体記憶装置。