JP2005108400A - 半導体メモリ装置のデータ入出力幅を変更させる回路及び方法 - Google Patents
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Abstract
【解決手段】 読出し/書き込み、及び活性的なメモリ動作の間に、データ入出力幅を変更させるために半導体メモリ装置のデータ入出力動作を制御する回路及び方法である。メモリアクセス動作が進行する間に、データ入出力幅を変更させるために動作中のデータ入出力バッファのデータ幅を選択的に制御する回路及び方法である。
【選択図】 図4
Description
図11は、図10のデータ出力バッファ810〜880で実施可能な本発明に係るバッファを示す回路図である。データ出力バッファは、第1論理回路L1、第2論理回路L2、及びインバータを備える。インバータは、PMOSトランジスタMP4とNMOSトランジスタMN4とを備える。制御ビットCOUT<i>が論理レベル“1”である場合、出力データビットDOUT<i>の論理レベルは、メモリから読出されたデータビットData_Out<i>の論理レベルと同一になる。例えば、データビットData_Out<i>と制御ビットCOUT<i>の両方とも論理レベル“1”であると仮定すれば、第1論理回路L1の出力は論理“0”になり、第2論理回路L2の出力は論理“0”になる。これに伴って、NMOSトランジスタMN4はオフされ、PMOSトランジスタMP4はオンされる。その結果、出力ノードAは論理レベル“1”に上昇する。
10 第1アドレス入力バッファ
20 ローデコーダ
30 コラムデコーダ
40 第2アドレス入力バッファ
50 コマンドバッファ
60 メモリセルアレイ
70 センス増幅器アレイ
100 デコーダ
200 DOUTバッファコントローラ
300 DINバッファコントローラ
800 データ出力バッファ
900 データ入力バッファ
Claims (27)
- メモリセルアレイと、
前記メモリセルアレイから読出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。 - 前記データ幅制御回路は、
データアクセスコマンドに応答して前記外部アドレス信号を復号して第1制御信号を発生させるデコーダと、
前記第1制御信号に応答して前記データバッファのデータ幅を制御するための第2制御信号を発生させるデータバッファコントローラと、を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記データ幅制御回路は、
前記データバッファのビットのうち一つ以上をマスキングするか又はマスキングしないための制御信号を発生させて前記データバッファのデータ幅を選択的に制御することを特徴とする請求項1に記載の半導体メモリ装置。 - マスキングされたビットは、前記データバッファから前記メモリセルアレイに入力されないことを特徴とする請求項3に記載の半導体メモリ装置。
- マスキングされたビットは、前記データバッファから出力されないことを特徴とする請求項3に記載の半導体メモリ装置。
- 前記データバッファは、nビットの幅を有し、前記データバッファのデータ幅は、nビット又はそれ以下になるように選択的に制御されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記デコーダは、
スイッチング回路と、
論理回路と、を備え、
前記スイッチング回路は、前記外部アドレス信号を前記論理回路に伝達するために前記データアクセスコマンドに応答し、前記論理回路は、前記外部コマンドを処理して前記第1制御信号を発生させることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記論理回路は、前記外部アドレス信号を受信する複数の並列連結されたANDゲートを備え、前記第1制御信号は、前記ANDゲートの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記データバッファコントローラは、複数の並列連結されたスイッチを備えたスイッチング回路を備え、前記スイッチのそれぞれは、前記データアクセスコマンドを受信し、一つ以上のスイッチは、前記第1制御信号に応答して選択的に活性化されて前記第2制御信号を発生させ、前記第2制御信号は、前記スイッチの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項8に記載の半導体メモリ装置。
- メモリセルアレイと、
前記メモリセルアレイから読出されるデータを受信して出力するデータ出力バッファと、
前記メモリセルアレイに書き込まれるデータを入力するデータ入力バッファと、
前記外部アドレス信号に応答して前記データ入力バッファ又は前記データ出力バッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。 - 前記データ幅制御回路は、
読出しコマンド信号又は書き込みコマンド信号に応答して活性化されて第1制御信号を発生させるための外部アドレスを復号するデコーダと、
前記書き込みコマンド信号に応答して活性化されて第1制御信号に基づいて前記データ入力バッファのデータ幅を制御する第2制御信号を発生させるデータ入力バッファと、
前記読出しコマンド信号に応答して活性化されて前記第1制御信号に基づいて前記データ出力バッファのデータ幅を制御する第2制御信号を発生させるデータ出力バッファと、を備えることを特徴とする請求項10に記載の半導体メモリ装置。 - 前記データ幅制御回路は、
前記データバッファの一つ以上のビットをマスキングするか否かを制御する制御信号を発生させて前記データ入力バッファ又は前記データ出力バッファのデータ幅を選択的に制御することを特徴とする請求項10に記載の半導体メモリ装置。 - マスキングされたビットは、前記データ入力バッファから前記メモリセルアレイに入力されないことを特徴とする請求項12に記載の半導体メモリ装置。
- マスキングされたビットは、前記データ出力バッファから出力されないことを特徴とする請求項12に記載の半導体メモリ装置。
- 前記データ入力バッファと前記データ出力バッファとは、nビットの幅を有し、前記データバッファのデータ幅は、nビット又はそれ以下になるように選択的に制御されることを特徴とする請求項10に記載の半導体メモリ装置。
- 前記デコーダは、
スイッチング回路と、
論理回路と、を備え、
前記スイッチング回路は、前記外部アドレス信号を前記論理回路に伝達するために読出し又は書き込みコマンド信号に応答し、前記論理回路は、前記外部コマンドを処理して前記第1制御信号を発生させることを特徴とする請求項11に記載の半導体メモリ装置。 - 前記論理回路は、前記外部アドレス信号を受信する複数の並列連結されたANDゲートを備え、前記第1制御信号は、前記ANDゲートの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項16に記載の半導体メモリ装置。
- 前記データ入力バッファコントローラは、複数の並列連結されたスイッチを備えるスイッチング回路を備え、前記スイッチのそれぞれは、前記書き込みコマンド信号を受信し、一つ以上のスイッチは、前記第1制御信号に応答して選択的に活性化されて前記第2制御信号を発生させ、前記第2制御信号は、前記スイッチの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項17に記載の半導体メモリ装置。
- 前記データ出力バッファコントローラは、複数の並列連結されたスイッチを備えるスイッチング回路を備え、前記スイッチのそれぞれは、前記読出しコマンド信号を受信し、一つ以上のスイッチは、前記第1制御信号に応答して選択的に活性化されて前記第2制御信号を発生させ、前記第2制御信号は、前記スイッチの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項17に記載の半導体メモリ装置。
- データバッファと、
外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする集積回路装置。 - データアクセスコマンド信号及びアドレス信号を発生させるコントローラと、
メモリセルアレイと、
前記メモリセルアレイから読出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備える半導体メモリ装置を備えることを特徴とするメモリシステム。 - 前記コントローラは、マイクロプロセッサーユニットであることを特徴とする請求項21に記載のメモリシステム。
- 前記コントローラは、ネットワーク制御ユニットであることを特徴とする請求項21に記載のメモリシステム。
- 前記コントローラは、メモリコントローラであることを特徴とする請求項21に記載のメモリシステム。
- 外部アドレス信号に応答してデータ幅制御信号を発生させる段階と、
前記データ幅制御信号に応答してデータバッファのデータ幅を制御する段階と、を含むことを特徴とする半導体メモリ装置のデータ入出力幅制御方法。 - メモリセルアレイと、
読出しコマンド又は書き込みコマンドにより前記メモリセルアレイから読み出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
前記読出しコマンド又は前記書き込みコマンドに伴う外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。 - メモリセルアレイと、
読出しコマンド又は書き込みコマンドにより前記メモリセルアレイから読み出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
前記読出しコマンド又は前記書き込みコマンドに伴う冗長外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。
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