JPH06150643A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06150643A JPH06150643A JP4292896A JP29289692A JPH06150643A JP H06150643 A JPH06150643 A JP H06150643A JP 4292896 A JP4292896 A JP 4292896A JP 29289692 A JP29289692 A JP 29289692A JP H06150643 A JPH06150643 A JP H06150643A
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Abstract
(57)【要約】
【目的】 Ｎ個のアドレス端子を用いて、Ｎビットの行
アドレスとＮ−ａビットの列アドレスとａビットの信号
を多重入力することにより、新たな制御端子を設けるこ
となく複数ビットのデータ入出力制御をおこなうことを
可能とする。 【構成】 ４Ｍビットメモリーセルアレイ＆センスアン
プ群１、行，列アドレスデコーダ２，３、行，列アドレ
スバッファ４，５、Ｉ／Ｏコントローラ８及び内部クロ
ックジェネレータ９を有し、10ビットのアドレス端子を
用いて、Ａ０〜９の行アドレス入力と、Ａ０〜７の列ア
ドレス入力をアドレス多重入力方式で取り込む際、列ア
ドレス入力時にアドレス入力として使用しないＡ８，Ａ
９の端子を用いて２ビットの信号を同時に入力し、ラッ
チ回路６およびデータ制御回路７によりデータ入出力制
御信号ＣＡＳ１，ＣＡＳ２の内部信号を発生させ、これ
を用いて16ビットのデータ入出力を８ビットごとに制御
することにより、新たな制御端子を設けずにバイトコン
トロールが可能となる。
アドレスとＮ−ａビットの列アドレスとａビットの信号
を多重入力することにより、新たな制御端子を設けるこ
となく複数ビットのデータ入出力制御をおこなうことを
可能とする。 【構成】 ４Ｍビットメモリーセルアレイ＆センスアン
プ群１、行，列アドレスデコーダ２，３、行，列アドレ
スバッファ４，５、Ｉ／Ｏコントローラ８及び内部クロ
ックジェネレータ９を有し、10ビットのアドレス端子を
用いて、Ａ０〜９の行アドレス入力と、Ａ０〜７の列ア
ドレス入力をアドレス多重入力方式で取り込む際、列ア
ドレス入力時にアドレス入力として使用しないＡ８，Ａ
９の端子を用いて２ビットの信号を同時に入力し、ラッ
チ回路６およびデータ制御回路７によりデータ入出力制
御信号ＣＡＳ１，ＣＡＳ２の内部信号を発生させ、これ
を用いて16ビットのデータ入出力を８ビットごとに制御
することにより、新たな制御端子を設けずにバイトコン
トロールが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり、特に、記憶装置のアドレスを指定するのに
必要となる行アドレス入力数と列アドレス入力数の異な
るアドレスマルチプレクス方式の半導体記憶装置に関す
るものである。
ものであり、特に、記憶装置のアドレスを指定するのに
必要となる行アドレス入力数と列アドレス入力数の異な
るアドレスマルチプレクス方式の半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】図６は従来の半導体記憶装置の一例とし
ての４Ｍ(256Ｋ×16構成、1024リフレッシュサイクル
品)ＤＲＡＭの構成を示すブロック図であり、図６にお
いて、１は４Ｍビットメモリーセルアレイ＆センスアン
プ群(以下、単にメモリーセルアレイという)、２は行ア
ドレスデコーダ、３は列アドレスデコーダ、４は行アド
レスバッファ、５は列アドレスバッファ、８はＩ／Ｏコ
ントローラ、９は内部クロックジェネレータである。
ての４Ｍ(256Ｋ×16構成、1024リフレッシュサイクル
品)ＤＲＡＭの構成を示すブロック図であり、図６にお
いて、１は４Ｍビットメモリーセルアレイ＆センスアン
プ群(以下、単にメモリーセルアレイという)、２は行ア
ドレスデコーダ、３は列アドレスデコーダ、４は行アド
レスバッファ、５は列アドレスバッファ、８はＩ／Ｏコ
ントローラ、９は内部クロックジェネレータである。
【０００３】また、Ａ０〜Ａ９はアドレス入力信号、／
ＲＡＳは行アドレスストローブ入力信号、／ＵＣＡＳ，
／ＬＣＡＳは列アドレスストローブ入力信号、／ＷＥは
書き込みイネーブル信号、／ＯＥは出力イネーブル信
号、ＤＱ０〜ＤＱ15はデータ入出力信号である。
ＲＡＳは行アドレスストローブ入力信号、／ＵＣＡＳ，
／ＬＣＡＳは列アドレスストローブ入力信号、／ＷＥは
書き込みイネーブル信号、／ＯＥは出力イネーブル信
号、ＤＱ０〜ＤＱ15はデータ入出力信号である。
【０００４】以上のように構成された従来の半導体装置
の動作を以下に説明する。
の動作を以下に説明する。
【０００５】メモリーセルアレイ１内の任意のアドレス
を指定するためのアドレス入力信号はマルチプレクス方
式で取り込まれる。まず、／ＲＡＳ(行アドレスストロ
ーブ)入力信号を活性化することによりアドレス入力信
号Ａ０〜Ａ９が行アドレスバッファ４に取り込まれ、行
アドレスデコーダ２によりデコードされ、メモリーセル
アレイ１内の1024組の行アドレスの中の特定の行(ワー
ド線)が選択され、選択されたワード線に対応するメモ
リーセルのデータがビット線上に転送され、センスアン
プにより増幅される。
を指定するためのアドレス入力信号はマルチプレクス方
式で取り込まれる。まず、／ＲＡＳ(行アドレスストロ
ーブ)入力信号を活性化することによりアドレス入力信
号Ａ０〜Ａ９が行アドレスバッファ４に取り込まれ、行
アドレスデコーダ２によりデコードされ、メモリーセル
アレイ１内の1024組の行アドレスの中の特定の行(ワー
ド線)が選択され、選択されたワード線に対応するメモ
リーセルのデータがビット線上に転送され、センスアン
プにより増幅される。
【０００６】一方、／ＲＡＳ(行アドレスストローブ)入
力信号により行アドレス入力信号Ａ０〜Ａ９が行アドレ
スバッファ４に取り込まれた後に、／ＵＣＡＳまたは／
ＬＣＡＳ(列アドレスストローブ)入力信号を活性化する
ことにより、アドレス入力信号Ａ０〜Ａ９のうち、Ａ０
〜Ａ７が列アドレスバッファ５に取り込まれ、列アドレ
スデコーダ３によりデコードされ、256組の列アドレス
の中の特定の列(ビット線)が選択され、選択されたビッ
ト線についてデータの入出力が行われる。
力信号により行アドレス入力信号Ａ０〜Ａ９が行アドレ
スバッファ４に取り込まれた後に、／ＵＣＡＳまたは／
ＬＣＡＳ(列アドレスストローブ)入力信号を活性化する
ことにより、アドレス入力信号Ａ０〜Ａ９のうち、Ａ０
〜Ａ７が列アドレスバッファ５に取り込まれ、列アドレ
スデコーダ３によりデコードされ、256組の列アドレス
の中の特定の列(ビット線)が選択され、選択されたビッ
ト線についてデータの入出力が行われる。
【０００７】上記の半導体記憶装置は４Ｍ(256Ｋ×16)
ビットのメモリーの中の特定のアドレスを指定するため
に行アドレス入力を10ビット(Ａ０〜Ａ９)必要とし、ま
た、全メモリーセルのリフレッシュを行う場合はこの10
ビットのアドレス入力により1024回のリフレッシュサイ
クルが必要となる。256Ｋアドレスを有する従来の半導
体記憶装置には、他に、９ビットの行アドレス入力によ
り512回のリフレッシュサイクル数を要するタイプもあ
るが、上記の半導体記憶装置のように、256Ｋアドレス
のメモリーにおいて行アドレス入力数を10ビットと増や
しているのは、１サイクルにおけるチップ内の活性化領
域を小さくし、消費電力を小さくするのがねらいであ
る。
ビットのメモリーの中の特定のアドレスを指定するため
に行アドレス入力を10ビット(Ａ０〜Ａ９)必要とし、ま
た、全メモリーセルのリフレッシュを行う場合はこの10
ビットのアドレス入力により1024回のリフレッシュサイ
クルが必要となる。256Ｋアドレスを有する従来の半導
体記憶装置には、他に、９ビットの行アドレス入力によ
り512回のリフレッシュサイクル数を要するタイプもあ
るが、上記の半導体記憶装置のように、256Ｋアドレス
のメモリーにおいて行アドレス入力数を10ビットと増や
しているのは、１サイクルにおけるチップ内の活性化領
域を小さくし、消費電力を小さくするのがねらいであ
る。
【０００８】
【発明が解決しようとする課題】前記のような構成の半
導体記憶装置では、行アドレスは10ビット(Ａ０〜Ａ９)
を必要とするにもかかわらず、列アドレスは８ビット
(Ａ０〜Ａ７)しか必要とせず、アドレスマルチプレクサ
方式で列アドレス信号を入力するときに、Ａ８，Ａ９の
２つのアドレス端子は使用しないことになる。
導体記憶装置では、行アドレスは10ビット(Ａ０〜Ａ９)
を必要とするにもかかわらず、列アドレスは８ビット
(Ａ０〜Ａ７)しか必要とせず、アドレスマルチプレクサ
方式で列アドレス信号を入力するときに、Ａ８，Ａ９の
２つのアドレス端子は使用しないことになる。
【０００９】また、16ビットの入出力データをバイトコ
ントロールする(８ビットごとに入出力動作を行う)場
合、従来では、／ＣＡＳ(列アドレスストローブ信号)や
／ＷＥ(書き込みイネーブル信号)の制御入力端子を２つ
設けていた。(図６の従来例では／ＵＣＡＳ，／ＬＣＡ
Ｓを設けている。)さらに、16ビットの入出力データを
４ビットごとに別々の入出力動作を行う方式もあるが、
この場合、／ＣＡＳや／ＷＥの制御入力端子がさらに増
加し、４つを必要とすることになる。
ントロールする(８ビットごとに入出力動作を行う)場
合、従来では、／ＣＡＳ(列アドレスストローブ信号)や
／ＷＥ(書き込みイネーブル信号)の制御入力端子を２つ
設けていた。(図６の従来例では／ＵＣＡＳ，／ＬＣＡ
Ｓを設けている。)さらに、16ビットの入出力データを
４ビットごとに別々の入出力動作を行う方式もあるが、
この場合、／ＣＡＳや／ＷＥの制御入力端子がさらに増
加し、４つを必要とすることになる。
【００１０】このように、リフレッシュサイクル数増加
(行アドレス数の増加)による低消費電力化と、多ビット
入出力データのコントロールの細分化により、制御入力
端子数の増大を招くという問題も有していた。
(行アドレス数の増加)による低消費電力化と、多ビット
入出力データのコントロールの細分化により、制御入力
端子数の増大を招くという問題も有していた。
【００１１】本発明はかかる点に鑑み、リフレッシュサ
イクル数増加による低消費電力化とともにアドレス端子
を効率よく使用し、かつバイトコントロール等多ビット
入出力データのコントロールの細分化を行える半導体記
憶装置の提供を目的とする。
イクル数増加による低消費電力化とともにアドレス端子
を効率よく使用し、かつバイトコントロール等多ビット
入出力データのコントロールの細分化を行える半導体記
憶装置の提供を目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、メモリーセルアレイ内の
特定のアドレスを指定するためにＮ個のアドレス端子を
有し、前記Ｎ個のアドレス入力端子を用いて、Ｎビット
の行アドレス入力信号と、それよりもビット数の少ない
Ｎ−ａビットの列アドレス入力信号をマルチプレクス方
式で取り込むための行アドレスバッファおよび列アドレ
スバッファと、前記列アドレス信号入力時に余ったａ個
のアドレス入力端子を用いてａビットの信号を取り込む
ためのラッチ回路と、前記ラッチ回路の出力を受け、Ｍ
ビットデータ入出力の制御を任意のビット数ごとに分け
て制御するためのデータ制御回路とで構成される。
に本発明の半導体記憶装置は、メモリーセルアレイ内の
特定のアドレスを指定するためにＮ個のアドレス端子を
有し、前記Ｎ個のアドレス入力端子を用いて、Ｎビット
の行アドレス入力信号と、それよりもビット数の少ない
Ｎ−ａビットの列アドレス入力信号をマルチプレクス方
式で取り込むための行アドレスバッファおよび列アドレ
スバッファと、前記列アドレス信号入力時に余ったａ個
のアドレス入力端子を用いてａビットの信号を取り込む
ためのラッチ回路と、前記ラッチ回路の出力を受け、Ｍ
ビットデータ入出力の制御を任意のビット数ごとに分け
て制御するためのデータ制御回路とで構成される。
【００１３】
【作用】本発明によれば、Ｎ−ａビットの列アドレス入
力信号と同時にａ個のアドレス入力端子によって取り込
んだａビットの信号を用いて、Ｍビットのデータ入出力
の制御を任意のビット数ごとに分けて行うことができ、
アドレス端子の使用効率を向上し、かつ新たな／ＣＡＳ
や／ＷＥの制御入力端子を設けることなくバイトコント
ロール等多ビット入出力データのコントロールの細分化
を行うことができる。
力信号と同時にａ個のアドレス入力端子によって取り込
んだａビットの信号を用いて、Ｍビットのデータ入出力
の制御を任意のビット数ごとに分けて行うことができ、
アドレス端子の使用効率を向上し、かつ新たな／ＣＡＳ
や／ＷＥの制御入力端子を設けることなくバイトコント
ロール等多ビット入出力データのコントロールの細分化
を行うことができる。
【００１４】
【実施例】図１は本発明の第１の実施例における半導体
記憶装置の構成を示すブロック図であり、図２はその動
作タイミングチャート(読出し時)を示すものである。図
１において、６はラッチ回路、７はデータ制御回路であ
り、追加された回路である。その他、前記図６と同じ要
素のブロックには同じ符号を付し、その説明を省略す
る。また、Ａ０〜Ａ９はアドレス入力信号、／ＲＡＳ、
／ＣＡＳはそれぞれ行アドレス、列アドレスのストロー
ブ入力信号、／ＷＥは書き込みイネーブル信号、／ＯＥ
は出力イネーブル信号、ＤＱ０〜ＤＱ15はデータ入出力
信号、Ｚ８，Ｚ９は内部制御信号、ＣＡＳ１，ＣＡＳ２
はデータ入出力制御信号、Ｗは書き込み制御信号であ
る。
記憶装置の構成を示すブロック図であり、図２はその動
作タイミングチャート(読出し時)を示すものである。図
１において、６はラッチ回路、７はデータ制御回路であ
り、追加された回路である。その他、前記図６と同じ要
素のブロックには同じ符号を付し、その説明を省略す
る。また、Ａ０〜Ａ９はアドレス入力信号、／ＲＡＳ、
／ＣＡＳはそれぞれ行アドレス、列アドレスのストロー
ブ入力信号、／ＷＥは書き込みイネーブル信号、／ＯＥ
は出力イネーブル信号、ＤＱ０〜ＤＱ15はデータ入出力
信号、Ｚ８，Ｚ９は内部制御信号、ＣＡＳ１，ＣＡＳ２
はデータ入出力制御信号、Ｗは書き込み制御信号であ
る。
【００１５】以上のように構成されたこの実施例の半導
体記憶装置において、以下その動作を説明する。
体記憶装置において、以下その動作を説明する。
【００１６】メモリーセルアレイ１内の任意のアドレス
を指定するためのアドレス入力信号Ａ０〜Ａ９はマルチ
プレクス方式で取り込まれる。まず、／ＲＡＳ(行アド
レスストローブ)入力信号(図２(3))を活性化することに
よりアドレス入力信号Ａ０〜Ａ９が行アドレスバッファ
４に取り込まれ、行アドレスデコーダ２によりデコード
され、メモリーセルアレイ１内の1024組の行アドレスの
中の特定の行(ワード線)が選択され、選択されたワード
線に対応するメモリーセルのデータがビット線上に転送
され、センスアンプにより増幅動作が行われる。
を指定するためのアドレス入力信号Ａ０〜Ａ９はマルチ
プレクス方式で取り込まれる。まず、／ＲＡＳ(行アド
レスストローブ)入力信号(図２(3))を活性化することに
よりアドレス入力信号Ａ０〜Ａ９が行アドレスバッファ
４に取り込まれ、行アドレスデコーダ２によりデコード
され、メモリーセルアレイ１内の1024組の行アドレスの
中の特定の行(ワード線)が選択され、選択されたワード
線に対応するメモリーセルのデータがビット線上に転送
され、センスアンプにより増幅動作が行われる。
【００１７】一方、／ＲＡＳ(行アドレスストローブ)入
力信号により行アドレス入力信号が取り込まれた後に、
／ＣＡＳ(列アドレスストローブ)入力信号(図２(4))を
活性化することにより、アドレス入力信号Ａ０〜Ａ９の
うち、Ａ０〜Ａ７が列アドレスバッファ５に取り込まれ
(図２(1))、同時に、アドレス入力信号Ａ８，Ａ９がラ
ッチ回路６によりラッチされる(図２(2))。列アドレス
バッファ５に取り込まれたアドレス入力信号Ａ０〜Ａ７
は列アドレスデコーダ３によりデコードされ、256の列
アドレスの中の特定の列(ビット線)が選択され、Ｉ／Ｏ
コントローラ８を通してデータの入出力が行われる。
力信号により行アドレス入力信号が取り込まれた後に、
／ＣＡＳ(列アドレスストローブ)入力信号(図２(4))を
活性化することにより、アドレス入力信号Ａ０〜Ａ９の
うち、Ａ０〜Ａ７が列アドレスバッファ５に取り込まれ
(図２(1))、同時に、アドレス入力信号Ａ８，Ａ９がラ
ッチ回路６によりラッチされる(図２(2))。列アドレス
バッファ５に取り込まれたアドレス入力信号Ａ０〜Ａ７
は列アドレスデコーダ３によりデコードされ、256の列
アドレスの中の特定の列(ビット線)が選択され、Ｉ／Ｏ
コントローラ８を通してデータの入出力が行われる。
【００１８】また、ラッチ回路６によりラッチされた２
つのアドレス入力信号Ａ８，Ａ９(これを内部制御信号
Ｚ８，Ｚ９とする)は、データ制御回路７に転送され
る。このデータ制御回路からはデータ入出力制御信号Ｃ
ＡＳ１，ＣＡＳ２として、これによりＩ／Ｏコントロー
ラ８の制御を行い、16ビットの入出力データ(ＤＱ０〜
ＤＱ15)のうち８ビットごとの入出力制御(バイトコント
ロール)を行う。例えば、Ｚ８＝ＨのときはＣＡＳ１に
より下位８ビット(ＤＱ０〜７)(図２(6))、Ｚ９＝Ｈの
ときはＣＡＳ２により上位８ビット(ＤＱ８〜15)(図２
(7))、Ｚ８，Ｚ９ともＨのときは全ビット(ＤＱ０〜15)
の入出力を制御し、Ｉ／Ｏコントローラ８を通してデー
タ入出力を行う。
つのアドレス入力信号Ａ８，Ａ９(これを内部制御信号
Ｚ８，Ｚ９とする)は、データ制御回路７に転送され
る。このデータ制御回路からはデータ入出力制御信号Ｃ
ＡＳ１，ＣＡＳ２として、これによりＩ／Ｏコントロー
ラ８の制御を行い、16ビットの入出力データ(ＤＱ０〜
ＤＱ15)のうち８ビットごとの入出力制御(バイトコント
ロール)を行う。例えば、Ｚ８＝ＨのときはＣＡＳ１に
より下位８ビット(ＤＱ０〜７)(図２(6))、Ｚ９＝Ｈの
ときはＣＡＳ２により上位８ビット(ＤＱ８〜15)(図２
(7))、Ｚ８，Ｚ９ともＨのときは全ビット(ＤＱ０〜15)
の入出力を制御し、Ｉ／Ｏコントローラ８を通してデー
タ入出力を行う。
【００１９】なお、第１の実施例におけるＩ／Ｏコント
ローラの内部構成例を図５のブロック図に示す。図５に
おいて、31はデータ出力バッファ、32はデータ入力バッ
ファ、33，34はスイッチ回路、35は４Ｍビットメモリー
アレイ１のメモリーセル部である。
ローラの内部構成例を図５のブロック図に示す。図５に
おいて、31はデータ出力バッファ、32はデータ入力バッ
ファ、33，34はスイッチ回路、35は４Ｍビットメモリー
アレイ１のメモリーセル部である。
【００２０】読出し動作時はデータ入出力制御信号ＣＡ
Ｓ１またはＣＡＳ２がＨighレベル、書き込み制御信号
ＷがＬowレベルとなることにより、メモリーセル部35内
の読出しデータがスイッチ回路33およびデータ出力バッ
ファ31を通して各出力端子ＤＱ０〜15に出力される。
(ＣＡＳ１＝ＨのときはＤＱ０〜ＤＱ７が、ＣＡＳ２＝
ＨのときはＤＱ８〜ＤＱ15が出力される。)同様にし
て、書き込み動作時は、データ入出力制御信号ＣＡＳ１
またはＣＡＳ２がＨighレベル、書き込み制御信号Ｗが
Ｈighレベルとなることにより、ＤＱ０〜７またはＤＱ
８〜15の入力データがデータ入力バッファ32およびスイ
ッチ回路34を通してメモリーセル部35内へ転送される。
つまり、データ入出力制御信号ＣＡＳ１、ＣＡＳ２によ
り、16ビットの入出力データを容易にバイトコントロー
ルすることができるようになる。
Ｓ１またはＣＡＳ２がＨighレベル、書き込み制御信号
ＷがＬowレベルとなることにより、メモリーセル部35内
の読出しデータがスイッチ回路33およびデータ出力バッ
ファ31を通して各出力端子ＤＱ０〜15に出力される。
(ＣＡＳ１＝ＨのときはＤＱ０〜ＤＱ７が、ＣＡＳ２＝
ＨのときはＤＱ８〜ＤＱ15が出力される。)同様にし
て、書き込み動作時は、データ入出力制御信号ＣＡＳ１
またはＣＡＳ２がＨighレベル、書き込み制御信号Ｗが
Ｈighレベルとなることにより、ＤＱ０〜７またはＤＱ
８〜15の入力データがデータ入力バッファ32およびスイ
ッチ回路34を通してメモリーセル部35内へ転送される。
つまり、データ入出力制御信号ＣＡＳ１、ＣＡＳ２によ
り、16ビットの入出力データを容易にバイトコントロー
ルすることができるようになる。
【００２１】以上のように本実施例によれば、列アドレ
ス信号の入力時に余った２個のアドレス入力端子を用い
て２ビットの信号Ａ８，Ａ９を取り込むためのラッチ回
路６と、前記ラッチ回路の出力を受け、16ビットデータ
入出力の制御を８ビットごとに分けて制御するためのデ
ータ制御回路７を設けることにより、16ビットのデータ
入出力の制御を８ビットごとに分けて行うことができ、
アドレス端子を効率よく使用し、かつ新たな制御入力端
子(／ＣＡＳや／ＷＥ)を設けことなくバイトコントロー
ルが可能となる。
ス信号の入力時に余った２個のアドレス入力端子を用い
て２ビットの信号Ａ８，Ａ９を取り込むためのラッチ回
路６と、前記ラッチ回路の出力を受け、16ビットデータ
入出力の制御を８ビットごとに分けて制御するためのデ
ータ制御回路７を設けることにより、16ビットのデータ
入出力の制御を８ビットごとに分けて行うことができ、
アドレス端子を効率よく使用し、かつ新たな制御入力端
子(／ＣＡＳや／ＷＥ)を設けことなくバイトコントロー
ルが可能となる。
【００２２】図３は本発明の第２の実施例における半導
体記憶装置の構成を示すブロック図であり、図４はその
動作タイミングチャート(読出し時)、図５はＩ／Ｏコン
トローラ８の構成を示すものであり、前記第１の実施例
(図１)と第２の実施例とは、データ制御回路７が異なっ
ており、Ｚ８，Ｚ９の内部制御信号によりＣＡＳ１〜Ｃ
ＡＳ４の４つのデータ入出力制御信号を発生し、これに
より、４通りデータ入出力制御(ＤＱ０〜３，ＤＱ４〜
７，ＤＱ８〜11，ＤＱ12〜15)を行うことができ、４つ
の／ＣＡＳ端子(または／ＷＥ端子)を有する場合と同等
のデータ入出力制御を可能とし、その動作は図４に示す
ように前記図２と同様であり、その説明は省略する。
体記憶装置の構成を示すブロック図であり、図４はその
動作タイミングチャート(読出し時)、図５はＩ／Ｏコン
トローラ８の構成を示すものであり、前記第１の実施例
(図１)と第２の実施例とは、データ制御回路７が異なっ
ており、Ｚ８，Ｚ９の内部制御信号によりＣＡＳ１〜Ｃ
ＡＳ４の４つのデータ入出力制御信号を発生し、これに
より、４通りデータ入出力制御(ＤＱ０〜３，ＤＱ４〜
７，ＤＱ８〜11，ＤＱ12〜15)を行うことができ、４つ
の／ＣＡＳ端子(または／ＷＥ端子)を有する場合と同等
のデータ入出力制御を可能とし、その動作は図４に示す
ように前記図２と同様であり、その説明は省略する。
【００２３】なお、第１，第２の実施例では、10ビット
の行アドレス入力信号(Ａ０〜Ａ９）および８ビットの
列アドレス入力信号（Ａ０〜Ａ７)は、本特許請求の範
囲ではそれぞれＮビットおよびＮ−ａビットに対応し、
さらに、16ビットのデータ入出力信号(ＤＱ０〜ＤＱ15)
は、本特許請求の範囲ではＭビットとした。
の行アドレス入力信号(Ａ０〜Ａ９）および８ビットの
列アドレス入力信号（Ａ０〜Ａ７)は、本特許請求の範
囲ではそれぞれＮビットおよびＮ−ａビットに対応し、
さらに、16ビットのデータ入出力信号(ＤＱ０〜ＤＱ15)
は、本特許請求の範囲ではＭビットとした。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
列アドレス信号の入力時に余ったａ個のアドレス入力端
子を用いてａビットの信号を取り込むためのラッチ回路
と、前記ラッチ回路の出力を受け、複数ビットデータ入
出力の制御を任意のビット数ごとに分けて制御するため
のデータ制御回路を設けることにより、複数ビットのデ
ータ入出力の制御を任意のビット数ごとに分けて行うこ
とができ、アドレス端子を効率よく使用し、かつ新たな
制御入力端子(／ＣＡＳや／ＷＥ)を設けることなくバイ
トコントロールが可能となる。しかも、行アドレス入力
ビット数を多くして低消費電流化も達成することができ
る。
列アドレス信号の入力時に余ったａ個のアドレス入力端
子を用いてａビットの信号を取り込むためのラッチ回路
と、前記ラッチ回路の出力を受け、複数ビットデータ入
出力の制御を任意のビット数ごとに分けて制御するため
のデータ制御回路を設けることにより、複数ビットのデ
ータ入出力の制御を任意のビット数ごとに分けて行うこ
とができ、アドレス端子を効率よく使用し、かつ新たな
制御入力端子(／ＣＡＳや／ＷＥ)を設けることなくバイ
トコントロールが可能となる。しかも、行アドレス入力
ビット数を多くして低消費電流化も達成することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１の動作タイミングチャート(読出しサイク
ル時)である。
ル時)である。
【図３】本発明の第２の実施例における半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】図３の動作タイミングチャート(読出しサイク
ル時)である。
ル時)である。
【図５】図１及び図３に用いられるＩ／Ｏコントローラ
の内部構成例を示すブロック図である。
の内部構成例を示すブロック図である。
【図６】従来の半導体記憶装の構成を示すブロック図で
ある。
ある。
１…４Ｍビットメモリーセルアレイ＆センスアンプ群、
２…行アドレスデコーダ、 ３…列アドレスデコー
ダ、 ４…行アドレスバッファ、 ５…列アドレスバッ
アァ、 ６…ラッチ回路、 ７…データ制御回路、 ８
…Ｉ／Ｏコントローラ、 ９…内部クロックジェネレー
タ、 31…データ出力バッファ、 32…データ入力バッ
ファ、 33，34…スイッチ回路、 35…メモリーセル
部、 Ａ０〜Ａ９…アドレス入力信号、 ＤＱ０〜15…
データ入出力信号、 ／ＲＡＳ…行アドレスストローブ
入力信号、 ／ＣＡＳ…列アドレスストローブ入力信
号、／ＷＥ…書き込みイネーブル信号、 ／ＯＥ…出力
イネーブル信号、 Ｚ８，Ｚ９…内部制御信号、 Ｗ…
書込み制御信号、 ＣＡＳ１，ＣＡＳ２…データ入出力
制御信号。
２…行アドレスデコーダ、 ３…列アドレスデコー
ダ、 ４…行アドレスバッファ、 ５…列アドレスバッ
アァ、 ６…ラッチ回路、 ７…データ制御回路、 ８
…Ｉ／Ｏコントローラ、 ９…内部クロックジェネレー
タ、 31…データ出力バッファ、 32…データ入力バッ
ファ、 33，34…スイッチ回路、 35…メモリーセル
部、 Ａ０〜Ａ９…アドレス入力信号、 ＤＱ０〜15…
データ入出力信号、 ／ＲＡＳ…行アドレスストローブ
入力信号、 ／ＣＡＳ…列アドレスストローブ入力信
号、／ＷＥ…書き込みイネーブル信号、 ／ＯＥ…出力
イネーブル信号、 Ｚ８，Ｚ９…内部制御信号、 Ｗ…
書込み制御信号、 ＣＡＳ１，ＣＡＳ２…データ入出力
制御信号。
Claims (1)
- 【請求項１】 メモリーセルアレイ内の特定のアドレス
を指定するためにＮ個のアドレス端子を有し、前記Ｎ個
のアドレス入力端子を用いて、Ｎビットの行アドレス入
力信号と、それよりもビット数の少ないＮ−ａビットの
列アドレス入力信号をマルチプレクス方式で取り込むた
めの行アドレスバッファおよび列アドレスバッファと、
前記列アドレス信号入力時に余ったａ個のアドレス入力
端子を用いてａビットの信号を取り込むためのラッチ回
路と、前記ラッチ回路の出力を受け、Ｍビットデータ入
出力の制御を任意のビット数ごとに分けて制御するため
のデータ制御回路とで構成されることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292896A JPH06150643A (ja) | 1992-10-30 | 1992-10-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292896A JPH06150643A (ja) | 1992-10-30 | 1992-10-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150643A true JPH06150643A (ja) | 1994-05-31 |
Family
ID=17787793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292896A Pending JPH06150643A (ja) | 1992-10-30 | 1992-10-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385095B2 (en) | 1999-12-17 | 2002-05-07 | Nec Corporation | Semiconductor memory device |
| JP2005108400A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | 半導体メモリ装置のデータ入出力幅を変更させる回路及び方法 |
-
1992
- 1992-10-30 JP JP4292896A patent/JPH06150643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385095B2 (en) | 1999-12-17 | 2002-05-07 | Nec Corporation | Semiconductor memory device |
| JP2005108400A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | 半導体メモリ装置のデータ入出力幅を変更させる回路及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060620 |