JP2715009B2 - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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- signals
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般にダイナミック
ランダムアクセスメモリ装置に関し、特に、バイト単位
でデータを読出および書込できる、マルチビット構成を
有するダイナミックランダムアクセスメモリ装置に関す
る。
ランダムアクセスメモリ装置に関し、特に、バイト単位
でデータを読出および書込できる、マルチビット構成を
有するダイナミックランダムアクセスメモリ装置に関す
る。
【０００２】
【従来の技術】一般に、コンピュータシステムにおける
データをストアするためのメモリボードは、多数の半導
体メモリ装置を備えている。すなわち、メモリボード上
には、ダイナミックランダムアクセスメモリおよびスタ
ティックランダムアクセスメモリなどのような多数の半
導体メモリが置かれ、これらはたくさんの配線により接
続される。一般にメモリボード上の配線および消費電力
を減らすためには、ボード上に搭載される半導体メモリ
の数を減らす必要がある。したがって、必要な記憶容量
を保ちつつ、メモリボードにおいて半導体メモの数を減
らすことが望まれる。これに加えて、半導体メモリの制
御を簡単化する観点からも、半導体メモリの数を減らす
ことが望ましいことが指摘される。
データをストアするためのメモリボードは、多数の半導
体メモリ装置を備えている。すなわち、メモリボード上
には、ダイナミックランダムアクセスメモリおよびスタ
ティックランダムアクセスメモリなどのような多数の半
導体メモリが置かれ、これらはたくさんの配線により接
続される。一般にメモリボード上の配線および消費電力
を減らすためには、ボード上に搭載される半導体メモリ
の数を減らす必要がある。したがって、必要な記憶容量
を保ちつつ、メモリボードにおいて半導体メモの数を減
らすことが望まれる。これに加えて、半導体メモリの制
御を簡単化する観点からも、半導体メモリの数を減らす
ことが望ましいことが指摘される。
【０００３】図９は、一例としてパーソナルコンピュー
タに使用されるメモリシステム（またはメモリボード）
のブロック図である。図９を参照して、このメモリシス
テムは、各々が８ビット構成を有するダイナミックラン
ダムアクセスメモリ（以下「ＤＲＡＭ」という）２０１
および２０２を含む。アドレスデコーダ２０３は、ＣＰ
Ｕから与えられるメモリリクエスト信号に応答して、ア
ドレスバス上のアドレス信号をデコードする。このデコ
ードにより決定されるＲＡＭリクエスト信号がタイミン
グコントローラ２０６に与えられる。リフレッシュタイ
マ２０４は、リフレッシュリクエスト信号を発生し、こ
れをタイミングコントローラ２０６に与える。タイミン
グコントローラ２０６は、ＣＰＵからのリードコマンド
およびライトコマンドにも応答して動作する。タイミン
グコントローラ２０６は、与えられた制御信号に応答し
て、コントロール信号をコントロール信号ドライバ２０
８に与える。コントロール信号ドライバ２０８は、ＤＲ
ＡＭ２０１および２０２を動作させるのに必要な様々な
クロック信号／ＲＡＳ，／ＣＡＳ０およびＣＡＳ１，／
ＷＥおよび／ＯＥを発生する。リフレッシュアドレスカ
ウンタ２０５は、タイミングコントローラ２０６から発
生された信号／ＲＥＦＡＥに応答して、リフレッシュア
ドレス信号を発生する。アドレスマルチプレクサ２０７
は、このリフレッシュアドレス信号およびアドレスバス
上のアドレス信号を受け、マルチプレクスされたアドレ
ス信号ＭＡ０ないしＭＡ９を２つのＤＲＡＭ２０１およ
び２０２に与える。データバッファ２０９および２１０
は、１６ビットのデータバス２１１を介してＣＰＵに接
続される。データバッファ２０９は、２バイト（１６ビ
ット）のデータのうち、下位のバイトのデータビットＤ
１ないしＤ８を扱う。一方、データバッファ２１０は、
上位のバイトのデータビットＤ９ないしＤ１６を扱う。
データバッファ２０９および２１０は、ＤＲＡＭ２０１
および２０２にそれぞれ接続される。したがって、ＤＲ
ＡＭ２０１が下位のバイトのデータＤ１ないしＤ８をス
トアし、一方ＤＲＡＭ２０２が上位のバイトのデータＤ
９ないしＤ１６をストアする。
タに使用されるメモリシステム（またはメモリボード）
のブロック図である。図９を参照して、このメモリシス
テムは、各々が８ビット構成を有するダイナミックラン
ダムアクセスメモリ（以下「ＤＲＡＭ」という）２０１
および２０２を含む。アドレスデコーダ２０３は、ＣＰ
Ｕから与えられるメモリリクエスト信号に応答して、ア
ドレスバス上のアドレス信号をデコードする。このデコ
ードにより決定されるＲＡＭリクエスト信号がタイミン
グコントローラ２０６に与えられる。リフレッシュタイ
マ２０４は、リフレッシュリクエスト信号を発生し、こ
れをタイミングコントローラ２０６に与える。タイミン
グコントローラ２０６は、ＣＰＵからのリードコマンド
およびライトコマンドにも応答して動作する。タイミン
グコントローラ２０６は、与えられた制御信号に応答し
て、コントロール信号をコントロール信号ドライバ２０
８に与える。コントロール信号ドライバ２０８は、ＤＲ
ＡＭ２０１および２０２を動作させるのに必要な様々な
クロック信号／ＲＡＳ，／ＣＡＳ０およびＣＡＳ１，／
ＷＥおよび／ＯＥを発生する。リフレッシュアドレスカ
ウンタ２０５は、タイミングコントローラ２０６から発
生された信号／ＲＥＦＡＥに応答して、リフレッシュア
ドレス信号を発生する。アドレスマルチプレクサ２０７
は、このリフレッシュアドレス信号およびアドレスバス
上のアドレス信号を受け、マルチプレクスされたアドレ
ス信号ＭＡ０ないしＭＡ９を２つのＤＲＡＭ２０１およ
び２０２に与える。データバッファ２０９および２１０
は、１６ビットのデータバス２１１を介してＣＰＵに接
続される。データバッファ２０９は、２バイト（１６ビ
ット）のデータのうち、下位のバイトのデータビットＤ
１ないしＤ８を扱う。一方、データバッファ２１０は、
上位のバイトのデータビットＤ９ないしＤ１６を扱う。
データバッファ２０９および２１０は、ＤＲＡＭ２０１
および２０２にそれぞれ接続される。したがって、ＤＲ
ＡＭ２０１が下位のバイトのデータＤ１ないしＤ８をス
トアし、一方ＤＲＡＭ２０２が上位のバイトのデータＤ
９ないしＤ１６をストアする。
【０００４】従来的には、８ビット構成を有するＤＲＡ
Ｍが市場に出回っているので、図９に示すようにコンピ
ュータシステムにおいて使用されたＤＲＡＭ２０１およ
び２０２は１バイト単位でデータを扱う。最近では、１
６ビット構成を有するＤＲＡＭ２００が市場に出回るよ
うになり、したがって、２つのＤＲＡＭ２０１および２
０２に代えて、１つのＤＲＡＭ２００を使用することが
可能となった。その結果、使用されるＤＲＡＭの数が減
少されることになり、メモリシステムまたはメモリボー
ドにおける配線の減少および簡単化ならびに低消費電力
化がなされている。
Ｍが市場に出回っているので、図９に示すようにコンピ
ュータシステムにおいて使用されたＤＲＡＭ２０１およ
び２０２は１バイト単位でデータを扱う。最近では、１
６ビット構成を有するＤＲＡＭ２００が市場に出回るよ
うになり、したがって、２つのＤＲＡＭ２０１および２
０２に代えて、１つのＤＲＡＭ２００を使用することが
可能となった。その結果、使用されるＤＲＡＭの数が減
少されることになり、メモリシステムまたはメモリボー
ドにおける配線の減少および簡単化ならびに低消費電力
化がなされている。
【０００５】１６ビット構成を有するＤＲＡＭとして、
従来から次のようなタイプのものが知られている。第１
のタイプのＤＲＡＭは、２つのカラムアドレスストロー
ブ（以下「ＣＡＳ」という）信号および１つの書込イネ
ーブル（以下「ＷＥ」という）信号に応答して、読出ま
たは書込される。このタイプのＤＲＡＭは、以下では２
ＣＡＳ／１ＷＥタイプのものと呼ばれる。これに加え
て、第２のタイプのＤＲＡＭは、１つのＣＡＳ信号およ
び２つのＷＥ信号に応答して、読出および書込される。
このタイプは、以下では１ＣＡＳ／２ＷＥタイプと呼ば
れる。図９に示したＤＲＡＭ２００は、２つの信号／Ｃ
ＡＳ０および／ＣＡＳ１と１つの信号／ＷＥに応答して
動作されるので、２ＣＡＳ／１ＷＥタイプのものであ
る。さらには、第３のタイプのＤＲＡＭは、１つのＣＡ
Ｓ信号および１つのＷＥ信号に応答して、読出および書
込される。このタイプのＤＲＡＭは、以下では１ＣＡＳ
／１ＷＥタイプのものと呼ばれる。
従来から次のようなタイプのものが知られている。第１
のタイプのＤＲＡＭは、２つのカラムアドレスストロー
ブ（以下「ＣＡＳ」という）信号および１つの書込イネ
ーブル（以下「ＷＥ」という）信号に応答して、読出ま
たは書込される。このタイプのＤＲＡＭは、以下では２
ＣＡＳ／１ＷＥタイプのものと呼ばれる。これに加え
て、第２のタイプのＤＲＡＭは、１つのＣＡＳ信号およ
び２つのＷＥ信号に応答して、読出および書込される。
このタイプは、以下では１ＣＡＳ／２ＷＥタイプと呼ば
れる。図９に示したＤＲＡＭ２００は、２つの信号／Ｃ
ＡＳ０および／ＣＡＳ１と１つの信号／ＷＥに応答して
動作されるので、２ＣＡＳ／１ＷＥタイプのものであ
る。さらには、第３のタイプのＤＲＡＭは、１つのＣＡ
Ｓ信号および１つのＷＥ信号に応答して、読出および書
込される。このタイプのＤＲＡＭは、以下では１ＣＡＳ
／１ＷＥタイプのものと呼ばれる。
【０００６】ＤＲＡＭが１６ビット構成を有するとき、
１ＣＡＳ／１ＷＥタイプのＤＲＡＭは、２バイト、すな
わち１６ビット単位でデータを読出および書込する。１
ＣＡＳ／２ＷＥタイプのＤＲＡＭは、２バイト単位、す
なわち１６ビット単位でデータを読出すが、上位バイト
または下位バイト単位（８ビット単位）でデータを書込
む。２ＣＡＳ／１ＷＥタイプのＤＲＡＭは、読出および
書込において、上位バイトまたは下位バイト単位（すな
わち８ビット単位）でデータを扱う。
１ＣＡＳ／１ＷＥタイプのＤＲＡＭは、２バイト、すな
わち１６ビット単位でデータを読出および書込する。１
ＣＡＳ／２ＷＥタイプのＤＲＡＭは、２バイト単位、す
なわち１６ビット単位でデータを読出すが、上位バイト
または下位バイト単位（８ビット単位）でデータを書込
む。２ＣＡＳ／１ＷＥタイプのＤＲＡＭは、読出および
書込において、上位バイトまたは下位バイト単位（すな
わち８ビット単位）でデータを扱う。
【０００７】図１０ないし図１３は、上記のタイプのＤ
ＲＡＭの典型的な動作サイクルにおけるタイミングチャ
ートである。図１０は、２ＣＡＳ／１ＷＥタイプのＤＲ
ＡＭの上位バイト読出サイクルにおける動作を示す。こ
のＤＲＡＭは、上位バイトのための信号／ＵＣＡＳおよ
び下位バイトのための信号／ＬＣＡＳと信号／ＷＥとに
応答して動作される。信号／ＵＣＡＳが立ち上がった後
信号／ＲＡＳが立ち下がるので、上位バイトのデータを
指定するためのロウアドレス信号ＲＡが取込まれる。信
号／ＵＣＡＳの立ち下がりに応答して、カラムアドレス
信号ＣＡも取込まれる。このとき信号／ＷＥが高レベル
に保たれるので、読出動作が行なわれる。信号／ＯＥの
立ち下がりに応答して、上位バイトの読出されたデータ
ビットＤＱ９ないしＤＱ１６が出力される。
ＲＡＭの典型的な動作サイクルにおけるタイミングチャ
ートである。図１０は、２ＣＡＳ／１ＷＥタイプのＤＲ
ＡＭの上位バイト読出サイクルにおける動作を示す。こ
のＤＲＡＭは、上位バイトのための信号／ＵＣＡＳおよ
び下位バイトのための信号／ＬＣＡＳと信号／ＷＥとに
応答して動作される。信号／ＵＣＡＳが立ち上がった後
信号／ＲＡＳが立ち下がるので、上位バイトのデータを
指定するためのロウアドレス信号ＲＡが取込まれる。信
号／ＵＣＡＳの立ち下がりに応答して、カラムアドレス
信号ＣＡも取込まれる。このとき信号／ＷＥが高レベル
に保たれるので、読出動作が行なわれる。信号／ＯＥの
立ち下がりに応答して、上位バイトの読出されたデータ
ビットＤＱ９ないしＤＱ１６が出力される。
【０００８】図１１を参照して、２ＣＡＳ／１ＷＥタイ
プのＤＲＡＭにおける上位バイト書込サイクルが示され
る。この場合では、上位バイトのデータビットＤＱ９な
いしＤＱ１６がストアされるべきメモリセルを指定する
ためのカラムアドレス信号が取込まれ、指定されたメモ
リセルにデータＤＱ９ないしＤＱ１６が書込まれる。
プのＤＲＡＭにおける上位バイト書込サイクルが示され
る。この場合では、上位バイトのデータビットＤＱ９な
いしＤＱ１６がストアされるべきメモリセルを指定する
ためのカラムアドレス信号が取込まれ、指定されたメモ
リセルにデータＤＱ９ないしＤＱ１６が書込まれる。
【０００９】図１２を参照して、１ＣＡＳ／２ＷＥタイ
プのＤＲＡＭにおける読出サイクルが示される。このＤ
ＲＡＭは、信号／ＣＡＳと上位バイトのための信号／Ｕ
ＷＥおよび下位バイトのための信号／ＬＷＥとに応答し
て動作される。
プのＤＲＡＭにおける読出サイクルが示される。このＤ
ＲＡＭは、信号／ＣＡＳと上位バイトのための信号／Ｕ
ＷＥおよび下位バイトのための信号／ＬＷＥとに応答し
て動作される。
【００１０】図１３を参照して、１ＣＡＳ／２ＷＥタイ
プのＤＲＡＭにおける下位バイト書込サイクルの動作が
示される。
プのＤＲＡＭにおける下位バイト書込サイクルの動作が
示される。
【００１１】２ＣＡＳ／１ＷＥタイプのＤＲＡＭは、た
とえば、図９に示したパーソナルコンピュータなどのメ
モリシステムにおいてしばしば使用される。その理由
は、一般にコンピュータシステムにおいてデータがバイ
ト単位で扱われることが多いからである。したがって、
バイト単位、すなわち８ビット単位でデータを読出およ
び書込することのできる２ＣＡＳ／１ＷＥタイプのＤＲ
ＡＭが使用される。他方、画像処理の分野では、バイト
単位でのデータの読出が通常必要とされない。すなわ
ち、画像処理の分野では、データがバイト単位でＤＲＡ
Ｍに書込む必要があるが、読出動作では、通常はデータ
が１ワード（すなわち２バイト）または２ワード単位で
扱われる。したがって、このような分野では、１ＣＡＳ
／２ＷＥタイプのＤＲＡＭが使用されることになる。
とえば、図９に示したパーソナルコンピュータなどのメ
モリシステムにおいてしばしば使用される。その理由
は、一般にコンピュータシステムにおいてデータがバイ
ト単位で扱われることが多いからである。したがって、
バイト単位、すなわち８ビット単位でデータを読出およ
び書込することのできる２ＣＡＳ／１ＷＥタイプのＤＲ
ＡＭが使用される。他方、画像処理の分野では、バイト
単位でのデータの読出が通常必要とされない。すなわ
ち、画像処理の分野では、データがバイト単位でＤＲＡ
Ｍに書込む必要があるが、読出動作では、通常はデータ
が１ワード（すなわち２バイト）または２ワード単位で
扱われる。したがって、このような分野では、１ＣＡＳ
／２ＷＥタイプのＤＲＡＭが使用されることになる。
【００１２】図１４は、２ＣＡＳ／１ＷＥタイプのＤＲ
ＡＭのための入力バッファ回路の回路図である。図１４
を参照して、外部的に与えられる信号／ＵＣＡＳ，／Ｌ
ＣＡＳおよび／ＷＥは、金線４１ないし４３を介して、
半導体チップ上に設けられたボンディングパッド３１な
いし３３にそれぞれ与えられる。２ＣＡＳ／１ＷＥタイ
プのための入力バッファ回路２は、ボンディングパッド
３１ないし３３に与えられた信号を受けるように接続さ
れる。したがって、入力バッファ回路２は、内部信号／
ＵＣＡＳ，／ＬＣＡＳおよび／ＷＥを出力し、それらを
図示されていないクロックジェネレータに与える。
ＡＭのための入力バッファ回路の回路図である。図１４
を参照して、外部的に与えられる信号／ＵＣＡＳ，／Ｌ
ＣＡＳおよび／ＷＥは、金線４１ないし４３を介して、
半導体チップ上に設けられたボンディングパッド３１な
いし３３にそれぞれ与えられる。２ＣＡＳ／１ＷＥタイ
プのための入力バッファ回路２は、ボンディングパッド
３１ないし３３に与えられた信号を受けるように接続さ
れる。したがって、入力バッファ回路２は、内部信号／
ＵＣＡＳ，／ＬＣＡＳおよび／ＷＥを出力し、それらを
図示されていないクロックジェネレータに与える。
【００１３】図１５は、１ＣＡＳ／２ＷＥタイプのＤＲ
ＡＭのための入力バッファ回路の回路図である。図１４
に示したものと同様に、１ＣＡＳ／２ＷＥタイプのため
の入力バッファ回路３は、外部的に与えられる信号／Ｃ
ＡＳ，／ＵＷＥおよび／ＬＷＥを受けるように接続され
る。この入力バッファ回路３は、内部信号／ＣＡＳ，／
ＵＷＥおよび／ＬＷＥを出力し、それらを図示されてい
ないクロックジェネレータに与える。
ＡＭのための入力バッファ回路の回路図である。図１４
に示したものと同様に、１ＣＡＳ／２ＷＥタイプのため
の入力バッファ回路３は、外部的に与えられる信号／Ｃ
ＡＳ，／ＵＷＥおよび／ＬＷＥを受けるように接続され
る。この入力バッファ回路３は、内部信号／ＣＡＳ，／
ＵＷＥおよび／ＬＷＥを出力し、それらを図示されてい
ないクロックジェネレータに与える。
【００１４】
【発明が解決しようとする課題】図１４および図１５に
示した入力バッファ回路２および３は、互いに類似した
ものであるが、２ＣＡＳ／１ＷＥタイプおよび１ＣＡＳ
／２ＷＥタイプのそれぞれのＤＲＡＭに固有のものであ
ることが指摘される。言い換えると、図１４に示した入
力バッファ回路２は、１ＣＡＳ／２ＷＥタイプのＤＲＡ
Ｍのための入力バッファ回路として使用できない。他
方、図１５に示した入力バッファ回路３は、２ＣＡＳ／
１ＷＥタイプのＤＲＡＭのための入力バッファ回路とし
て使用できない。したがって、製造工場においては、ほ
ぼすべての回路構成が同様であるが入力バッファ回路に
おいてのみ互いに異なった２つのＤＲＡＭを生産する必
要がある。すなわち、入力バッファ回路のための回路パ
ターンのみが異なった類似のマスクパターンが準備さ
れ、ほぼ同じ製造工程からなる２つの生産ラインが必要
となっていた。このことは、半導体製造工場における設
計効率，生産効率およびテスト効率などの様々な点にお
いて効率の低下をもたらす。これに加えて、製造される
ＤＲＡＭの用途が製造の初期の段階で決定されてしまう
ので、急激な需要の変動に容易に対応できなかったこと
も指摘される。
示した入力バッファ回路２および３は、互いに類似した
ものであるが、２ＣＡＳ／１ＷＥタイプおよび１ＣＡＳ
／２ＷＥタイプのそれぞれのＤＲＡＭに固有のものであ
ることが指摘される。言い換えると、図１４に示した入
力バッファ回路２は、１ＣＡＳ／２ＷＥタイプのＤＲＡ
Ｍのための入力バッファ回路として使用できない。他
方、図１５に示した入力バッファ回路３は、２ＣＡＳ／
１ＷＥタイプのＤＲＡＭのための入力バッファ回路とし
て使用できない。したがって、製造工場においては、ほ
ぼすべての回路構成が同様であるが入力バッファ回路に
おいてのみ互いに異なった２つのＤＲＡＭを生産する必
要がある。すなわち、入力バッファ回路のための回路パ
ターンのみが異なった類似のマスクパターンが準備さ
れ、ほぼ同じ製造工程からなる２つの生産ラインが必要
となっていた。このことは、半導体製造工場における設
計効率，生産効率およびテスト効率などの様々な点にお
いて効率の低下をもたらす。これに加えて、製造される
ＤＲＡＭの用途が製造の初期の段階で決定されてしまう
ので、急激な需要の変動に容易に対応できなかったこと
も指摘される。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、その１つの目的は、ＤＲＡＭの
製造における効率を高めることである。
ためになされたもので、その１つの目的は、ＤＲＡＭの
製造における効率を高めることである。
【００１６】この発明のもう１つの目的は、ＤＲＡＭの
需要の急激な変動に対し、その製造を素早く対応させる
ことである。
需要の急激な変動に対し、その製造を素早く対応させる
ことである。
【００１７】
【課題を解決するための手段】この発明にかかるダイナ
ミックランダムアクセスメモリ装置は、必要に応じて、
第１および第２のカラムアドレスストローブ信号ならび
に単一の書込イネーブル信号により制御される第１の読
出および書込制御タイプまたは単一のカラムアドレスス
トローブ信号ならびに第１および第２の書込イネーブル
信号により制御される第２の読出および書込制御タイプ
のいずれかのものとして使用可能である。この装置は、
半導体基板と、外部的に与えられる少なくとも３つの外
部制御クロック信号を受ける受信手段と、外部的に供給
される電源電圧を受ける電源入力リードと、基板上に形
成された予め定められたボンディングパッドと、基板上
に形成され、かつ予め定められたボンディングパッドの
電位に応答して、受信された少なくとも３つの外部制御
クロック信号を第１または第２の読出および書込制御タ
イプのいずれかにおいて使用される内部制御クロック信
号に変換する信号変換手段とを含む。内部制御クロック
信号は、第１および第２のカラムアドレスストローブ信
号ならびに単一の書込イネーブル信号または単一のカラ
ムアドレスストローブ信号ならびに第１および第２の書
込イネーブル信号のいずれかに相当する。予め定められ
たボンディングパッドの電位は、電源入力リードと予め
定められたボンディングパッドとの間の接続の有無によ
り決定される。
ミックランダムアクセスメモリ装置は、必要に応じて、
第１および第２のカラムアドレスストローブ信号ならび
に単一の書込イネーブル信号により制御される第１の読
出および書込制御タイプまたは単一のカラムアドレスス
トローブ信号ならびに第１および第２の書込イネーブル
信号により制御される第２の読出および書込制御タイプ
のいずれかのものとして使用可能である。この装置は、
半導体基板と、外部的に与えられる少なくとも３つの外
部制御クロック信号を受ける受信手段と、外部的に供給
される電源電圧を受ける電源入力リードと、基板上に形
成された予め定められたボンディングパッドと、基板上
に形成され、かつ予め定められたボンディングパッドの
電位に応答して、受信された少なくとも３つの外部制御
クロック信号を第１または第２の読出および書込制御タ
イプのいずれかにおいて使用される内部制御クロック信
号に変換する信号変換手段とを含む。内部制御クロック
信号は、第１および第２のカラムアドレスストローブ信
号ならびに単一の書込イネーブル信号または単一のカラ
ムアドレスストローブ信号ならびに第１および第２の書
込イネーブル信号のいずれかに相当する。予め定められ
たボンディングパッドの電位は、電源入力リードと予め
定められたボンディングパッドとの間の接続の有無によ
り決定される。
【００１８】
【作用】この発明におけるダイナミックランダムアクセ
スメモリ装置では、信号変換手段が、予め定められたボ
ンディングパッドの電位に応答して、外部制御クロック
信号を第１または第２の読出および書込制御タイプのい
ずれかにおいて使用される内部制御クロック信号に変換
する。上記の２つの制御タイプの選択は、電源入力リー
ドと予め定められたボンディングパッドとの間の接続の
有無により決定できるので、上記２つのいずれのタイプ
にも適用可能なダイナミックランダムアクセスメモリ装
置をそのうちの一方に製造工程における最終段階で決定
できる。したがって、製造における効率が高められ、か
つ、需要の急激な変動に対し製造を素早く対応させるこ
とができる。
スメモリ装置では、信号変換手段が、予め定められたボ
ンディングパッドの電位に応答して、外部制御クロック
信号を第１または第２の読出および書込制御タイプのい
ずれかにおいて使用される内部制御クロック信号に変換
する。上記の２つの制御タイプの選択は、電源入力リー
ドと予め定められたボンディングパッドとの間の接続の
有無により決定できるので、上記２つのいずれのタイプ
にも適用可能なダイナミックランダムアクセスメモリ装
置をそのうちの一方に製造工程における最終段階で決定
できる。したがって、製造における効率が高められ、か
つ、需要の急激な変動に対し製造を素早く対応させるこ
とができる。
【００１９】
【実施例】図２は、この発明の一実施例を示す１６ビッ
ト構成を有するＤＲＡＭのブロック図である。図２を参
照して、ＤＲＡＭ３００は、４メガビットのデータをス
トアするためのメモリセルを備えたメモリセルアレイ６
０と、外部的に与えられる外部アドレス信号Ａ０ないし
Ａ９を受けるためのアドレスバッファ６５と、ロウアド
レス信号ＲＡ０ないしＲＡ９をデコードするロウデコー
ダ６７と、カラムアドレス信号ＣＡ０ないしＣＡ７をデ
コードするカラムデコーダ６８と、メモリセルから読出
されたデータ信号を増幅するセンスアンプおよびＩ／Ｏ
コントロール回路６６とを含む。Ｉ／Ｏコントロール信
号は、上位バイト用出力バッファ６１と下位バイト用出
力バッファ６３とに与えられる。メモリセルアレイ６０
は、上位バイトのための入力バッファ６２と下位バイト
のための入力バッファ６４とに接続される。上位バイト
のための出力バッファ６１および入力バッファ６２は、
上位バイトのデータビットＤＱ９ないしＤＱ１６用リー
ドに接続される。下位バイトのための出力バッファ６３
および入力バッファ６４は、下位バイトのデータビット
ＤＱ１ないしＤＱ８のためのリードに接続される。も
し、このＤＲＡＭ３００が１バイトごとにパリティビッ
トを有するものとすれば、２つのパリティビットＤＱ９
およびＤＱ１８のための２つのリードが追加される。こ
れらの入出力バッファ６１ないし６４は、クロックジェ
ネレータ５０から発生される制御信号に応答して動作さ
れる。
ト構成を有するＤＲＡＭのブロック図である。図２を参
照して、ＤＲＡＭ３００は、４メガビットのデータをス
トアするためのメモリセルを備えたメモリセルアレイ６
０と、外部的に与えられる外部アドレス信号Ａ０ないし
Ａ９を受けるためのアドレスバッファ６５と、ロウアド
レス信号ＲＡ０ないしＲＡ９をデコードするロウデコー
ダ６７と、カラムアドレス信号ＣＡ０ないしＣＡ７をデ
コードするカラムデコーダ６８と、メモリセルから読出
されたデータ信号を増幅するセンスアンプおよびＩ／Ｏ
コントロール回路６６とを含む。Ｉ／Ｏコントロール信
号は、上位バイト用出力バッファ６１と下位バイト用出
力バッファ６３とに与えられる。メモリセルアレイ６０
は、上位バイトのための入力バッファ６２と下位バイト
のための入力バッファ６４とに接続される。上位バイト
のための出力バッファ６１および入力バッファ６２は、
上位バイトのデータビットＤＱ９ないしＤＱ１６用リー
ドに接続される。下位バイトのための出力バッファ６３
および入力バッファ６４は、下位バイトのデータビット
ＤＱ１ないしＤＱ８のためのリードに接続される。も
し、このＤＲＡＭ３００が１バイトごとにパリティビッ
トを有するものとすれば、２つのパリティビットＤＱ９
およびＤＱ１８のための２つのリードが追加される。こ
れらの入出力バッファ６１ないし６４は、クロックジェ
ネレータ５０から発生される制御信号に応答して動作さ
れる。
【００２０】クロックジェネレータ５０は、このＤＲＡ
Ｍ３００を制御するのに必要な様々な制御クロック信号
φ０，φ１，φ２などを発生する。ＯＥ入力バッファ７
１は、外部的に与えられる出力イネーブル信号／ＯＥを
受け、それをクロックジェネレータ５０に与える。同様
に、ＲＡＳ入力バッファ７２は、外部的に与えられるロ
ウアドレスストローブ信号／ＲＡＳを受け、それをクロ
ックジェネレータ５０に与える。
Ｍ３００を制御するのに必要な様々な制御クロック信号
φ０，φ１，φ２などを発生する。ＯＥ入力バッファ７
１は、外部的に与えられる出力イネーブル信号／ＯＥを
受け、それをクロックジェネレータ５０に与える。同様
に、ＲＡＳ入力バッファ７２は、外部的に与えられるロ
ウアドレスストローブ信号／ＲＡＳを受け、それをクロ
ックジェネレータ５０に与える。
【００２１】変換回路７０は、２ＣＡＳ／１ＷＥタイプ
のための外部制御クロック信号または１ＣＡＳ／２ＷＥ
タイプタイプのための外部制御クロック信号のいずれか
を受けるように接続される。すなわち、ＤＲＡＭ３００
が前者のタイプのものとして使用される場合では、信号
／ＵＣＡＳ，／ＬＣＡＳおよび／ＷＥがリード２１，２
２および２３を介して変換回路７０に与えられる。他
方、ＤＲＡＭ３００が後者のタイプのものとして使用さ
れる場合では、信号／ＣＡＳ，／ＵＷＥおよび／ＬＷＥ
がリード２１，２３および２４を介して変換回路７０に
与えられる。変換回路７０は、以下に述べる動作に基づ
いて、内部制御クロック信号／ＵＣＡＳ，／ＬＣＡＳ，
／ＬＷＥ，／ＣＷＥ，／ＵＷＥおよびＣＡＣのうちのい
くつかを選択的に発生する。
のための外部制御クロック信号または１ＣＡＳ／２ＷＥ
タイプタイプのための外部制御クロック信号のいずれか
を受けるように接続される。すなわち、ＤＲＡＭ３００
が前者のタイプのものとして使用される場合では、信号
／ＵＣＡＳ，／ＬＣＡＳおよび／ＷＥがリード２１，２
２および２３を介して変換回路７０に与えられる。他
方、ＤＲＡＭ３００が後者のタイプのものとして使用さ
れる場合では、信号／ＣＡＳ，／ＵＷＥおよび／ＬＷＥ
がリード２１，２３および２４を介して変換回路７０に
与えられる。変換回路７０は、以下に述べる動作に基づ
いて、内部制御クロック信号／ＵＣＡＳ，／ＬＣＡＳ，
／ＬＷＥ，／ＣＷＥ，／ＵＷＥおよびＣＡＣのうちのい
くつかを選択的に発生する。
【００２２】図３は、図２に示したクロックジェネレー
タし５０およびその周辺回路のブロック図である。図３
を参照して、クロックジェネレータ５０は、出力イネー
ブル（ＯＥ）制御回路５１と、上位バイトのための書込
イネーブル（ＷＥ）制御回路５２と、共通に使用される
書込イネーブル制御回路５３と、下位バイトのための書
込イネーブル制御回路５４と、ロウアドレスストローブ
（ＲＡＳ）制御回路５５とを含む。制御回路５１は、出
力イネーブル制御信号φ１１およびφ１３を上位バイト
用出力バッファ６１および下位バイト用出力バッファ６
３にそれぞれ与える。制御回路５２は、上位バイトのた
めの書込イネーブル信号φ１２を上位バイト用入力バッ
ファ６２に与える。制御回路路５４は、下位バイトのた
めの書込イネーブル信号φ１４を下位バイト用入力バッ
ファ６４に与える。制御回路５５は、ロウアドレススト
ローブのための制御信号を図示されていないロウアドレ
スバッファおよびロウデコーダへ与える。
タし５０およびその周辺回路のブロック図である。図３
を参照して、クロックジェネレータ５０は、出力イネー
ブル（ＯＥ）制御回路５１と、上位バイトのための書込
イネーブル（ＷＥ）制御回路５２と、共通に使用される
書込イネーブル制御回路５３と、下位バイトのための書
込イネーブル制御回路５４と、ロウアドレスストローブ
（ＲＡＳ）制御回路５５とを含む。制御回路５１は、出
力イネーブル制御信号φ１１およびφ１３を上位バイト
用出力バッファ６１および下位バイト用出力バッファ６
３にそれぞれ与える。制御回路５２は、上位バイトのた
めの書込イネーブル信号φ１２を上位バイト用入力バッ
ファ６２に与える。制御回路路５４は、下位バイトのた
めの書込イネーブル信号φ１４を下位バイト用入力バッ
ファ６４に与える。制御回路５５は、ロウアドレススト
ローブのための制御信号を図示されていないロウアドレ
スバッファおよびロウデコーダへ与える。
【００２３】制御回路５１は、入力バッファ７１から出
力された信号／ＯＥならびに変換回路７０から出力され
る信号／ＣＡＳ，／ＣＷＥおよび／ＬＣＡＳを受けるよ
うに接続される。制御回路５２は、変換回路７０から出
力される信号／ＵＣＡＳおよび／ＵＷＥを受けるように
接続される。制御回路５４は、変換回路７０から出力さ
れる信号／ＬＣＡＳおよび／ＬＷＥを受けるように接続
される。変換回路７０から出力されたカラムアドレス制
御信号ＣＡＣは、図示されていないカラムアドレスバッ
ファへ与えられる。変換回路７０は、パワーオンリセッ
ト回路７３から発生されるパワーオンリセット信号ＰＯ
Ｒを受けるように接続される。パワーオンリセット回路
７３は、外部的に供給される電源電圧Ｖｃｃを受けるた
めのリード２６に接続される。
力された信号／ＯＥならびに変換回路７０から出力され
る信号／ＣＡＳ，／ＣＷＥおよび／ＬＣＡＳを受けるよ
うに接続される。制御回路５２は、変換回路７０から出
力される信号／ＵＣＡＳおよび／ＵＷＥを受けるように
接続される。制御回路５４は、変換回路７０から出力さ
れる信号／ＬＣＡＳおよび／ＬＷＥを受けるように接続
される。変換回路７０から出力されたカラムアドレス制
御信号ＣＡＣは、図示されていないカラムアドレスバッ
ファへ与えられる。変換回路７０は、パワーオンリセッ
ト回路７３から発生されるパワーオンリセット信号ＰＯ
Ｒを受けるように接続される。パワーオンリセット回路
７３は、外部的に供給される電源電圧Ｖｃｃを受けるた
めのリード２６に接続される。
【００２４】図１は、図２および図３に示した変換回路
７０において設けられた変換バッファ８０の回路図であ
る。変換回路７０は、この変換バッファ８０と、変換制
御器９４とを含む。図１を参照して、変換バッファ８０
は、ＮＯＲゲート８１ないし８８と、インバータ８９な
いし９３とを含む。変換バッファ８０は、変換制御器９
４から発生される変換制御信号φ２１およびφ２２に応
答して制御される。変換制御器９４は、パワーオンリセ
ット回路７３から発生される信号ＰＯＲを受ける。
７０において設けられた変換バッファ８０の回路図であ
る。変換回路７０は、この変換バッファ８０と、変換制
御器９４とを含む。図１を参照して、変換バッファ８０
は、ＮＯＲゲート８１ないし８８と、インバータ８９な
いし９３とを含む。変換バッファ８０は、変換制御器９
４から発生される変換制御信号φ２１およびφ２２に応
答して制御される。変換制御器９４は、パワーオンリセ
ット回路７３から発生される信号ＰＯＲを受ける。
【００２５】半導体チップ１上にボンディングパッド３
１ないし３６が形成されている。ボンディングパッド３
１ないし３４は、変換バッファ８０の入力に接続され
る。ボンディングパッド３５は、変換制御器９４の入力
に接続される。ボンディングパッド３１ないし３３は、
金線１１ないし１３を介して外部制御クロック信号入力
用リード２１ないし２３にそれぞれ接続される。図１
は、図２に示したＤＲＡＭ３００が２ＣＡＳ／１ＷＥタ
イプのものとして使用される場合を示しているので、信
号／ＵＣＡＳ，／ＬＣＡＳおよび／ＷＥがリード２１，
２２および２３にそれぞれ与えられる。リード２４とボ
ンディングパッド３４との間は金線により接続されな
い。また、リード２５とボンディングパッド３５との間
も、金線により接続されない。したがって、ボンディン
グパッド３５はフローティング状態にもたらされてい
る。
１ないし３６が形成されている。ボンディングパッド３
１ないし３４は、変換バッファ８０の入力に接続され
る。ボンディングパッド３５は、変換制御器９４の入力
に接続される。ボンディングパッド３１ないし３３は、
金線１１ないし１３を介して外部制御クロック信号入力
用リード２１ないし２３にそれぞれ接続される。図１
は、図２に示したＤＲＡＭ３００が２ＣＡＳ／１ＷＥタ
イプのものとして使用される場合を示しているので、信
号／ＵＣＡＳ，／ＬＣＡＳおよび／ＷＥがリード２１，
２２および２３にそれぞれ与えられる。リード２４とボ
ンディングパッド３４との間は金線により接続されな
い。また、リード２５とボンディングパッド３５との間
も、金線により接続されない。したがって、ボンディン
グパッド３５はフローティング状態にもたらされてい
る。
【００２６】図４は、図１に示した変換制御器９４の回
路図である。図４を参照して、この変換制御器９４は、
電源ＶｃｃとノードＮ１との間に並列に接続されたＰＭ
ＯＳトランジスタ９５および９６と、電源Ｖｃｃとノー
ドＮ１との間に接続されたＮＭＯＳトランジスタ９７
と、ノードＮ１とトランジスタ９６のゲートとの間にカ
スケードされた３つのインバータ９８と，インバータ９
９および１００とを含む。ノードＮ１は、ボンディング
パッド３５に接続される。トランジスタ９５は、ゲート
がパワーオンリセット回路７３から発生されるパワーオ
ンリセット信号ＰＯＲを受けるように接続される。
路図である。図４を参照して、この変換制御器９４は、
電源ＶｃｃとノードＮ１との間に並列に接続されたＰＭ
ＯＳトランジスタ９５および９６と、電源Ｖｃｃとノー
ドＮ１との間に接続されたＮＭＯＳトランジスタ９７
と、ノードＮ１とトランジスタ９６のゲートとの間にカ
スケードされた３つのインバータ９８と，インバータ９
９および１００とを含む。ノードＮ１は、ボンディング
パッド３５に接続される。トランジスタ９５は、ゲート
がパワーオンリセット回路７３から発生されるパワーオ
ンリセット信号ＰＯＲを受けるように接続される。
【００２７】次に、動作について説明する。図５は、図
２に示したＤＲＡＭ３００が２ＣＡＳ／１ＷＥタイプの
ものとして使用される場合における、図４に示した変換
制御器９４のタイミングチャートである。この場合で
は、ボンディングパッド３５が開放されている。時刻ｔ
１において、電源Ｖｃｃが供給され始める。時刻ｔ２ま
では低レベルの信号／ＰＯＲが与えられるので、トラン
ジスタ９５がオンする。したがって、ノードＮ１が電源
電圧の上昇とともに充電される。ノードＮ１の電位が上
昇すると、ノードＮ２の電位が３つのインバータ９８に
より下降する。したがって、トランジスタ９６がオン
し、ノードＮ１の充電がさらに加速される。時刻ｔ２に
おいて信号／ＰＯＲが高レベルになったとき、トランジ
スタ９５がオフするが、トランジスタ９６はオンし続け
る。ノードＮ１の電位が上昇されると、トランジスタ９
７がオンする。したがって、ノードＮ１は、トランジス
タ９６および９７により高レベルに保持される。その結
果、変換制御信号φ２１が高レベルに保持され、信号φ
２２は低レベルに保たれる。
２に示したＤＲＡＭ３００が２ＣＡＳ／１ＷＥタイプの
ものとして使用される場合における、図４に示した変換
制御器９４のタイミングチャートである。この場合で
は、ボンディングパッド３５が開放されている。時刻ｔ
１において、電源Ｖｃｃが供給され始める。時刻ｔ２ま
では低レベルの信号／ＰＯＲが与えられるので、トラン
ジスタ９５がオンする。したがって、ノードＮ１が電源
電圧の上昇とともに充電される。ノードＮ１の電位が上
昇すると、ノードＮ２の電位が３つのインバータ９８に
より下降する。したがって、トランジスタ９６がオン
し、ノードＮ１の充電がさらに加速される。時刻ｔ２に
おいて信号／ＰＯＲが高レベルになったとき、トランジ
スタ９５がオフするが、トランジスタ９６はオンし続け
る。ノードＮ１の電位が上昇されると、トランジスタ９
７がオンする。したがって、ノードＮ１は、トランジス
タ９６および９７により高レベルに保持される。その結
果、変換制御信号φ２１が高レベルに保持され、信号φ
２２は低レベルに保たれる。
【００２８】図１に示した変換バッファ８０は、高レベ
ルの変換制御信号φ２１および低レベルの信号φ２２を
受け、次のように動作する。ＮＯＲゲート８１および８
４は、低レベルの信号φ２２に応答して不能化される。
他方、ＮＯＲゲート８２および８３は、高レベルの信号
φ２１に応答して能動化される。したがって、ＮＯＲゲ
ート８２および８３は、それぞれに与えられた入力信号
を伝送する。したがって、外部的に与えられた／ＬＣＡ
Ｓは、ＮＯＲゲート８２および８５を介して内部信号／
ＬＣＡＳとして出力される。外部的に与えられた信号／
ＵＣＡＳは、インバータ８９および９１を介して内部信
号／ＵＣＡＳとして出力される。外部的に与えられた信
号／ＷＥは、インバータ９０および９２を介して内部信
号／ＷＥとして出力される。ＮＯＲゲート８７は、カラ
ムアドレス制御のための信号ＣＡＣを出力する。ＮＯＲ
ゲート８８は、共通に使用される内部信号／ＣＷＥを出
力する。変換バッファ８０から発生された内部制御クロ
ック信号／ＵＣＡＳ，／ＬＣＡＳ，／ＷＥおよび／ＣＷ
Ｅは、図３に示したクロックジェネレータ５０に与えら
れ、クロックジェネレータ５０は、このＤＲＡＭ３００
が２ＣＡＳ／１ＷＥタイプのものとして動作するように
入出力バッファ６１ないし６４を制御する。
ルの変換制御信号φ２１および低レベルの信号φ２２を
受け、次のように動作する。ＮＯＲゲート８１および８
４は、低レベルの信号φ２２に応答して不能化される。
他方、ＮＯＲゲート８２および８３は、高レベルの信号
φ２１に応答して能動化される。したがって、ＮＯＲゲ
ート８２および８３は、それぞれに与えられた入力信号
を伝送する。したがって、外部的に与えられた／ＬＣＡ
Ｓは、ＮＯＲゲート８２および８５を介して内部信号／
ＬＣＡＳとして出力される。外部的に与えられた信号／
ＵＣＡＳは、インバータ８９および９１を介して内部信
号／ＵＣＡＳとして出力される。外部的に与えられた信
号／ＷＥは、インバータ９０および９２を介して内部信
号／ＷＥとして出力される。ＮＯＲゲート８７は、カラ
ムアドレス制御のための信号ＣＡＣを出力する。ＮＯＲ
ゲート８８は、共通に使用される内部信号／ＣＷＥを出
力する。変換バッファ８０から発生された内部制御クロ
ック信号／ＵＣＡＳ，／ＬＣＡＳ，／ＷＥおよび／ＣＷ
Ｅは、図３に示したクロックジェネレータ５０に与えら
れ、クロックジェネレータ５０は、このＤＲＡＭ３００
が２ＣＡＳ／１ＷＥタイプのものとして動作するように
入出力バッファ６１ないし６４を制御する。
【００２９】図７は、図２に示したＤＲＡＭ３００が１
ＣＡＳ／２ＷＥタイプのものとして使用される場合にお
ける接続を示す回路図である。図７を参照して、外部制
御信号入力用リード２１，２３および２４が、金線１
１，１３および１４を介してボンディングパッド３１，
３３および３４それぞれ接続される。これに加えて、ボ
ンディングパッド３５が金線１５を介して接地電位入力
用リード２５に接続される。
ＣＡＳ／２ＷＥタイプのものとして使用される場合にお
ける接続を示す回路図である。図７を参照して、外部制
御信号入力用リード２１，２３および２４が、金線１
１，１３および１４を介してボンディングパッド３１，
３３および３４それぞれ接続される。これに加えて、ボ
ンディングパッド３５が金線１５を介して接地電位入力
用リード２５に接続される。
【００３０】図６は、図２に示したＤＲＡＭ３００が１
ＣＡＳ／２ＷＥタイプのものとして使用される場合にお
ける、図４に示した変換制御器９４の動作を示すタイミ
ングチャートである。この場合では、ボンディングパッ
ド３５が接地電位のリード２５に金線により接続され
る。したがって、時刻ｔ１およびｔ２の間の期間におい
てトランジスタ９５がオンする。トランジスタ９５は、
電流駆動能力が小さいので、ノードＮ１が低レベルのま
ま保持される。したがって、ノードＮ２が高レベルに保
持されるので、低レベルの変換制御信号φ２１および高
レベルの変換制御信号φ２２が出力される。
ＣＡＳ／２ＷＥタイプのものとして使用される場合にお
ける、図４に示した変換制御器９４の動作を示すタイミ
ングチャートである。この場合では、ボンディングパッ
ド３５が接地電位のリード２５に金線により接続され
る。したがって、時刻ｔ１およびｔ２の間の期間におい
てトランジスタ９５がオンする。トランジスタ９５は、
電流駆動能力が小さいので、ノードＮ１が低レベルのま
ま保持される。したがって、ノードＮ２が高レベルに保
持されるので、低レベルの変換制御信号φ２１および高
レベルの変換制御信号φ２２が出力される。
【００３１】したがって、この場合では、図７に示した
ＮＯＲゲート８１および８４が能動化され、他方、ＮＯ
Ｒゲート８２および８３が不能化される。その結果、外
部的に与えられた信号／ＣＡＳ，／ＵＷＥおよび／ＬＷ
Ｅは、変換バッファ８０により、クロックジェネレータ
５０にとって有効な内部制御クロック信号／ＣＡＳ，／
ＵＷＥおよび／ＬＷＥに変換される。
ＮＯＲゲート８１および８４が能動化され、他方、ＮＯ
Ｒゲート８２および８３が不能化される。その結果、外
部的に与えられた信号／ＣＡＳ，／ＵＷＥおよび／ＬＷ
Ｅは、変換バッファ８０により、クロックジェネレータ
５０にとって有効な内部制御クロック信号／ＣＡＳ，／
ＵＷＥおよび／ＬＷＥに変換される。
【００３２】図１および図７に示した回路では、インタ
ーロックのための制御信号がまったく示されていない
が、実際には、回路構成における様々な必要から変換バ
ッファ８０にインターロックのための制御信号を与える
必要がある。図８は、インターロックのための制御信号
ＩＮＴが与えられる場合の一例として、変換バッファ８
０′を示している。図８を参照して、図１に示したＮＯ
Ｒゲート８１および８２ならびにインバータ８９に代え
て、ＮＯＲゲート１０１，１０２および１０３が設けら
れる。これらのＮＯＲゲート１０１，１０２および１０
３は、インターロック制御信号ＩＮＴに応答して制御さ
れる。
ーロックのための制御信号がまったく示されていない
が、実際には、回路構成における様々な必要から変換バ
ッファ８０にインターロックのための制御信号を与える
必要がある。図８は、インターロックのための制御信号
ＩＮＴが与えられる場合の一例として、変換バッファ８
０′を示している。図８を参照して、図１に示したＮＯ
Ｒゲート８１および８２ならびにインバータ８９に代え
て、ＮＯＲゲート１０１，１０２および１０３が設けら
れる。これらのＮＯＲゲート１０１，１０２および１０
３は、インターロック制御信号ＩＮＴに応答して制御さ
れる。
【００３３】以上に述べたように、図１に示した変換バ
ッファ８０および図４に示した変換制御器９４を備えた
変換回路７０が図２に示したＤＲＡＭ３００に設けるこ
とにより、このＤＲＡＭ３００が金線の接続を除いて、
２ＣＡＳ／１ＷＥタイプおよび１ＣＡＳ／２ＷＥタイプ
のいずれにも使用可能となる。すなわち、金線１１，１
２，１３および１６を図１に示すように接続することに
より、図２に示したＤＲＡＭ３００が２ＣＡＳ／１ＷＥ
タイプのものとして使用され得る。一方、金線１１，１
３，１４および１５を図７に示すように接続することに
より、ＤＲＡＭ３００を１ＣＡＳ／２ＷＥタイプのもの
として使用され得る。ＤＲＡＭの使用可能なタイプが、
製造工場における最終段階で決定することができるの
で、ＤＲＡＭの需要の急激な変動に対し、製造を素早く
対応させることが可能となる。
ッファ８０および図４に示した変換制御器９４を備えた
変換回路７０が図２に示したＤＲＡＭ３００に設けるこ
とにより、このＤＲＡＭ３００が金線の接続を除いて、
２ＣＡＳ／１ＷＥタイプおよび１ＣＡＳ／２ＷＥタイプ
のいずれにも使用可能となる。すなわち、金線１１，１
２，１３および１６を図１に示すように接続することに
より、図２に示したＤＲＡＭ３００が２ＣＡＳ／１ＷＥ
タイプのものとして使用され得る。一方、金線１１，１
３，１４および１５を図７に示すように接続することに
より、ＤＲＡＭ３００を１ＣＡＳ／２ＷＥタイプのもの
として使用され得る。ＤＲＡＭの使用可能なタイプが、
製造工場における最終段階で決定することができるの
で、ＤＲＡＭの需要の急激な変動に対し、製造を素早く
対応させることが可能となる。
【００３４】これに加えて、図２に示したＤＲＡＭ３０
０は、一つの製造工程を経て製造することができるの
で、半導体製造工場において、ほとんど同じ製造工程を
備えた２つの生産ラインを設ける必要がなくなる。した
がって、ＤＲＡＭのための設計，生産およびテストなど
における効率が高められる。
０は、一つの製造工程を経て製造することができるの
で、半導体製造工場において、ほとんど同じ製造工程を
備えた２つの生産ラインを設ける必要がなくなる。した
がって、ＤＲＡＭのための設計，生産およびテストなど
における効率が高められる。
【００３５】上記の説明では、１６ビット構成を有する
ＤＲＡＭにこの発明が適用される場合について説明がな
されたが、この発明は３２ビット以上の構成を有するＤ
ＲＡＭに適用可能であることが指摘される。
ＤＲＡＭにこの発明が適用される場合について説明がな
されたが、この発明は３２ビット以上の構成を有するＤ
ＲＡＭに適用可能であることが指摘される。
【００３６】
【発明の効果】以上のように、この発明によれば、電源
入力リードと予め定められたボンディングパッドとの間
の接続の有無により、外部制御クロック信号を所望の制
御タイプのものに変換する信号変換手段を設けたので、
ダイナミックランダムアクセスメモリ装置の製造におけ
る効率が高められた。また、その需要の急激な変動に対
し、生産を素早く対応させることが可能となった。
入力リードと予め定められたボンディングパッドとの間
の接続の有無により、外部制御クロック信号を所望の制
御タイプのものに変換する信号変換手段を設けたので、
ダイナミックランダムアクセスメモリ装置の製造におけ
る効率が高められた。また、その需要の急激な変動に対
し、生産を素早く対応させることが可能となった。
【図１】図２および図３に示した変換回路において設け
られる変換バッファの回路図である。
られる変換バッファの回路図である。
【図２】この発明の一実施例を示すＤＲＡＭのブロック
図である。
図である。
【図３】図２に示したクロックジェネレータおよびその
周辺回路のブロック図である。
周辺回路のブロック図である。
【図４】図１に示した変換制御器の回路図である。
【図５】図４に示した変換制御器の動作を示すタイミン
グチャートである。
グチャートである。
【図６】図４に示した変換制御器の別の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図７】図１に示した変換バッファの別の使用例を示す
回路図である。
回路図である。
【図８】図１に示した変換バッファのさらに別の例を示
す回路図である。
す回路図である。
【図９】パーソナルコンピュータに使用されるメモリシ
ステムのブロック図である。
ステムのブロック図である。
【図１０】２ＣＡＳ／１ＷＥタイプのＤＲＡＭの上位バ
イト読出サイクルにおけるタイミングチャートである。
イト読出サイクルにおけるタイミングチャートである。
【図１１】２ＣＡＳ／１ＷＥタイプのＤＲＡＭの上位バ
イト書込サイクルにおけるタイミングチャートである。
イト書込サイクルにおけるタイミングチャートである。
【図１２】１ＣＡＳ／２ＷＥタイプのＤＲＡＭの読出サ
イクルのタイミングチャートである。
イクルのタイミングチャートである。
【図１３】１ＣＡＳ／２ＷＥタイプのＤＲＡＭの下位バ
イト書込サイクルにおけるタイミングチャートである。
イト書込サイクルにおけるタイミングチャートである。
【図１４】２ＣＡＳ／１ＷＥタイプのＤＲＡＭのための
従来の入力バッファ回路の回路図である。
従来の入力バッファ回路の回路図である。
【図１５】１ＣＡＳ／２ＷＥタイプのＤＲＡＭのための
従来の入力バッファ回路の回路図である。
従来の入力バッファ回路の回路図である。
１１ 金線 ２１ 外部クロック制御信号入力用リード ３１ ボンディングパッド ７３ パワーオンリセット回路 ８０ 変換バッファ ９４ 変換制御器
Claims (1)
- 【請求項１】 マルチビット構成を有するダイナミック
ランダムアクセスメモリ装置であって、前記装置は、必
要に応じて、第１および第２のカラムアドレスストロー
ブ信号ならびに単一の書込イネーブル信号により制御さ
れる第１の読出および書込制御タイプまたは単一のカラ
ムアドレス信号ならびに第１および第２の書込イネーブ
ル信号により制御される第２の読出および書込制御タイ
プのいずれかのものとして、使用可能であり、半導体基
板と、外部的に与えられる少なくとも３つの外部制御ク
ロック信号を受ける受信手段と、外部的に供給される電
源電圧を受ける電源入力リードと、前記基板上に形成さ
れた予め定められたボンディングパッドと、前記基板上
に形成され、かつ前記予め定められたボンディングパッ
ドの電位に応答して、前記受信手段により受信された前
記少なくとも３つの外部制御信号を、前記第１または第
２の読出および書込制御タイプのいずれかにおいて使用
される内部制御クロック信号に変換する信号変換手段と
を含み、前記内部制御クロック信号は、前記第１および
第２のカラムアドレスストローブ信号ならびに単一の書
込イネーブル信号または前記単一のカラムアドレススト
ローブ信号ならびに第１および第２の書込イネーブル信
号のいずれかであり、前記予め定められたボンディング
パッドの電位は、前記電源入力リードと前記予め定めら
れたボンディングパッドとの間の接続の有無により決定
される、ダイナミックランダムアクセスメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111445A JP2715009B2 (ja) | 1991-05-16 | 1991-05-16 | ダイナミックランダムアクセスメモリ装置 |
| US07/828,276 US5226008A (en) | 1991-05-16 | 1992-01-30 | Dynamic random access memory allowing determination of a read/write control type at the final step of manufacturing process |
| DE69227539T DE69227539T2 (de) | 1991-05-16 | 1992-02-27 | Dynamischer RAM-Speicher mit Möglichkeit einen Schreibe-/Lesesteuertypus zu bestimmen während der letzten Stufe des Herstellungsverfahrens |
| EP92301662A EP0513968B1 (en) | 1991-05-16 | 1992-02-27 | Dynamic random access memory allowing determination of a read/write control type at the final step of manufacturing process |
| KR1019920008132A KR950014251B1 (ko) | 1991-05-16 | 1992-05-14 | 다이너믹 랜덤 액세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111445A JP2715009B2 (ja) | 1991-05-16 | 1991-05-16 | ダイナミックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04339396A JPH04339396A (ja) | 1992-11-26 |
| JP2715009B2 true JP2715009B2 (ja) | 1998-02-16 |
Family
ID=14561385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111445A Expired - Lifetime JP2715009B2 (ja) | 1991-05-16 | 1991-05-16 | ダイナミックランダムアクセスメモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5226008A (ja) |
| EP (1) | EP0513968B1 (ja) |
| JP (1) | JP2715009B2 (ja) |
| KR (1) | KR950014251B1 (ja) |
| DE (1) | DE69227539T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
| US5412613A (en) * | 1993-12-06 | 1995-05-02 | International Business Machines Corporation | Memory device having asymmetrical CAS to data input/output mapping and applications thereof |
| US5923829A (en) | 1994-08-25 | 1999-07-13 | Ricoh Company, Ltd. | Memory system, memory control system and image processing system |
| US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
| KR0170905B1 (ko) * | 1995-11-06 | 1999-03-30 | 김주용 | 디램 |
| US5900021A (en) * | 1997-04-04 | 1999-05-04 | United Memories, Inc. | Pad input select circuit for use with bond options |
| US6347394B1 (en) | 1998-11-04 | 2002-02-12 | Micron Technology, Inc. | Buffering circuit embedded in an integrated circuit device module used for buffering clocks and other input signals |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| US4956811A (en) * | 1987-09-16 | 1990-09-11 | Hitachi, Ltd. | Semiconductor memory |
| US5018101A (en) * | 1987-09-16 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory |
-
1991
- 1991-05-16 JP JP3111445A patent/JP2715009B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-30 US US07/828,276 patent/US5226008A/en not_active Expired - Lifetime
- 1992-02-27 DE DE69227539T patent/DE69227539T2/de not_active Expired - Fee Related
- 1992-02-27 EP EP92301662A patent/EP0513968B1/en not_active Expired - Lifetime
- 1992-05-14 KR KR1019920008132A patent/KR950014251B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022297A (ko) | 1992-12-19 |
| EP0513968A2 (en) | 1992-11-19 |
| EP0513968A3 (en) | 1993-06-30 |
| JPH04339396A (ja) | 1992-11-26 |
| DE69227539D1 (de) | 1998-12-17 |
| DE69227539T2 (de) | 1999-05-20 |
| KR950014251B1 (ko) | 1995-11-23 |
| EP0513968B1 (en) | 1998-11-11 |
| US5226008A (en) | 1993-07-06 |
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