DE69227539T2 - Dynamischer RAM-Speicher mit Möglichkeit einen Schreibe-/Lesesteuertypus zu bestimmen während der letzten Stufe des Herstellungsverfahrens - Google Patents

Description

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
• Diese Erfindung bezieht sich allgemein auf dynamische Direktzugriffsspeichereinrichtung (DRAMs) und insbesondere auf eine dynamische Direktzugriffsspeichereinrichtung, die es ermöglicht, daß Daten gelesen und geschrieben werden auf einer Byte-Bei- Byte-Basis und eine Mehrbitkonfiguration aufweist.
Beschreibung der Hintergrundstechnik
• Eine Speicherkarte zum Speichern von Daten in einem Computersystem weist allgemein eine Zahl von Halbleiterspeichereinrichtungen auf. Eine Zahl von Halbleiterspeichern wie dynamische Direktzugriffsspeicher und statische Direktzugriffsspeicher sind auf der Speicherkarte angebracht, und diese sind mit einem großen Maß von Verdrahtung verbunden. Zum Verringern der Verdrahtung auf der Speicherkarte und des Leistungsverbrauches muß allgemein, die Zahl der auf der Karte angebrachten Halbleiterspeicher verringert werden. Es daher wünschenswert, die notwendige Speicherkapazität aufrecht zu erhalten und die Zahl der Halbleiterspeicher auf der Speicherkarte zu verringern. Es sollte darauf hingewiesen werden, daß bei der Vereinfachung der Steuerung der Halbleiterspeicher es ebenfalls wünschenswert ist, die Zahl der Halbleiterspeicher zu verringern.
• Fig. 9 ist ein Blockschaltbild eines Speichersystemes (oder einer Speicherkarte), die für einen Personalcomputer als ein Beispiel benutzt wird. Es wird Bezug genommen auf Fig. 9, dieses Speichersystem weist dynamische Direktzugriffsspeicher (hier im folgenden als "DRAM" bezeichnet) 201 und 202 auf, die jeweils eine 8-Bit-Konfiguration aufweisen. Ein Adreßdekoder 203 dekodiert ein Adreßsignal auf einem Adreßbus als Reaktion auf ein von einer CPU angelegtes Speicheranforderungssignal. Ein durch dieses Dekodieren bestimmtes RAM-Anforderungssignal wird an eine Zeitsteuerung 206 angelegt. Ein Auffrischzeitgeber 204 erzeugt ein Auffrischanforderungssignal und liefert es an die Zeitsteuerung 206. Die Zeitsteuerung 206 ist ebenfalls als Reaktion auf einen Lesebefehl und einen Schreibbefehl von der CPU tätig. Die Zeitsteuerung 206 legt ein Steuersignal an einen Steuersignaltreiber 208 als Reaktion auf ein angelegtes Steuersignal an. Der Steuersignaltreiber 208 erzeugt verschiedene Taktsignale /RAS, /CAS0 und CAS1, /WE und /OE, die zum Betreiben der DRAMs 201 und 202 notwendig sind. Ein Auffrischadreßzähler 205 erzeugt ein Auffrischadreßsignal als Reaktion auf ein von der Zeitsteuerung 206 erzeugtes Signal /REFAE. Ein Adreßmultiplexer 207 nimmt dieses Auffrischadreßsignal und ein Adreßsignal auf dem Adreßbus auf und legt gemultiplexte Adreßsignale MA0 bis MA9 an die zwei DRAMs 201 und 202 an. Datenpuffer 209 und 210 sind mit der CPU durch einen 16-Bit-Datenbus 211 verbunden. Der Datenpuffer 209 bearbeitet das untere Byte der Datenbit D1 bis D8 in den Daten von zwei Byte (16 Bit). Der Datenpuffer 210 bearbeitet das höhere Byte der Datenbit D9 bis D16. Die Datenpuffer 209 und 210 sind mit den DRAMs 201 bzw. 202 verbunden. Daher speichert der DRAM 201 ein niedrigeres Byte von Daten von Dl bis D8, und der DRAM 202 speichert ein höheres Byte der Daten D9 bis D16.
• Herkömmlicherweise bearbeiten die in dem in Fig. 9 gezeigten Computersystem benutzten DRAMs 201 und 202 Daten auf einer Byte- Bei-Byte-Basis, da ein DRAM mit einer 8-Bit-Konfiguration auf dem Markt ist. In vergangenen Jahren ist ein DRAM 200 mit einer 16-Bit-Konfiguration auf den Markt gekommen, so daß es möglich ist, einen DRAM 200 anstelle der zwei DRAMs 201 und 202 zu benutzen. Als Resultat ist die Zahl der in dem Computersystem benutzten DRAMs verringert, und daher ist Verringerung und Vereinfachung bei der Verdrahtung und Verringerung des Leistungsver brauches in einem Speichersystem oder einer Speicherkarte erreicht worden.
• Als ein DRAM mit einer 16-Bit-Konfiguration sind die folgenden Typen herkömmlicherweise bekannt gewesen. Der erste DRAM ermöglicht das Lesen und Schreiben als Reaktion auf zwei Spaltenadreßaktivierungssignale (hier im folgenden als "CAS" bezeichnet) und eines Schreibfreigabesignales (hier im folgenden als "WE" bezeichnet). Diese Art von RAM wird als ein 2CAS/1WE-Typ im folgenden bezeichnet. Der zweite DRAM ermöglicht das Lesen und Schreiben als Reaktion auf ein CAS-Signal und zwei WE-Signalen. Dieser Typ wird im folgenden als ein 1CAS/2WE-Typ bezeichnet. Da der in Fig. 9 gezeigte DRAM 200 als Reaktion auf zwei Signale /CAS0 und /CAS1 und ein Signal /WE betrieben wird, ist er ein 2CAS/1WE-Typ. Zusätzlich ermöglicht der dritte DRAM das Lesen und Schreiben als Reaktion auf ein CAS-Signal und ein WE-Signal. Dieser Typ von RAM wird im folgenden als ein 1CAS/1WE-Typ bezeichnet.
• Wenn ein DRAM eine 16-Bit-Konfiguration aufweist, erlaubt ein DRAM eines 1CAS/1WE-Typ Lesen und Schreiben von Daten auf einer 2-Byte-Bei-2-Byte-Basis, das heißt auf einer 16-Bit-Bei-16-Bit- Basis. Ein DRAM vom 1CAS/2WE-Typ erlaubt das Lesen von Daten auf einer 2-Byte-Bei-2-Byte-Basis, das heißt auf einer 16-Bit-Bei- 16-Bit-Basis und das Schreiben von Daten auf einer höher-Byte- Bei-höher-Byte- oder einer niedrigeren-Byte-Bei-niedrigeren- Byte-Basis (einer 8-Bit-Bei-8-Bit-Basis). Ein DRAM vom 2CAS/1WE- Typ verarbeitet Daten auf einer höher-Byte-Bei-höher-Byte- oder niedriger-Byte-Bei-niedriger-Byte-Basis (das ist auf einer 8- Bit-Bei-8-Bit-Basis) beim Lesen und Schreiben.
• Fig. 10 bis 13 sind Zeitablaufdiagramme bei einem typischen Betriebszyklus eines DRAM des oben erwähnten Types. Fig. 10 zeigt den Betrieb in einem Lesezyklus eines DRAM eines 2CAS/1WE- Types bei einem höheren Byte. Dieser DRAM wird als Reaktion auf ein Signal /LCAS für ein höheres Byte und ein Signal /LCAS und ein Signal /WE für ein niedrigeres Byte betrieben. Ein Signal /RAS fällt nachdem ein Signal /UCAS steigt, so daß ein Zeilenadreßsignal RA zum Bezeichnen von Daten in einem höheren Byte angenommen wird. Ein Spaltenadreßsignal CA wird ebenfalls als Reaktion auf das Fallen eines Signales /UCAS angenommen. Zu der Zeit bleibt ein Signal /WE auf einem hohen Pegel, so daß eine Lesetätigkeit ausgeführt wird. Als Reaktion auf das Fallen eines Signales /OE werden ausgelesene Datenbit DQ9 bis DQ16 in einem höheren Byte ausgegeben.
• Es wird Bezug genommen auf Fig. 11, ein Schreibzyklus in einem DRAM eines 2CAS/1WE-Typ eines höheren Byte ist gezeigt. In diesem Fall wird ein Spaltenadreßsignal zum Bezeichnen einer Speicherzelle, in der Datenbit DQ9 bis DQ16 in einem höheren Bit zu speichern sind, angenommen, und Daten DQ9 bis DQ16 werden in die bezeichnete Speicherzelle geschrieben.
• Es wird Bezug genommen auf Fig. 12, ein Lesezyklus in einem DRAM eines 1CAS/2WE-Typ ist gezeigt. Dieser DRAM wird als Reaktion auf ein Signal /CAS, ein Signal /UWE für ein höheres Byte und ein Signal /LWE für ein niedrigeres Byte betrieben.
• Es wird Bezug genommen auf Fig. 13, der Betrieb eines Schreibzyklus in einem DRAM eines 1CAS/2WE-Typ eines niedrigeren Byte ist gezeigt.
• Ein DRAM eines 2CAS/1WE-Typ wird oft zum Beispiel in einem Speichersystem wie ein Fig. 9 gezeigten Personalcomputer benutzt. Der Grund ist das allgemeine Daten häufig auf einer Byte-Bei- Byte-Basis in einem Computersystem verarbeitet werden. Daher wird der DRAM eines 2CAS/1WE-Typ, der das Lesen und Schreiben von Daten auf einer Byte-Bei-Byte-Basis erlaubt, das heißt auf einer 8-Bit-Bei-8-Bit-Basis, benutzt. Andererseits ist das Lesen auf einer Byte-Bei-Byte-Basis normalerweise auf dem Gebiet der Bildverarbeitung nicht notwendig. Auf dem Gebiet der Bildverarbeitung müssen Daten in einen DRAM auf einer Byte-Bei-Byte-Basis geschrieben werden, aber einer Lesetätigkeit werden die Daten normalerweise auf einer Wort-Bei-Wort-Basis (das heißt 2 Byte) oder auf einer 2-Wort-Bei-2-Wort-Basis verarbeitet. Auf solch einem Gebiet wird daher ein DRAM eines 1CAS/2WE-Typ benutzt.
• Fig. 14 ist ein Schaltdiagramm einer Eingabepufferschaltung für einen DRAM eines 2CAS/1WE-Types. Es wird Bezug genommen auf Fig. 14, extern gelieferte Signale /UCAS, /LCAS und /WE werden an Kontaktierungsflächen 31 bis 33, die auf einem Halbleiterchip vorgesehen sind, durch Golddrähte 41 bis 43 angelegt. Eine Eingangspufferschaltung 2 für einen 2CAS/1WE-Typ ist zum Empfangen der an die Kontaktierungsflächen 31 bis 33 angelegten Signale geschaltet, und daher gibt die Eingangspufferschaltung 2 interne Signale /UCAS, /LCAS und /WE aus und legt an einen nicht gezeigten Taktgenerator an.
• Fig. 15 ist ein Schaltdiagramm einer Eingangspufferschaltung für einen DRAM eines 1CAS/2WE-Types. Ähnlich zu der in Fig. 14 gezeigten ist eine Eingangspufferschaltung 3 für einen 1CAS/2WE- Typ zum Empfangen extern angelegter Signale /CAS, /UWE und /LWE geschaltet. Die in Fig. 14 und 15 gezeigten Eingangspufferschaltungen 2 und 3 sind ähnlich zu einander, aber es sollte darauf hingewiesen, daß diese speziell für DRAMs vom 2CAS/1WE- Typ bzw. vom 1CAS/2WE-Typ sind. Mit anderen Worten, die in Fig. 14 gezeigte Eingangspufferschaltung kann nicht als eine Eingangspufferschaltung für einen DRAM von einem 1CAS/2WE-Typ benutzt werden. Eine in Fig. 15 gezeigte Eingangspufferschaltung 3 kann nicht als eine Eingangspufferschaltung für einen DRAM eines 2CAS/1WE-Typ benutzt werden. Bei einer Herstellungsfabrik ist es daher notwendig, zwei Arten von DRAM zu erzeugen, bei denen fast alle Schaltungskonfigurationen die gleichen sind, wobei nur die Eingangspufferschaltungen sich voneinander unterscheiden. Ähnliche Maskenmuster, die sich nur in Schaltungsmustern für die Eingangspufferschaltungen unterscheiden, sind dargestellt worden, und zwei Arten von Herstellungslinien, die aus praktisch dem gleichen Herstellungsvorgang zusammengesetzt sind, sind notwendig gewesen. Dieses bringt eine Verminderung der Effektivität wie die Entwurfseffektivität, die Produktionseffektivität und die Testeffektivität bei einer Halbleiterherstellungsfabrik mit sich. Zusätzlich dazu sollte ebenfalls darauf hingewiesen werden, daß einer stark geänderten Anforderung nicht schnell begegnet werden kann, da die Benutzung der DRAMs, die hergestellt werden, in einer frühen Stufe des Herstellens bestimmt wird.
• Ein Anliegen der Erfindung ist es, die Effektivität bei der Herstellung von DRAMs zu verbessern.
• Ein anderes Anliegen der Erfindung ist es, es zu ermöglichen, das der herzustellende Typ des DRAM schnell geändert werden kann in Abhängigkeit von einer stark geänderten Anforderung von DRAMs.
• Das US-Patent 4 956 811 offenbart eine dynamische Direktzugriffsspeichereinrichtung mit einer Mehrbitkonfiguration, wobei die Betriebsart der Speichereinrichtung durch Einstellen des Potentiales an einer vorbestimmten Verbindungsanschlußfläche auswählbar ist, wobei zwei verschiedene Betriebsarten ausführbar sind, diese eine erste Lese-/Schreibsteuertätigkeit, die durch Einstellen der Verbindungsanschlußfläche auf ein erstes Potential ausgewählt wird, und eine zweite Lese- /Schreibsteuertätigkeit, die durch einstellen der Verbindungsanschlußfläche auf ein zweites Potential ausgewählt wird, ist.
• Gemäß einem Aspekt der vorliegenden Erfindung ist eine dynamische Direktzugriffsspeichereinrichtung vorgesehen, wie sie in Anspruch 1 angegeben ist.
• Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist ein Verfahren des Herstellens einer dynamischen Direktzugriffsspeichereinrichtung vorgesehen, wie sie in Anspruch 7 angegeben ist.
• Weitere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlich aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 ist ein Schaltbild eines Umwandlungspuffers, der in einer in Fig. 2 und 3 gezeigten Umwandlungsschaltung vorgesehen ist.
• Fig. 2 ist ein Blockschaltbild eines DRAM, das einer Ausführungsform der Erfindung zeigt.
• Fig. 3 ist ein Blockschaltbild eines in Fig. 2 gezeigten Taktgenerators und seiner peripheren Schaltung.
• Fig. 4 ist ein Schaltbild einer in Fig. 1 gezeigten Umwandlungssteuerung.
• Fig. 5 ist ein Zeitablaufdiagramm, das einen Betrieb der in Fig. 4 gezeigten Umwandlungssteuerung zeigt.
• Fig. 6 ist ein Zeitablaufdiagramm, das einen anderen Betrieb der in Fig. 4 gezeigten Umwandlungssteuerung zeigt.
• Fig. 7 ist ein Schaltbild, das eine andere Ausführungsform des in Fig. 1 gezeigten Umwandlungspuffers zeigt.
• Fig. 8 ist ein Schaltbild, das eine noch andere Ausführungsform des in Fig. 1 gezeigten Umwandlungspuffer zeigt.
• Fig. 9 ist ein Blockschaltbild eines in einem Personalcomputer benutzten Speichersystemes.
• Fig. 10 ist ein Zeitablaufdiagramm in einem Lesezyklus eines höheren Byte eines DRAM eines 2CAS/1WE-Types.
• Fig. 11 ist ein Zeitablaufdiagramm in einem Schreibzyklus eines höheren Byte des DRAM eines 2CAS/1WE-Types.
• Fig. 12 ist ein Zeitablaufdiagramm eines Lesezyklus eines DRAM eines 1CAS/2WE-Types.
• Fig. 13 ist ein Zeitablaufdiagramm in einem Schreibzyklus eines unteren Byte des DRAM eines 1CAS/2WE-Types.
• Fig. 14 ist ein Schaltdiagramm einer herkömmlichen Eingangspufferschaltung für den DRAM eines 2CAS/1WE-Types.
• Fig. 15 ist ein Schaltbild einer herkömmlichen Eingangspufferschaltung für den DRAM eines 1CAS/2WE-Types.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
• Fig. 2 ist ein Blockschaltbild eines DRAM mit einer 16-Bit- Konfiguration, das eine Ausführungsform dieser Erfindung zeigt. Es wird Bezug genommen auf Fig. 2, ein DRAM 300 weist ein Speicherzellenfeld 60 mit Speicherzellen zum Speichern von 4 Megabit Daten, einen Adreßpuffer 65 zum Empfangen extern angelegter externer Adreßsignale A0 bis A9, einen Zeilendekoder 67, der Zeilenadreßsignale RA0 bis RA9 dekodiert, einen Spaltendekoder 68, der Spaltenadreßsignale CA0 bis CA7 dekodiert, und eine Leseverstärker-I/O-Steuerschaltung 66, die ein aus einer Speicherzelle gelesenes Datensignal verstärkt, auf. Ein I/O-Steuersignal wird an einen Ausgabepuffer für ein höheres Byte 61 und einen Puffer für ein niedrigeres Byte 63 angelegt. Das Speicherzellenfeld 60 ist mit einem Eingangspuffer für ein höheres Byte 62 und einem Eingangspuffer für ein niedrigeres Byte 64 verbunden. Der Ausgangspuffer 61 und der Eingangspuffer 62 für ein höheres Byte sind durch Leitungen für ein höheres Byte der Datenbits DQ9 bis DQ16 verbunden. Der Ausgangspuffer 63 und der Eingangspuffer 64 für ein niedrigeres Byte sind durch Leitungen für ein niedrigeres Byte der Datenbit DQ1 bis DQ8 verbunden. Wenn diese r DRAM 300 ein Paritätsbit für jedes Byte aufweist, werden zwei Leitungen für zwei Paritätsbit DQ9 und DQ18 hinzugefügt. Diese Eingangs-/Ausgangspuffer 61 bis 64 werden als Reaktion auf von einem Taktgenerator 50 erzeugte Steuersignale betrieben.
• Der Taktgenerator 50 erzeugt verschiedene Steuertaktsignale φ0, φ1, φ2 usw., die zum Steuern dieses DRAM 300 notwendig sind. Ein OE-Eingangspuffer 71 empfängt ein extern angelegtes Ausgangsfreigabesignal /OE und legt es an den Taktgenerator 50 an. Ähnlich empfängt ein RAS-Eingangspuffer 72 ein extern angelegtes Zeilenadreßaktivierungssignal /RAS und legt es an den Taktgenerator 50 an.
• Eine Umwandlungsschaltung 70 ist zum Empfangen entweder eines externen Steuertaktsignales für einen 2CAS/1WE-Typ oder ein externes Steuertaktsignal für einen 1CAS/2WE-Typ geschaltet. Das heißt, in dem Fall, in dem der DRAM 300 als der erstere Typ benutzt wird, werden Signale /UCAS, /LCAS und /WE an die Umwandlungsschaltung 70 durch Leitungen 21, 22 und 23 angelecrt. Andererseits werden in einem Fall, in dem der DRAM 300 als der letztere Typ benutzt wird, Signale /CAS, /UWE und /LWE an clie Umwandlungsschaltung 70 durch die Leitungen 21, 23 und 29 angelegt. Die Umwandlungsschaltung 70 erzeugt einige der internen Steuertaktsignale /UCAS, /LCAS, /LWE, /CWE, /UWE und CAC selektiv in Abhängigkeit der unten beschriebenen Tätigkeiten.
• Fig. 3 ist ein Blockschaltbild des in Fig. 2 gezeigten Generators und seiner Peripherieschaltung. Es wird Bezug genommen auf Fig. 3, der Taktgenerator 50 weist eine Ausgangsfreigabe- (OE)Steuerschaltung 51, eine Schreibfreigabe-(WE)Steuerschaltung für ein höheres Byte 52, eine gemeinsam genutzte Schreibfreigabesteuerschaltung 53, eine Schreibfreigabesteuerschaltung für ein niedrigeres Byte 54 und eine Zeilenadreßaktivierungs- (RAS)Steuerschaltung 55 auf. Eine Steuerschaltung 51 liefert Ausgangsfreigabesteuersignale φ11 und φ13 an einen Auscrangspuffer für ein höheres Byte 61 beziehungsweise einen Ausgangspuffer für ein niedriges Byte 63. Eine Steuerschaltung 52 liefert ein Schreibfreigabesignal für ein höheres Byte φ12 an einen Eingangspuffer für ein höheres Byte 62. Eine Steuerschaltung 54 liefert ein Schreibfreigabesignal für ein niedrigeres Byte φ14 an einen Eingangspuffer für ein niedrigeres Byte 64. Eine Steuerschaltung 55 liefert ein Steuersignal für eine Zeilenadreßaktivierung an einen Zeilenadreßpuffer und einen Zeilendekodierer, die nicht gezeigt sind.
• Die Steuerschaltung 51 ist zum Empfangen eines von einem Eingangspuffer 71 ausgegebenem Signal /OE und von der Umwandlungsschaltung 70 ausgegebenen Signalen /CAS, /CWE und /LCAS geschal tet. Die Steuerschaltung 52 ist zum Empfangen von von der Umwandlungsschaltung 70 ausgegebenen Signalen /UCAS und /UWE geschaltet. Die Steuerschaltung 54 ist mit von der Umwandlungsschaltung 70 ausgegebenen Signalen /LCAS und /LWE geschaltet. Ein von der Umwandlungsschaltung 70 ausgegebenes Spaltenadreßsteuersignal wird an einen nicht gezeigten Spaltenadreßpuffer angelegt. Die Umwandlungsschaltung 70 ist zum Empfangen eines Einschaltrücksetzsignales /POR geschaltet, das von einer Einschaltrücksetzschaltung 73 erzeugt wird. Die Einschaltrücksetzschaltung 73 ist mit einer Leitung 26 zum Empfangen einer extern gelieferten Versorgungsspannung Vcc geschaltet.
• Fig. 1 ist ein Schaltbild für einen Umwandlungspuffer 80, der in der in den Fig. 2 und 3 gezeigten Umwandlungsschaltung 70 vorgesehen ist. Die Umwandlungsschaltung 70 weist diesen Umwandlungspuffer 80 und eine Umwandlungssteuerung 94 auf. Es wird Bezug genommen auf Fig. 1, der Umwandlungspuffer 80 weist NOR- Gatter 81 bis 88 und in Inverter 89 bis 93 auf. Der Umwandlungspuffer 80 wird als Reaktion auf Umwandlungssteuersignale 921 und 922 gesteuert, die von der Umwandlungssteuerung 94 erzeugt werden. Die Umwandlungssteuerung 94 empfängt ein POR-Signal, das von der Einschaltrücksetzschaltung 73 erzeugt ist.
• Kontaktierungsflächen 31 bis 36 sind auf einem Halbleiterchip 1 gebildet. Kontaktierungsflächen 31 bis 34 sind mit den Eingängen des Umwandlungspuffers 80 verbunden. Die Kontaktierungsfläche 35 ist mit einem Eingang der Umwandlungssteuerung 94 verbunden. Kontaktierungsflächen 31 bis 33 sind mit Leitungen für externe Steuertaktsignaleingänge 21 bis 23 mittels entsprechender Golddrähte 11 bis 13 verbunden. Fig. 1 zeigt einen Fall, in dem der in Fig. 2 gezeigte DRAM 300 als ein 2CAS/1WE-Typ benutzt wird, und daher werden die Signale /UCAS, /LCAS und /WE an die entsprechenden Leitungen 21, 22 und 23 angelegt. Eine Leitung 24 und die Kontaktierungsfläche 34 sind nicht durch einen Golddraht verbunden. Eine Leitung 25 und die Kontaktierungsfläche 35 sind ebenfalls nicht durch einen Golddraht verbunden. Die Kontaktierungsfläche 35 wird daher in einen schwebenden Zustand gebracht.
• Fig. 4 ist ein Schaltdiagramm der in Fig. 1 gezeigten. Umwandlungssteuerung 94. Es wird Bezug genommen auf Fig. 4, diese Umwandlungssteuerung 94 weist PMOS-Transistoren 95 und 96, die parallel zwischen einer Spannungsversorgung Vcc und einem Knoten N1 geschaltet sind, einen NMOS-Transistor 97, der zwischen die Spannungsversorgung Vcc und den Knoten N1 geschaltet ist, und drei Inverter 98, 99, 100, die auf Kaskadenweise zwischen den Knoten N1 und das Gate des Transistors 96 geschaltet sind, auf. Der Knoten N1 ist mit der Kontaktierungsfläche 35 verbunden. Das Gate des Transistors 95 ist zum Empfangen eines Einschaltrücksetzsignales POR geschaltet, das von der Einschaltrücksetzschaltung 9,3 erzeugt wird.
• Der Betrieb wird nun beschrieben. Fig. 5 ist ein Zeitablaufdiagramm der in Fig. 4 gezeigten Umwandlungssteuerung 94 in einem Fall, in dem der in Fig. 2 gezeigte DRAM 300 als ein 2CAS/1WE- Typ benutzt wird. In diesem Fall ist die Kontaktierungsfläche 35 offen. Zu einer Zeit t1 beginnt, daß die Versorgungsspannung Vcc geliefert wird. Bis zu einer Zeit t2 wird ein Signal /POR auf niedrigem Pegel angelegt, so daß der Transistor 25 eingeschaltet ist. Der Knoten N1 wird daher mit einem Anstieg der Versorgungsspannung aufgeladen. Wenn das Potential des Knotens N1 ansteigt, fällt das Potential eines Knotens N2 durch die drei Inverter 98. Der Transistor 96 wird daher ebenfalls eingeschaltet, und das Aufladen des Knotens N1 wird weiter beschleunigt. Wenn das Signal /POR einen hohen Pegel zu der Zeit t2 annimmt, wird der Transistor 95 ausgeschaltet, aber der Transistor 96 wird eingeschaltet gehalten. Wenn das Potential des Knotens N1 ansteigt, wird der Transistor 97 eingeschaltet. Daher wird der Knoten N1 auf einem hohen Pegel durch die Transistoren 96 und 97 gehalten. Als Resultat behält das Umwandlungssteuersignal φ21 einen hohen Pegel und das Signal φ22 hält einen niedrigen Pegel.
• Der in Fig. 1 gezeigte Umwandlungspuffer 80 empfängt ein Umwandlungssteuersignal φ21 auf einem hohen Pegel und ein Signal φ22 auf einem niedrigen Pegel und ist wie folgt tätig. Die NOR- Gatter 81 und 84 sperren als Reaktion auf ein Signal φ22 auf niedrigem Pegel. Andererseits sperren die NOR-Gatter 82 und 83 als Reaktion auf ein Signal φ21 auf einem hohen Pegel. Die NOR- Gatter 82 und 83 übertragen daher entsprechend angelegte Eingangssignale. Das extern angelegte /LCAS wird als ein internes Signal /LCAS durch die NOR-Gatter 82 und 85 übertragen. Ein extern angelegtes Signal /UCAS wird als ein internes Signal /UCAS durch die Inverter 89 und 91 übertragen. Ein extern anqelegtes Signal /WE wird als internes Signal /LWE durch die Inverter 90 und 92 übertragen. Ein NOR-Gatter 87 gibt ein Signal CAC für die Spaltenadreßsteuerung aus. Ein NOR-Gatter 88 gibt ein internes Signal /CWE aus, das gemeinsam zu benutzen ist. Interne Steuertaktsignale /UCAS, /LCAS, /WE und /CWE, die von dem Umwandlungspuffer 80 erzeugt werden, werden an den in Fig. 3 gezeigten Taktgenerator 50 angelegt und der Taktgenerator 50 steuert die Eingangs/Ausgangspuffer 61 bis 64 so, daß dieser DRAM 300 als ein 2CAS/1WE-Typ arbeitet.
• Fig. 7 ist ein Schaltdiagramm, das die Verbindungen in einem Fall zeigt, in dem der in Fig. 2 gezeigte DRAM 300 als ein 1CAS/2WE-Typ benutzt wird. Es wird Bezug genommen auf Fig. 7, Drähte für externe Steuersignaleingänge 21, 23 und 24 sind mit den Kontaktierungsflächen 31, 33 und 34 durch Golddrähte 11, 13 bzw. 14 verbunden. Zusätzlich ist die Kontaktierungsfläche 35 mit einer Leitung für einen Massepotentialeingang 25 durch einen Golddraht 15 verbunden.
• Fig. 6 ist ein Zeitablaufdiagramm, das den Betrieb der in 4 gezeigten Umwandlungssteuerung 94 in einem Fall zeigt, in dem der in Fig. 2 gezeigte DRAM 300 als ein 1CAS/2WE-Typ benutzt wird. In diesem Fall ist die Kontaktierungsfläche 35 mit einer Leitung für das Massepotential 25 durch einen Golddraht verbunden. Daher wird der Transistor 95 in einer Zeitdauer zwischen einer Zeit t1 und einer Zeit t2 eingeschaltet. Da der Transistor 35 eine kleine Stromtreiberfähigkeit aufweist, wird der Knoten N1 auf einem niedrigen Pegel gehalten. Daher wird der Knoten N2 auf einem hohen Pegel gehalten, so daß das Umwandlungssteuersignal p21 auf einem niedrigen Pegel und das Umwandlungssteuersignal p22 auf einem hohen Pegel ausgegeben werden.
• Folglich werden in diesem Fall, während die in Fig. 7 gezeigten NOR-Gatter 81 und 84 freigegeben werden, die NOR-Gatter 82 und 83 gesperrt. Als Resultat werden extern angelegte Signale /CAS, /UWE und /LWE durch den Umwandlungspuffer 80 in interne Steuertaktsignale /CAS, /UWE und /LWE effektiv für den Taktgenerator 50 umgewandelt.
• In den in Fig. 1 und 7 gezeigten Schaltungen ist ein Steuersignal für Verriegelung überhaupt nicht gezeigt, aber in der Praxis sollte ein Steuersignal für Verriegelung an den Umwandlungspuffer aufgrund verschiedener Anforderungen in einer Schaltungskonfiguration angelegt werden. Fig. 8 zeigt einen Umwandlungspuffer 80 V als ein Beispiel, bei dem ein Steuersignal INT für Verriegelung angelegt wird. Es wird Bezug genommen auf Fig. 8, NOR-Gatter 101, 102 und 103 sind anstelle der NOR-Gatter 81 und 82 und des Inverters 89 vorgesehen, die in Fig. 1 gezeigt sind. Diese NOR-Gatter 101, 102 und 103 werden als Reaktion auf ein Verriegelungssteuersignal INT gesteuert. Wie oben beschrieben wurde kann durch Vorsehen der Umwandlungsschaltung 70, die den in Fig. 1 gezeigten Umwandlungspuffer 80 und die in Fig. 4 gezeigte Umwandlungssteuerung 94 in dem in Fig. 2 gezeigten DRAM 300 aufweist, der DRAM entweder als ein 2CAS/1WE-Typ oder ein 1CAS/2WE-Typ benutzt werden. Das heißt, durch Verbinden der Golddrähte 11, 12, 13 und 16, wie in Fig. 1 gezeigt ist, kann der in Fig. 2 gezeigte DRAM 300 als ein 2CAS/1WE-Typ benutzt werden. Durch Verbinden der Golddrähte 11, 13 und 15, wie in Fig. 7 gezeigt ist, kann der DRAM 300 als ein 1CAS/2WE-Typ benutzt werden. Ein benutzbarer Typ des DRAM kann zu einer Endstufe bei dem Herstellungsvorgang bestimmt werden, so daß der Typ des DRAM schnell in Abhängigkeit einer drastisch ändernden Anforderung für DRAMs geändert werden kann.
• Zusätzlich ist es nicht notwendig, zwei Arten von Produktionslinien vorzusehen, von denen jede praktisch den gleichen Produktionsvorgang in einer Halbleiterherstellungsfabrik aufweist, da der in Fig. 2 gezeigte DRAM 300 in einem Herstellungsvorgang hergestellt werden kann.
• Daher kann die Effektivität des Entwurfes, der Produktion und des Testes für einen DRAM verbessert werden.
• Obwohl die obige Beschreibung für einen Fall gegeben worden ist, in dem diese Erfindung auf einen DRAM mit einer obigen 16-Bit- Konfiguration angewendet wird, ist zu verstehen, daß diese Erfindung auf einen DRAM angewendet werden kann, der eine Konfiguration von 32-Bit oder mehr aufweist.

Claims (7)

1. Dynamische Direktzugriffsspeichereinrichtung mit einer Mehrbitkonfiguration, mit:

einem Halbleitersubstrat (1);

einem Empfangsmittel (21-24, 31-34) zum Empfangen von mindestens drei externen Steuersignalen;

einer Versorgungseingangsleitung (25), die im Betrieb zum Empfangen einer ersten gelieferten Versorgungsspannung ausgelegt ist;

einer auf dem Substrat gebildeten Kontaktierungsfläche (35);

einem Signalumwandlungsmittel (80, 94), das auf dem Substrat gebildet ist und auf ein Potential der Kontaktierungsfläche reagiert zum Umwandeln der von dem Empfangsmittel empfangenen mindestens drei externen Steuersignale in interne Steuersignale; und

wobei die Speichereinrichtung ausgelegt ist zum Ausführen einer von zwei verschiedenen Betriebsarten, nämlich einer ersten und zweiten Lese-/Schreibsteuertätigkeit in Abhängigkeit davon, ob die Kontaktierungsfläche mit der Versorgungseingangsleitung verbunden ist oder ob die Kontaktierungsfläche nicht mit der Versorgungseingangsleitung verbunden ist;

wobei die Kontaktierungsfläche entweder mit der Versorgungsleitung verbunden ist, so daß bewirkt wird, daß das Signalumwandlungsmittel die internen Steuersignale für die erste Betriebsart erzeugt, oder die Kontaktierungsfläche nicht mit der Versorgungseingangsleitung verbunden ist, so daß bewirkt wird, daß das Signalumwandlungsmittel die internen Steuersignale für die zweite Betriebsart erzeugt;

dadurch gekennzeichnet,

daß die erste Lese-/Schreibsteuertätigkeit durch interne Steuersignale in der Form eines ersten und zweiten Spaltenadreßakti vierungssignales und eines einzelnen Schreibfreigabesignales gesteuert wird und die zweite Lese-/Schreibsteuertätigkeit durch interne Steuersignale in der Form eines einzelnen Spaltenadreßsignales und eines ersten und zweiten Schreibfreigabesignales gesteuert wird;

daß die Speichereinrichtung auch ein Taktsignalerzeugermittel (50) aufweist, das auf die internen Steuersignale reagiert, zum Erzeugen eines ersten und zweiten Taktsignales zum Betätigen der Speichereinrichtung.

2. Speichereinrichtung nach Anspruch 1, bei der die Versorgungseingangsleitung eine Massepotentialeingangsleitung (25) aufweist, die ein extern angelegtes Massepotential empfängt.

3. Speichereinrichtung nach Anspruch 1 oder Anspruch 2, bei der die Verbindung zwischen der Versorgungseingangsleitung und der vorbestimmten Kontaktierungsfläche durch einen Golddraht (15) erzielt wird.

4. Speichereinrichtung nach einem der vorhergehenden Ansprüche, weiter mit einem Datenkonfigurationssteuermittel (61, 62, 63, 64), das auf die von dem Taktsignalgeneratormittel erzeugten Taktsignale reagiert, zum Steuern der Konfiguration des Dateneinganges/ausganges zu/von der Speichereinrichtung.

5. Speichereinrichtung nach Anspruch 4, weiter mit: einer Mehrzahl von Dateneingangs/ausgangsleitungen (DQ1-DQ16) zum Eingeben/Ausgeben von Daten mit der Mehrbitkonfiguration; wobei das Datenkonfigurationssteuermittel Dateneingangs/ausgangspuffermittel (61, 62, 63, 64) aufweist, die mit der Mehrzahl von Dateneingangs/ausgangsleitungen verbunden sind und als Reaktion auf die von dem Taktsignalgeneratormittel erzeugten Taktsignale tätig sind.

6. Speichereinrichtung nach Anspruch 5, bei der die Dateneingangs/ausgangsleitung aufweist:

eine höhere Dateneingangs/ausgangsleitung (DQ9-DQ16) für höhere Bytedaten und

eine niedrigere Dateneingangs/ausgangsleitung (DQ1-DQ12) für niedrigere Bytedaten, und

das Dateneingangs/ausgangspuffermittel aufweist:

einen Eingangs/Ausgangspuffer (61, 62) für höhere Daten, der mit der höheren Dateneingangs/ausgangsleitung verbunden ist und als Reaktion auf die von dem Taktsignalgeneratormittel erzeugten Taktsignale tätig ist und

einen niedrigeren Dateneingangs/ausgangspuffer (63, 64), der mit der niedrigeren Dateneingangs/ausgangsleitung verbunden ist und als Reaktion auf das von dem Taktsignalgeneratormittel erzeugte Taktsignal tätig ist.

7. Verfahren zum Herstellen eines dynamischen Direktzugriffsspeichers mit einer Mehrbitkonfiguration, wobei das Verfahren aufweist:

Vorsehen eines Halbleitersubstrates (1);

Vorsehen eines Empfangsmittel auf dem Substrat zum Empfangen von mindestens drei externen Steuersignalen;

Vorsehen einer Versorgungsleitung (25), die für die Tätigkeit zum Empfangen einer extern gelieferten Versorgungsspannung ausgelegt ist;

Bilden einer Kontaktierungsfläche (35) auf dem Substrat;

wobei die Speichereinrichtung dazu ausgelegt ist, eine von zwei verschiedenen Betriebsarten auszuführen, nämlich eine erste und zweite Lese-/Schreibsteuertätigkeit in Abhängigkeit davon, ob die Kontaktierungsfläche mit der Versorgungseingangsleitung verbunden ist oder ob die Kontaktierungsfläche nicht mit der Versorgungseingangsleitung verbunden ist;

wobei das Verfahren weiter aufweist:

Vorsehen einer Verbindung zwischen der Kontaktierungsfläche und der Versorgungseingangsleitung so, daß der Speicher in der ersten Art tätig ist, oder Belassen der Kontaktierungsfläche unverbunden mit der Eingangsversorgungsleitung so, daß der Speicher in der zweiten Art tätig ist;

Vorsehen eines Signalumwandlungsmittels (80, 94) auf dem Substrat, das auf verschiedene Potentiale der Kontaktierungsfläche reagiert, zum Umwandeln der mindestens drei externe Steuersignale, die von dem Empfangsmittel empfangen sind, in interne Steuersignale für entweder die erste oder die zweite Betriebsart;

gekennzeichnet durch

Vorsehen eines Substrattaktsignalgeneratormittels (50), das auf die internen Steuersignale reagiert, zum Erzeugen von ersten und zweiten Taktsignalen zum Betreiben der Speichereinrichtung in entweder der ersten oder der zweiten Art.