JP2001043679A - カラムアドレス線の負荷による誤動作が防止できる半導体メモリ装置 - Google Patents

カラムアドレス線の負荷による誤動作が防止できる半導体メモリ装置

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JP2001043679A JP2000211782A JP2000211782A JP2001043679A JP 2001043679 A JP2001043679 A JP 2001043679A JP 2000211782 A JP2000211782 A JP 2000211782A JP 2000211782 A JP2000211782 A JP 2000211782A JP 2001043679 A JP2001043679 A JP 2001043679A
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Abstract

(57)【要約】 【課題】 動作速度に影響しないながらも、カラムアド
レスを伝えるカラムアドレス線の負荷が大で、しかも互
いに別々である場合であっても正常に動作できる半導体
メモリ装置を提供する。 【解決手段】 半導体メモリ装置は、カラム選択線制御
信号に応答して、デコードされたアドレスを受け取って
メモリセルアレイ５４のカラム選択線を駆動するカラム
選択線駆動器５３、第１及び第２制御信号のいずれか一
方及び内部クロック信号に応答して、バッファリングさ
れたカラムアドレスの一部を受け取ってカラム選択線制
御信号を発生するカラム選択線制御信号発生器５５、及
び外部より印加されるカラムアドレスストローブ信号及
び書き込みイネーブル信号、及び内部クロック信号に応
答して第１及び第２制御信号を発生する制御信号発生器
５６を備えることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、半導体メモリ装置のカラム選択線制御回路
に関する。
【０００２】
【従来の技術】半導体メモリ装置、特にダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭ）においては、
その集積度が高くなるに従い内部の信号線が長くなりつ
つあり、この結果、信号線の負荷が増大する。したがっ
て、内部信号線の一つであるカラムアドレス線も負荷が
大幅に増大されつつあり、その結果、動作速度が落とさ
れたり電流消耗が増えたりするなどの問題点が生じう
る。
【０００３】図１は、従来のＤＲＡＭの概略ブロック図
である。図１を参照すれば、前記従来のＤＲＡＭは、メ
モリセルアレイ１４のカラム選択線ＣＳＬ［ｉ］（ここ
で、ｉは整数）の駆動と関わって、外部より印加される
アドレスＡ０〜Ａ１３をバッファリングするアドレスバ
ッファ１１と、前記アドレスバッファ１１の出力の一部
ＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３をカラムアドレス
線を介して受け取ってこれらをデコードするカラムアド
レスデコーダ１２と、内部クロック信号ＰＣＳＬＤに応
答して前記ＣＡ１２及びＣＡ１３を受け取ってカラム選
択線制御信号ＰＣＳＬＤを発生するカラム選択線制御信
号発生器１５と、及び前記カラム選択線制御信号ＰＣＳ
ＬＤに応答して前記カラムアドレスデコーダ１２の出力
ＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］（ここで、
ｉは整数）を受け取ってカラム選択線ＣＳＬ［ｉ］を駆
動するカラム選択線駆動器１３とを備える。
【０００４】前記ＣＡ１２及びＣＡ１３は、前記メモリ
セルアレイ１４が多数個のバンクで構成された場合、バ
ンク選択ビットを表わす。前記ＤＣＡ０１２Ｂ［ｉ］は
ＣＡ０〜ＣＡ２が前記カラムアドレスデコーダ１２でデ
コードされて発生される信号を表わし、前記ＤＣＡ３９
Ｂ［ｉ］はＣＡ３〜ＣＡ９が前記カラムアドレスデコー
ダ１２でデコードされて発生される信号を表わす。図２
は図１のカラム選択線駆動器１３の単位回路の回路図で
あり、図３は図１のカラム選択線制御信号発生器１５の
回路図であり、図４は図２に示された各種の信号のタイ
ミング図である。
【０００５】ところで、前述のようにＤＲＡＭの集積度
が高くなるに従い、前記アドレスバッファ１１の出力、
すなわち、前記バッファリングされたカラムアドレスＣ
Ａ０〜ＣＡ９、ＣＡ１２、ＣＡ１３を伝えるカラムアド
レス線の負荷が大きくなり得、しかも、各カラムアドレ
ス線の負荷が互いに別々になり得る。この場合には、前
記カラムアドレス線の負荷が互いに別々であるため、例
えば、図４に示されたように、前記ＣＡ１２及びＣＡ１
３よりも前記ＣＡｉ（ここで、ｉは０〜９）のいずれか
一つがｔ１に見合う分だけ遅延される恐れがある。図４
には、ＣＡ３〜ＣＡ９のいずれか一つがｔ１に見合う分
だけ遅延された場合が示されている。
【０００６】したがって、前記従来のＤＲＡＭでは、前
記ＣＡ３〜ＣＡ９によって発生されるＤＣＡ３９Ｂ
［ｉ］のいずれか一つ、すなわち、ＤＣＡ３９Ｂｊがｔ
１期間中に領域ａでのように無効データを有することに
なり、その結果、 前記カラム選択線ＣＳＬ［ｉ］のい
ずれか一つ、例えば、ＣＳＬｘが領域ｂでのように非正
常的に予めイネーブルされることになる。これにより、
二本のカラム選択線が同時にイネーブルされることによ
って、前記ＤＲＡＭが誤動作する恐れがある。
【０００７】
【発明が解決しようとする課題】そこで、本発明の目的
は、動作速度に影響しないながらも、カラムアドレスを
伝えるカラムアドレス線の負荷が大で、しかも互いに別
々である場合であっても正常に動作できる半導体メモリ
装置を提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体メモリ装置は、メモリセルアレ
イと、カラム選択線制御信号に応答して、デコードされ
たアドレスを受け取って前記メモリセルアレイのカラム
選択線を駆動するカラム選択線駆動器と、第１及び第２
制御信号のいずれか一方及び内部クロック信号に応答し
て、バッファリングされたカラムアドレスの一部を受け
取って前記カラム選択線制御信号を発生するカラム選択
線制御信号発生器と、及び外部より印加されるカラムア
ドレスストローブ信号と書き込みイネーブル信号、及び
前記内部クロック信号に応答して前記第１及び第２制御
信号を発生する制御信号発生器とを備えることを特徴と
する。
【０００９】前記本発明に係る半導体メモリ装置は、外
部より印加されるカラムアドレスをバッファリングして
バッファリングされたカラムアドレスを出力するアドレ
スバッファ、及び前記バッファリングされたカラムアド
レスを受け取ってこれらをデコードし、デコードされた
アドレスを出力するカラムアドレスデコーダをさらに備
える。
【００１０】好ましい実施例によれば、前記内部クロッ
ク信号は、外部より印加されるシステムクロック信号に
同期されて発生される信号である。前記第１制御信号は
前記カラムアドレスストローブ信号及び前記内部クロッ
ク信号に同期されて発生される信号であり、前記第２制
御信号は前記カラムアドレスストローブ信号、前記書き
込みイネーブル信号及び前記内部クロック信号に同期さ
れて発生される信号である。
【００１１】前記カラム選択線制御信号発生器は、前記
バッファリングされたカラムアドレスの一部及びこれら
の反転信号のうち選択されたものを入力とするＮＡＮＤ
ゲート、前記内部クロック信号に応答して前記ＮＡＮＤ
ゲートの出力をラッチするラッチ、及び前記内部クロッ
ク信号に応答して前記ラッチの出力、前記第１及び第２
制御信号の論理演算を行い、前記カラム選択線制御信号
を発生する論理手段を備える。
【００１２】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分理解する
ためには、本発明の好ましい実施例を例示する添付図面
及び添付図面に記載された内容を参照しなければならな
い。以下、添付された図面に基づき、本発明の好ましい
実施例を説明することによって、本発明を詳細に説明す
る。各図面において、同一の部材には同一の参照符号を
使用した。
【００１３】図５を参照すれば、本発明に係る半導体メ
モリ装置は、メモリセルアレイ５４のカラム選択線ＣＳ
Ｌ［ｉ］（ここで、ｉは整数）の駆動と関わって、アド
レスバッファ５１と、カラムアドレスデコーダ５２と、
カラム選択線駆動器５３と、カラム選択線制御信号発生
器５５と、及び制御信号発生器５６とを備える。
【００１４】前記アドレスバッファ５１は、外部より印
加されるアドレスカラムＡ０〜Ａ１３をバッファリング
してバッファリングされたカラムアドレスを出力する。
前記カラムアドレスデコーダ５２は、前記バッファリン
グされたカラムアドレスの一部ＣＡ０〜ＣＡ９、ＣＡ１
２、ＣＡ１３をカラムアドレス線を介して受け取ってこ
れらをデコードし、デコードされたアドレスＤＣＡ３９
Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］（ここで、ｉは整数）
を出力する。前記カラム選択線駆動器５３は多数個の単
位カラム選択線駆動器を含み、かつ、カラム選択線制御
信号ＰＣＳＬＤに応答して前記デコードされたアドレス
ＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］を受け取っ
て前記カラム選択線ＣＳＬ［ｉ］を駆動する。
【００１５】前記ＣＡ１２及びＣＡ１３は、前記メモリ
セルアレイ５４が多数個のバンクで構成された場合、バ
ンク選択ビットを表わす。前記デコードされたアドレス
ＤＣＡ０１２Ｂ［ｉ］は、ＣＡ０〜ＣＡ２が前記カラム
アドレスデコーダ５２でデコードされて発生される信号
のいずれか一つを表わし、前記デコードされたアドレス
ＤＣＡ３９Ｂ［ｉ］は、ＣＡ３〜ＣＡ９が前記カラムア
ドレスデコーダ５２でデコードされて発生される信号の
いずれか一つを表わす。
【００１６】特に、前記カラム選択線制御信号発生器５
５は、第１及び第２制御信号ＰＣＡ及びＰＷＡのいずれ
か一方及び内部クロック信号に応答して前記ＣＡ１２及
びＣＡ１３を受け取って前記カラム選択線制御信号ＰＣ
ＳＬＤを発生する。また、前記制御信号発生器５６は、
前記内部クロック信号ＰＣＬＫ及び外部より印加される
命令、すなわち、カラムアドレスストローブ信号ＣＡＳ
Ｂ及び書き込みイネーブル信号ＷＥＢに応答して前記第
１及び第２制御信号ＰＣＡ及びＰＷＡを発生する。
【００１７】前記内部クロック信号ＰＣＬＫは、外部よ
り印加されるシステムクロック信号ＣＬＫに同期されて
発生される信号である。前記第１制御信号ＰＣＡは前記
カラムアドレスストローブ信号ＣＡＳＢ及び前記内部ク
ロック信号ＰＣＬＫに応答して発生される信号であり、
前記第２制御信号ＰＷＡは前記書き込みイネーブル信号
ＷＥＢ及び前記内部クロック信号ＰＣＬＫに応答して発
生される信号である。
【００１８】図６は、図５のカラム選択線駆動器５３に
含まれる単位カラム選択線駆動器の回路図である。図６
を参照すれば、前記単位カラム選択線駆動器は、ＮＯＲ
ゲート６１と、インバータ６２と、電源電圧ＶＤＤと接
地電圧ＶＳＳとの間に直列接続されるＰＭＯＳトランジ
スタ６３、６４及びＮＭＯＳトランジスタ６５と、イン
バータ６６ａ及び６６ｂで構成されるラッチ６６とを備
える。
【００１９】前記ＮＯＲゲート６１は、前記デコードさ
れたアドレスＤＣＡ０１２Ｂ［ｉ］のいずれか１ビット
であるＤＣＡ０１２Ｂ及び前記デコードされたアドレス
ＤＣＡ３９Ｂ［ｉ］のいずれか１ビットであるＤＣＡ３
９Ｂを論理和し、その結果を反転させて出力する。前記
ＮＯＲゲート６１の出力が論理“ハイ”である場合に
は、前記ＮＭＯＳトランジスタ６５がターンオンされる
ことによって前記ラッチ６６の出力端に接続されている
カラム選択線ＣＳＬが論理“ハイ”に活性化される。前
記ＮＯＲゲート６１の出力が論理“ロー”であり、か
つ、前記カラム選択線制御信号ＰＣＳＬＤが論理“ハ
イ”である場合には、前記ＰＭＯＳトランジスタ６３、
６４がターンオンされることによって前記カラム選択線
ＣＳＬが論理“ロー”に非活性化される。
【００２０】図７は、図５のカラム選択線制御信号発生
器５５の回路図である。図７を参照すれば、前記カラム
選択線制御信号発生器５５は、前記ＣＡ１２及びＣＡ１
３及びこれらの反転信号ＣＡ１２Ｂ、ＣＡ１３Ｂよりな
る群から選ばれたいずれか２つを入力とするＮＡＮＤゲ
ート７１と、前記内部クロック信号ＰＣＬＫに応答して
前記ＮＡＮＤゲート７１の出力をラッチするラッチ７３
と、前記内部クロック信号ＰＣＬＫに応答して前記ラッ
チ７３の出力、前記第１及び第２制御信号ＰＣＡ及びＰ
ＷＡの論理演算を行い、前記カラム選択線制御信号ＰＣ
ＳＬＤを発生する論理手段７５とを備える。
【００２１】前記ラッチ７３はインバータ７３ｂ、７３
ｃ、及び前記内部クロック信号ＰＣＬＫによって制御さ
れる伝送ゲート７３ａを含んでなる。前記論理手段７５
は、前記ラッチ７３の出力及び前記内部クロック信号Ｐ
ＣＬＫを入力とするＮＡＮＤゲート７５ａ、前記ＮＡＮ
Ｄゲート７５ａの出力を反転させるインバータ７５ｂ、
前記インバータ７５ｂの出力と前記第１及び第２制御信
号ＰＣＡ及びＰＷＡを入力とするＯＲゲート７５ｃ、前
記ＯＲゲート７５ｃの出力及び前記内部クロック信号Ｐ
ＣＬＫを入力とするＮＡＮＤゲート７５ｄ、前記ＮＡＮ
Ｄゲート７５ｄの出力を反転させて前記カラム選択線制
御信号ＰＣＳＬＤを出力するインバータ７５ｅを含んで
なる。
【００２２】図８は、図５の制御信号発生器５６の回路
図である。図８を参照すれば、前記制御信号発生器５６
は、前記カラムアドレスストローブ信号ＣＡＳＢを反転
させるインバータ８１と、前記内部クロック信号ＰＣＬ
Ｋが論理“ハイ”の時にターンオンされて前記インバー
タ８１の出力を伝える伝送ゲート８２と、及び前記内部
クロック信号ＰＣＬＫ及び前記伝送ゲート８２の出力を
論理積してその結果を前記第１制御信号ＰＣＡとして出
力するＡＮＤゲート８３とを備える。また、前記制御信
号発生器５６は、前記書き込みイネーブル信号ＷＥＢを
反転させるインバータ８４と、前記内部クロック信号Ｐ
ＣＬＫが論理“ハイ”の時にターンオンされて前記イン
バータ８４の出力を伝える伝送ゲート８５と、及び前記
内部クロック信号ＰＣＬＫ及び前記伝送ゲート８５の出
力を論理積してその結果を前記第２制御信号ＰＷＡとし
て出力するＡＮＤゲート８６とを備える。
【００２３】読み出し動作時には、前記内部クロック信
号ＰＣＬＫの１サイクルに見合う時間中に前記カラムア
ドレスストローブ信号ＣＡＳＢが論理“ロー”になる。
これにより、前記カラムアドレスストローブ信号ＣＡＳ
Ｂが論理“ロー”、つまり、前記インバータ８１の出力
が論理“ハイ”である間に、前記内部クロック信号ＰＣ
ＬＫのうちいずれか一つの論理“ハイ”パルスが前記第
１制御信号ＰＣＡとして出力される。
【００２４】同様に、書き込み動作時には、前記内部ク
ロック信号ＰＣＬＫの１サイクルに見合う時間中に前記
書き込みイネーブル信号ＷＥＢが論理“ロー”になる。
これにより、前記書き込みイネーブル信号ＷＥＢが論理
“ロー”、つまり、前記インバータ８４の出力が論理
“ハイ”である間に、前記内部クロック信号ＰＣＬＫの
うち一つの論理“ハイ”パルスが前記第２制御信号ＰＷ
Ａとして出力される。
【００２５】図９は、図５に示された各種の信号のタイ
ミング図である。図９のタイミング図を参照し、本発明
に係る半導体メモリ装置の動作について詳細に説明す
る。ここでは、前記メモリセルアレイ５４のＢバンクが
選択される場合について説明する。
【００２６】外部よりシステムクロック信号ＣＬＫ、書
き込みまたは読み出し命令ＣＭＤ、カラムアドレスＡ０
〜Ａ１３が印加されれば、前記システムクロック信号Ｃ
ＬＫに同期されて前記内部クロック信号ＰＣＬＫが発生
される。また前記アドレスバッファ５１が前記カラムア
ドレスＡ０〜Ａ１３をバッファリングしてバッファリン
グされたカラムアドレスＣＡｉ（ここで、ｉは０〜１
３）を出力し、前記カラムアドレスデコーダ５２が前記
バッファリングされたカラムアドレスの一部ＣＡ０〜Ｃ
Ａ９、ＣＡ１２、ＣＡ１３をカラムアドレス線を介して
受け取ってこれらをデコードし、デコードされたアドレ
スＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］を出力す
る。
【００２７】また、前記制御信号発生器５６は、前記内
部クロック信号ＰＣＬＫ及び前記命令ＣＭＤ、つまり、
カラムアドレスストローブ信号ＣＡＳＢまたは書き込み
イネーブル信号ＷＥＢに応答して前記第１または第２制
御信号ＰＣＡ及びＰＷＡを発生する。具体的には、読み
出し動作時には、前記カラムアドレスストローブ信号Ｃ
ＡＳＢ及び前記内部クロック信号ＰＣＬＫに応答してパ
ルス信号形態の前記第１制御信号ＰＣＡが発生され、書
き込み動作時には、前記書き込みイネーブル信号ＷＥＢ
及び前記内部クロック信号ＰＣＬＫに応答してパルス信
号形態の前記第２制御信号ＰＷＡが発生される。これに
より、前記カラム選択線制御信号発生器５５は、前記第
１制御信号ＰＣＡ及び第２制御信号ＰＷＡのいずれか一
方及び前記内部クロック信号ＰＣＬＫに応答して前記Ｃ
Ａ１２及びＣＡ１３を受け取って前記カラム選択線制御
信号ＰＣＳＬＤを発生することになる。したがって、前
記カラム選択線制御信号ＰＣＳＬＤには前記第１制御信
号ＰＣＡまたは第２制御信号ＰＷＡにより発生されるパ
ルスｃが含まれることになる。
【００２８】一方、前述のようにＤＲＡＭの集積度が高
くなるに従い、前記バッファリングされたカラムアドレ
スＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３を伝えるカラム
アドレス線の負荷が大きくなり得、しかもカラムアドレ
ス線の負荷が互いに別々になり得る。この場合には、前
記カラムアドレス線の負荷が互いに別々であるため、例
えば、図９に示されたように、前記ＣＡ１２及びＣＡ１
３よりも前記ＣＡｉ（ここで、ｉは０〜９）のいずれか
一つがｔ１に見合う分だけ遅延されるおそれがある。図
９には、ＣＡ３〜ＣＡ９のうちいずれか一つがｔ１に見
合う分だけ遅延された場合が示されている。これによ
り、前記ＣＡ３〜ＣＡ９により発生されるＤＣＡ３９Ｂ
［ｉ］のいずれか一つ、つまり、ＤＣＡ３９Ｂｊがｔ１
期間中にｄ領域でのように無効データを有することにな
り、この結果、前記カラム選択線ＣＳＬ［ｉ］のいずれ
か一つ、つまり、ＣＳＬｘがｅ領域でのように非正常的
に予め論理“ハイ”にイネーブルされることになる。
【００２９】しかし、本発明に係る半導体メモリ装置で
は、前記カラム選択線制御信号ＰＣＳＬＤの前記パルス
ｃの立ち上がりエッジによって前記ＣＳＬｘが直ちに論
理“ロー”にディスエーブルされることになる。その結
果、前記ＣＳＬｘは前記ｅ領域でのようにグリッチ(Gli
tch)程度のイネーブル領域のみを有することになるた
め、二本のカラム選択線が同時にイネーブルされる場合
が生じなくなり、誤動作が防止される。
【００３０】
【発明の効果】以上述べてきたように、本発明に係る半
導体メモリ装置は、動作速度に影響しないながらも、カ
ラムアドレスを伝えるカラムアドレス線の負荷が大で、
しかも互いに別々である場合であっても、正常に動作で
きる長所がある。本発明は図面に示された実施形態を参
考として説明されたが、これは単なる例示的なものに過
ぎず、この技術分野の通常の知識を有した者なら、これ
より各種の変形及び均等な他実施形態が可能であること
は理解できるはずである。よって、本発明の真の技術的
な保護範囲は請求範囲の技術的な思想によって定まるべ
きである。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭの概略ブロック図である。
【図２】 図１のカラム選択線駆動器の単位回路の回路
図である。
【図３】 図１のカラム選択線制御信号発生器の回路図
である。
【図４】 図２に示された各種の信号のタイミング図で
ある。
【図５】 本発明に係る半導体メモリ装置の概略ブロッ
ク図である。
【図６】 図５のカラム選択線駆動器の回路図である。
【図７】 図５のカラム選択線制御信号発生器の回路図
である。
【図８】 図５の制御信号発生器の回路図である。
【図９】 図５に示された各種の信号のタイミング図で
ある。
【符号の説明】
Ａ０〜Ａ１３ 外部より入力されるカラムアドレス ＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３ カラムアドレス ＰＣＬＫ 内部クロック信号 ＣＡＳＢ カラムアドレスストローブ信号 ＷＥＢ 書き込みイネーブル信号 ＰＣＡ、ＰＷＡ 第１、第２制御信号 ＰＣＳＬＤ カラム選択線制御信号 ＣＳＬ［ｉ］ カラム選択線 ＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］ デコード
されたアドレス ５１ アドレスバッファ ５２ カラムアドレスデコーダ ５３ カラム選択線駆動器 ５４ メモリセルアレイ ５５ カラム選択線制御信号発生器 ５６ 制御信号発生器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、 カラム選択線制御信号に応答して、デコードされたアド
    レスを受け取って前記メモリセルアレイのカラム選択線
    を駆動するカラム選択線駆動器と、 第１及び第２制御信号のうちいずれか一方及び内部クロ
    ック信号に応答して、バッファリングされたカラムアド
    レスの一部を受け取って前記カラム選択線制御信号を発
    生するカラム選択線制御信号発生器と、 外部より印加されるカラムアドレスストローブ信号と書
    き込みイネーブル信号、及び前記内部クロック信号に応
    答して前記第１及び第２制御信号を発生する制御信号発
    生器とを備えることを特徴とする半導体メモリ装置。
  2. 【請求項２】 外部より印加されるカラムアドレスをバ
    ッファリングしてバッファリングされたカラムアドレス
    を出力するアドレスバッファと、 前記バッファリングされたカラムアドレスを受け取って
    これらをデコードし、デコードされたアドレスを出力す
    るカラムアドレスデコーダとをさらに備えることを特徴
    とする請求項１に記載の半導体メモリ装置。
  3. 【請求項３】 前記内部クロック信号は、外部より印加
    されるシステムクロック信号に同期されて発生される信
    号であることを特徴とする請求項１に記載の半導体メモ
    リ装置。
  4. 【請求項４】 前記第１制御信号は、前記カラムアドレ
    スストローブ信号及び前記内部クロック信号に応答して
    発生される信号であることを特徴とする請求項１に記載
    の半導体メモリ装置。
  5. 【請求項５】 前記第２制御信号は、前記書き込みイネ
    ーブル信号及び前記内部クロック信号に応答して発生さ
    れる信号であることを特徴とする請求項１に記載の半導
    体メモリ装置。
  6. 【請求項６】 前記カラム選択線制御信号発生器は、 前記バッファリングされたカラムアドレスの一部及びこ
    れらの反転信号のうち選択されたものを入力とするＮＡ
    ＮＤゲートと、 前記内部クロック信号に応答して前記ＮＡＮＤゲートの
    出力をラッチするラッチと、 前記内部クロック信号に応答して前記ラッチの出力、前
    記第１及び第２制御信号の論理演算を行い、前記カラム
    選択線制御信号を発生する論理手段とを備えることを特
    徴とする請求項１に記載の半導体メモリ装置。
  7. 【請求項７】 前記制御信号発生器は、 前記カラムアドレスストローブ信号を反転させる第１反
    転手段と、 前記内部クロック信号に応答して前記第１反転手段の出
    力を伝える第１スイッチング手段と、 前記内部クロック信号及び前記第１スイッチング手段の
    出力を論理積してその結果を前記第１制御信号として出
    力する第１論理積手段と、 前記書き込みイネーブル信号を反転させる第２反転手段
    と、 前記内部クロック信号に応答して前記第２反転手段の出
    力を伝える第２スイッチング手段と、 前記内部クロック信号及び前記第２スイッチング手段の
    出力を論理積してその結果を前記第２制御信号として出
    力する第２論理積手段とを備えることを特徴とする請求
    項１に記載の半導体メモリ装置。
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