JP3297393B2 - 半導体記憶装置および半導体記憶装置の制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、アドレス信号をデコードしてメモリセルを
選択する高速動作が可能なアドレスデコーダを有する半
導体記憶装置に関する。近年、半導体メモリには、アク
セスの高速化と各種の動作モード等の高付加価値化が要
求されている。例えば、ダイナミック・ランダムアクセ
スメモリ（ＤＲＡＭ）では、外部アドレス信号に基づい
た通常の読出し書込み動作と、チップ内に設けたアドレ
スカウンタからの内部アドレス信号に基づいたリフレッ
シュ動作との２種類の動作モードがある。そのため、各
種動作モードでの使用アドレス信号のデコード結果を速
くすることが要望されている。

【０００２】

【従来の技術】従来、例えば、ＤＲＡＭは、メモリセ
ル，センスアンプ，コラムデコーダ，ワードドライバ，
ロウアドレスバッファ，クロックジェネレータ，モード
判定回路，および，スイッチ回路等を備えている。この
ようなＤＲＡＭにおいて、まず、通常の読出し書込み動
作時には、クロックジェネレータからの制御信号に基づ
いて、バッファセルのアドレスラッチ回路により、その
入力端子に供給されている外部アドレス信号がラッチさ
れ、その後、モード判定回路による動作モードの判定結
果に基づいて、アドレスラッチ回路にラッチされた外部
アドレス信号のデータがアドレスバスを介してロウデコ
ーダに転送される。そして、転送されたデータがロウデ
コーダによりデコードされ、デコードアドレスがワード
ドライバに転送されて所定のワード線が選択される。次
に、リフレッシュ動作時には、上述したのと同様に、ク
ロックジェネレータからの制御信号に基づいて、バッフ
ァセルのアドレスラッチ回路により、入力端子に供給さ
れている内部アドレス信号のデータがラッチされ、その
後、モード判定回路による動作モードの判定結果に基づ
いて、内部アドレス信号のデータがロウデコーダに転送
される。そして、上述したのと同様にして、所定のワー
ド線が選択される。

【０００３】ここで、チップをリセットする場合には、
選択しているワード線をリセット信号によりリセットし
た後、クロックジェネレータ８６の制御信号が変化し、
この制御信号の遷移に基づいて、モード判定回路のモー
ド信号が所定のレベルに復帰する。このモード信号の所
定レベルへの復帰により、スイッチ回路の両スイッチ制
御信号が変化すると共に、アドレスバスの各信号線がリ
セットされ、これによりデコードアドレスもリセットさ
れることになる。

【０００４】なお、従来、外部アドレスと内部アドレス
を切り換えてデコード部に入力するもの、或いは、非選
択ワード線電位をクランプするためにワード線にラッチ
回路を接続したものとして、特開昭５５−４７９７号公
報、特開昭５５−１５０１９２号公報、特開昭６１−１
２６６８７号公報、特開昭６０−１６７１９４号公報、
および、特開昭６１−１７２９２号公報等が知られてい
る。

【０００５】

【発明が解決しようとする課題】このように、従来のロ
ウ系コントローラでは、外部アドレス信号または内部ア
ドレス信号がアドレスバスに出力される時期は、ロウア
ドレスストローブ信号およびコラムアドレスストローブ
信号に基づいてモード判定回路により動作モードが判定
され、モード信号（動作モード信号）のいずれか一方が
所定レベルに決まってからとなる。そのため、従来の半
導体記憶装置では、デコード時間が遅くなり、アクセス
を高速化できないという課題がある。また、チップのリ
セット時には、そのとき選択しているワード線のディス
チャージが完了するまで、該ワード線を選択しているア
ドレスバスおよびデコードアドレスをリセットすること
ができず、リセット時間の短縮が困難なため、サイクル
タイムを高速化できないことになっていた。

【０００６】本発明は、アドレスデコーダのデコード時
間を短縮してメモリセルのアクセス時間を高速化するこ
とを目的とする。さらに、さらに、本発明は、チップの
リセット時間を短縮してサイクルタイムを高速化するこ
とも目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、メモリ
セルアレイと、アドレス信号をデコードするアドレスデ
コーダと、前記アドレスデコーダから出力されるデコー
ド情報に基づいて前記メモリセルアレイ内のワード線ま
たはコラム選択線を選択的に駆動するドライバ部と、前
記アドレスデコーダと前記ドライバ部との間に接続さ
れ、前記デコード情報を保持するとともに前記ドライバ
部へ供給するラッチ部とを備え、前記ラッチ部と前記メ
モリセルアレイとの間に、前記ワード線またはコラム選
択線を選択的に非活性にする制御信号を与え、該ワード
線またはコラム選択線を非活性にした後に該ラッチ部を
リセットすることを特徴とする半導体記憶装置が提供さ
れる。

【０００８】さらに、本発明によれば、メモリセルアレ
イと、アドレス信号を受けるプリデコーダと、前記プリ
デコーダの出力に応答するメインデコーダと、前記メイ
ンデコーダの出力に応答して前記メモリセルアレイ内の
ワード線またはコラム選択線を選択的に駆動するドライ
バ部と、前記プリデコーダと前記メインデコーダとの間
に接続され、前記プリデコーダによるデコード情報を保
持するとともに前記メインデコーダに供給するラッチ部
とを備え、前記ラッチ部と前記メモリセルアレイとの間
に、前記ワード線またはコラム選択線を選択的に非活性
にする制御信号を与え、該ワード線またはコラム選択線
を非活性にした後に該ラッチ部をリセットすることを特
徴とする半導体記憶装置が提供される。また、本発明に
よれば、メモリセルアレイと、第１のアドレス信号およ
び第２のアドレス信号をそれぞれデコードするアドレス
デコーダと、前記アドレスデコーダからの出力の内、前
記第１または第２のアドレス信号のいずれかに対応する
デコード情報を選択的に切り換えるデコード情報切換え
部と、前記デコード情報切換え部から出力されるデコー
ド情報に基づいて前記メモリセルアレイ内のワード線ま
たはコラム選択線を選択的に駆動するドライバ部と、前
記アドレスデコーダと前記メモリセルアレイとの間に接
続され、前記デコード情報を保持するとともに前記ドラ
イバ部へ供給するラッチ部とを備え、前記ワード線また
はコラム選択線を非活性にした後に該ラッチ部をリセッ
トすることを特徴とする半導体記憶装置が提供される。
さらに、本発明によれば、メモリセルアレイと、第１の
アドレス信号または第２のアドレス信号のいずれかを選
択的に切り換えるアドレス信号切換え部と、前記アドレ
ス信号切換え部から出力される前記第１または第２のア
ドレス信号をデコードするアドレスデコーダと、前記ア
ドレスデコーダから出力されるデコード情報に基づいて
前記メモリセルアレイ内のワード線またはコラム選択線
を選択的に駆動するドライバ部と、前記アドレスデコー
ダと前記メモリセルアレイとの間に接続され、前記デコ
ード情報を保持するとともに前記ドライバ部へ供給する
ラッチ部とを備え、前記ワード線またはコラム選択線を
非活性にした後に該ラッチ部をリセットすることを特徴
とする半導体記憶装置が提供される。また、本発明によ
れば、メモリセルアレイと、外部または内部アドレス信
号をアドレスバスに伝達するアドレスラッチ回路と、前
記アドレスバスに伝達されたアドレス信号をデコードす
るアドレスデコーダと、前記アドレスデコーダの情報を
ラッチするラッチ部と、前記メモリセルアレイ内のワー
ド線またはコラム選択線を選択的に駆動するドライバ部
とを備える半導体記憶装置の制御方法であって、外部信
号に従って前記ワード線またはコラム選択線を活性化す
る活性化ステップと、外部信号に従って前記ワード線ま
たはコラム選択線を非活性にするとともに、該非活性中
に前記ラッチ部の情報を保持する非活性ステップと、前
記ワード線またはコラム選択線の非活性後に、前記ラッ
チ部に保持された情報をリセットするリセットステップ
と、を具備することを特徴とする半導体記憶装置の制御
方法が提供される。

【０００９】

【発明の実施の形態】まず、本発明に係る半導体記憶装
置の実施例を詳述する前に、従来のＤＲＡＭにおけるロ
ウ系のコントローラおよびアドレスバッファ（ロウアド
レスバッファ）を図１〜図５を参照して説明する。図１
は従来の半導体記憶装置の一例を示すブロック回路図で
あり、図２は図１の半導体記憶装置のチップレイアウト
を示す図である。図２において、コア部１１０は、メモ
リセル，センスアンプ，コラムデコーダ，ワードドライ
バ（９１），および，ロウ（アドレス）メインデコーダ
を含んでいる。

【００１０】図１に示されるように、ロウアドレスバッ
ファ８０は、３つのバッファセル８１Ａ〜８１Ｃからな
り、各バッファセル８１Ａ〜８１ＣはｎＭＯＳトランジ
スタよりなる第１および第２のスイッチ８２，８３と、
アドレスラッチ回路８４とを備えて構成されている。各
バッファセル８１Ａ〜８１Ｃの第１のスイッチ８２には
３ビットの外部アドレス信号ＥＡの各ビットＥＡ０〜Ｅ
Ａ２が供給されるとともに、第２のスイッチ８３にはチ
ップ内に設けたアドレスカウンタ８５から３ビットの内
部アドレス信号ＣＡの各ビットＣＡ０〜ＣＡ２が供給さ
れるようになっている。

【００１１】クロックジェネレータ８６は、ロウアドレ
スストローブ信号／ＲＡＳに基づいて制御信号ＲＡＳＸ
をモード判定回路８７に出力すると共に、制御信号ＲＡ
ＳＸを遅延回路８８を介して前記各バッファセル８１Ａ
〜８１Ｃのアドレスラッチ回路８４に出力する。モード
判定回路８７は、ロウアドレスストローブ信号／ＲＡＳ
がＬレベル（低レベル）となった時、コラムアドレスス
トローブ信号／ＣＡＳがＨレベル（高レベル）である
と、通常の読出し書込み動作であると判定し、モード信
号ＭＯＤＥをＨレベルに、また、モード信号／ＭＯＤＥ
をＬレベルに保持する。また、モード判定回路８７は、
ロウアドレスストローブ信号／ＲＡＳがＬレベルとなっ
た時、コラムアドレスストローブ信号／ＣＡＳがＬレベ
ルであると、メモリセルアレイ（図２中のコア部１１０
に含まれている）のリフレッシュ動作であると判定し、
モード信号ＭＯＤＥをＬレベルに、また、モード信号／
ＭＯＤＥをＨレベルに保持する。

【００１２】スイッチ回路８９は、モード判定回路８７
からのモード信号ＭＯＤＥ，／ＭＯＤＥがそれぞれＨ，
Ｌレベルであると、スイッチ制御信号ＮＯＲＺ，ＲＥＦ
ＺをそれぞれＨ，Ｌレベルとし、また、モード信号ＭＯ
ＤＥ，／ＭＯＤＥがそれぞれＬ，Ｈレベルであると、ス
イッチ制御信号ＮＯＲＺ，ＲＥＦＺをそれぞれＬ，Ｈレ
ベルとする。

【００１３】図３は図１に示す半導体記憶装置の動作を
説明するためのタイミング図である。まず、通常の読出
し書込み動作時には、図３中に実線で示すように、スイ
ッチ回路８９のスイッチ制御信号ＮＯＲＺがＨレベルと
なってロウアドレスバッファ８０の各バッファセル８１
Ａ〜８１Ｃのスイッチ８２がオンすると、アドレスラッ
チ回路８４の入力端子Ａｉｎに外部アドレス信号ＥＡの
各ビットＥＡ０〜ＥＡ２が供給され、クロックジェネレ
ータ８６からの制御信号ＲＡＳＸに基づいて各バッファ
セル８１Ａ〜８１Ｃのアドレスラッチ回路８４により入
力端子Ａｉｎに供給されているアドレスデータがラッチ
される。この後、各アドレスラッチ回路８４にラッチさ
れたビットデータＥＡ０〜ＥＡ２は、アドレスバスＲＡ
の各信号線ＲＡ０〜ＲＡ２を介してロウデコーダ９０に
転送される。そして、ロウデコーダ９０によって各信号
線ＲＡ０〜ＲＡ２のビットデータがデコードされ、デコ
ードアドレスが信号線を介してワードドライバ９１に転
送されて所定のワード線が選択されることになる。

【００１４】次に、リフレッシュ動作時には、スイッチ
回路８９のスイッチ制御信号ＲＥＦＺがＨレベルとなっ
て各バッファセル８１Ａ〜８１Ｃのスイッチ８３がオン
すると、アドレスラッチ回路８４の入力端子Ａｉｎに内
部アドレス信号ＣＡの各ビットＣＡ０〜ＣＡ２が供給と
され、前記と同様にして所定のワード線が選択される。
図３中における二点鎖線の部分は、各信号のリフレッシ
ュ動作時の状態を示すものである。

【００１５】ここで、チップをリセットする場合には、
図３に示すように、リセット信号ＳＲ０により選択して
いるワード線をリセットした後、クロックジェネレータ
８６の制御信号ＲＡＳＸがＨレベルになり、この制御信
号ＲＡＳＸのＨレベルへの遷移に基づいてモード判定回
路８７のモード信号ＭＯＤＥまたは／ＭＯＤＥがＨレベ
ルに復帰する。このモード信号ＭＯＤＥまたは／ＭＯＤ
ＥのＨレベルへの復帰によって、スイッチ回路８９の両
スイッチ制御信号ＮＯＲＺ，ＲＥＦＺがＬレベルになる
とともに、アドレスバスＲＡの各信号線ＲＡ０〜ＲＡ２
がリセットされ、これによりデコードアドレスもリセッ
トされる。

【００１６】図４は従来の半導体記憶装置の他の例を示
すブロック回路図である。図４に示されるように、ロウ
アドレスバッファ９２を構成する３つのバッファセル９
３Ａ〜９３Ｃは、入力端子Ａｉｎに外部アドレス信号Ｅ
Ａの各ビットデータＥＡ０〜ＥＡ２が供給されるアドレ
スラッチ回路９４、アドレスラッチ回路９４の出力端子
に接続された第１のスイッチ９５およびチップ内に設け
たアドレスカウンタ８５から内部アドレス信号ＣＡの各
ビットＣＡ０〜ＣＡ２が供給される第２のスイッチ９６
で構成されている。

【００１７】図５は図４に示す半導体記憶装置の動作を
説明するためのタイミング図である。まず、通常の読出
し書込み動作時には、図５に実線で示すように、クロッ
クジェネレータ８６からの制御信号ＲＡＳＸに基づい
て、各バッファセル９３Ａ〜９３Ｃのアドレスラッチ回
路９４により、その入力端子Ａｉｎに供給されている外
部アドレス信号ＥＡの各ビットデータＥＡ０〜ＥＡ２が
ラッチされる。この後、モード判定回路８７による動作
モードの判定結果に基づいて、スイッチ回路８９のスイ
ッチ制御信号ＮＯＲＺがＨレベルとなって各バッファセ
ル９３Ａ〜９３Ｃのスイッチ９５がオンすると、各アド
レスラッチ回路９４にラッチされたビットデータＥＡ０
〜ＥＡ２がアドレスバスＲＡの各信号線ＲＡ０〜ＲＡ２
を介してロウデコーダ９０に転送される。そして、ロウ
デコーダ９０によって各信号線ＲＡ０〜ＲＡ２のビット
データがデコードされ、デコードアドレスが信号線を介
してワードドライバ９１に転送されて所定のワード線が
選択されることになる。

【００１８】次に、リフレッシュ動作時には、上述した
のと同様に、クロックジェネレータ８６からの制御信号
ＲＡＳＸに基づいて、各バッファセル９３Ａ〜９３Ｃの
アドレスラッチ回路９４により、入力端子Ａｉｎに供給
されている外部アドレス信号ＥＡの各ビットデータＥＡ
０〜ＥＡ２がラッチされる。この後、モード判定回路８
７による動作モードの判定結果に基づいてスイッチ回路
８９のスイッチ制御信号ＲＥＦＺがＨレベルとなって、
各バッファセル９３Ａ〜９３Ｃのスイッチ９６がオンす
ると、内部アドレス信号ＣＡの各ビットデータＣＡ０〜
ＣＡ２がアドレスバスＲＡの各信号線ＲＡ０〜ＲＡ２を
介してロウデコーダ９０に転送され、上述したのと同様
にして、所定のワード線が選択されることになる。図５
中における二点鎖線の部分は、各信号のリフレッシュ動
作時の状態を示すものである。

【００１９】ここで、チップをリセットする場合には、
図５に示すように、選択しているワード線をリセット信
号ＳＲ０によりリセットした後、クロックジェネレータ
８６の制御信号ＲＡＳＸがＨレベルになり、この制御信
号ＲＡＳＸのＨレベルへの遷移に基づいて、モード判定
回路８７のモード信号ＭＯＤＥまたは／ＭＯＤＥがＨレ
ベルに復帰する。このモード信号ＭＯＤＥまたは／ＭＯ
ＤＥのＨレベルへの復帰により、スイッチ回路８９の両
スイッチ制御信号ＮＯＲＺ，ＲＥＦＺがＬレベルになる
と共に、アドレスバスＲＡの各信号線ＲＡ０〜ＲＡ２が
リセットされ、これによりデコードアドレスもリセット
されることになる。

【００２０】上述したように、従来のロウ系コントロー
ラでは、外部アドレス信号または内部アドレス信号がア
ドレスバスＲＡに出力される時期は、ロウアドレススト
ローブ信号／ＲＡＳおよびコラムアドレスストローブ信
号／ＣＡＳに基づいてモード判定回路８７により動作モ
ードが判定され、モード信号（動作モード信号）ＭＯＤ
Ｅ，／ＭＯＤＥのいずれか一方がＬレベルに決まってか
らとなる。そのため、従来の半導体記憶装置では、デコ
ード時間が遅くなり、アクセスを高速化できないという
課題がある。

【００２１】また、チップのリセット時には、そのとき
選択しているワード線のディスチャージが完了するま
で、該ワード線を選択しているアドレスバスおよびデコ
ードアドレスをリセットすることができず、リセット時
間の短縮が困難なため、サイクルタイムを高速化できな
い。次に、本発明に係る半導体記憶装置の原理を図６〜
図８を参照して説明する。

【００２２】図６は本発明に係る半導体記憶装置の第１
の形態を示す原理ブロック図である。図６に示されるよ
うに、本発明に係る半導体記憶装置の第１の形態におい
て、第１のアドレスバス２はアドレス活性化信号に基づ
いて外部アドレス信号を転送し、第２のアドレスバス３
は内部アドレス信号を転送する。

【００２３】アドレスデコーダ（ロウデコーダ）４は、
デコード部４Ａ，切換部４Ｂ，および，ラッチ部４Ｃを
備えている。デコード部４Ａは、入力されたアドレス信
号をデコードしてメモリセルアレイ１の所定のワード線
を選択する。また、切換部４Ｂは、第１または第２のア
ドレスバス２，３のいずれか一方を選択してデコード部
４Ａに入力するアドレス信号を外部アドレス信号または
内部アドレス信号に切換える。そして、ラッチ部４Ｃ
は、デコード部４Ａのデコード結果をラッチする。

【００２４】コントローラ５は、アドレス活性化信号に
基づいて動作モードを判定し、ロウデコーダ４の切換部
４Ｂを制御する。以上の構成を有する本発明に係る半導
体記憶装置の第１の形態によれば、外部アドレス信号お
よび内部アドレス信号は、アドレス活性化信号に基づく
コントローラ５による動作モードの判定を待たずに、ア
ドレス活性化信号に基づいてそれぞれ第１および第２の
アドレスバス２，３を介してロウデコーダ４まで転送さ
れる。そして、コントローラ５による動作モードの判定
結果に従って、切換部４Ｂが制御されて第１または第２
のアドレスバス２，３のいずれか一方が選択され、外部
アドレス信号または内部アドレス信号のうち動作モード
に応じたアドレス信号がデコード部４Ａに入力されてデ
コードされる。このデコード結果に基づいて、メモリセ
ルアレイ１の所定のワード線が選択される。これによ
り、デコード時間が速くなり、メモリセルのアクセスが
高速化されることになる。

【００２５】さらに、デコード部４Ａのデコード結果が
ラッチ部４Ｃにラッチされて所定のワード線が選択され
るので、チップのリセット時において、選択しているワ
ード線のリセットとは関係なく第１および第２のアドレ
スバス２，３のリセット時期を早めることが可能とな
り、リセット時間の短縮化が可能となる。図７は本発明
に係る半導体記憶装置の第２の形態を示す原理ブロック
図である。

【００２６】図７に示されるように、本発明に係る半導
体記憶装置の第２の形態において、第１のアドレスバス
７はアドレス活性化信号に基づいて外部アドレス信号を
転送し、第２のアドレスバス８は内部アドレス信号を転
送する。アドレスデコーダ（ロウデコーダ）９は、第１
および第２のデコード部９Ａ，９Ｂ，切換部９Ｃ，およ
び，ラッチ部９Ｄを備えている。第１のデコード部９Ａ
は、第１のアドレスバス７を介して入力された外部アド
レス信号をデコードし、また、第２のデコード部９Ｂは
第２のアドレスバス８を介して入力された内部アドレス
信号をデコードする。さらに、切換部９Ｃは、第１また
は第２のデコード部９Ａ，９Ｂのデコード結果のいずれ
か一方を選択してメモリセルアレイ６の所定のワード線
を選択する。そして、ラッチ部９Ｄは切換部９Ｃの出力
をラッチする。

【００２７】コントローラ１０は、アドレス活性化信号
に基づいて動作モードを判定し、ロウデコーダ９の切換
部９Ｃを制御する。以上の構成を有する本発明に係る半
導体記憶装置の第２の形態によれば、外部アドレス信号
および内部アドレス信号は、アドレス活性化信号に基づ
くコントローラ１０による動作モードの判定を待たず
に、アドレス活性化信号に基づいてそれぞれ第１および
第２のアドレスバス７，８を介してロウデコーダ９の第
１および第２のデコード部９Ａ，９Ｂに転送され、デコ
ードされる。そして、コントローラ１０による動作モー
ドの判定結果に従って、切換部９Ｃが制御されて第１ま
たは第２のデコード部９Ａ，９Ｂのデコード結果のいず
れか一方が選択され、メモリセルアレイ６の所定のワー
ド線が選択される。このため、デコード時間が速くな
り、メモリセルのアクセスが高速化される。

【００２８】さらに、切換部９Ｃの出力がラッチ部９Ｄ
にラッチされて所定のワード線が選択されるので、チッ
プのリセット時において、選択しているワード線のリセ
ットとは関係なく第１および第２のアドレスバス７，８
のリセット時期を早めることが可能となり、リセット時
間の短縮化が可能となる。図８は本発明に係る半導体記
憶装置の第３の形態を示す原理ブロック図である。

【００２９】図８に示されるように、本発明に係る半導
体記憶装置の第３の形態において、アドレスデコーダ
（ロウデコーダ）１２は、アドレス信号をデコードし、
ラッチ部１２Ａは、そのデコード結果をラッチしてメモ
リセルアレイ１１の所定のメモリセルを選択する。以上
の構成を有する本発明に係る半導体記憶装置の第３の形
態によれば、アドレスデコーダ１２におけるデコード結
果がラッチ部１２Ａにラッチされてメモリセルアレイ１
１の所定のメモリセルが選択されるので、チップのリセ
ット時において、選択しているメモリセルのリセットと
は関係なくアドレス信号のリセット時期を早めることが
可能となり、リセット時間の短縮化が可能となる。

【００３０】以下、図９〜図１７を参照して、本発明に
係る半導体記憶装置の実施例を詳述する。図１２は半導
体記憶装置の一例を概略的に示すブロック図であり、図
９は本発明の半導体記憶装置の一実施例を示すブロック
回路図である。図１２に示されるように、メモリセルア
レイ２１は多数のメモリセルで構成され、該メモリセル
アレイ２１には、ワードドライバ２２，ロウデコーダ２
３，センスアンプおよび入出力ゲート２４，および，コ
ラムデコーダ２５が接続されている。

【００３１】ロウデコーダ２３には、第１のアドレスバ
スＲＥＡを介してロウアドレスバッファ２６が接続され
ると共に、第２のアドレスバスＲＣＡを介してリフレッ
シュアドレスカウンタ２７が接続されている。ロウアド
レスバッファ２６は、図示しない制御装置からの複数ビ
ット（本実施例では３ビット）からなる外部アドレス信
号ＥＡをロウデコーダ２３に供給し、また、リフレッシ
ュアドレスカウンタ２７は、複数ビット（本実施例では
３ビット）からなる内部アドレス信号ＣＡをロウデコー
ダ２３に供給するようになっている。

【００３２】ロウ系コントローラ２８は、アドレス活性
化信号としてのロウアドレスストローブ信号／ＲＡＳお
よびコラムアドレスストローブ信号／ＣＡＳのレベルに
基づいて、前記ワードドライバ２２，ロウデコーダ２
３，ロウアドレスバッファ２６，および，リフレッシュ
アドレスカウンタ２７を制御する。コラムデコーダ２５
には、アドレスバス２９を介してコラムアドレスバッフ
ァ３０が接続され、同バッファ３０は、前記制御装置か
ら入力された複数ビット（本実施例では３ビット）から
なる外部アドレス信号ＥＡをコラムデコーダ２５に供給
するようになっている。

【００３３】コラム系コントローラ３１は、前記ロウ系
コントローラ２８の制御信号ＲＡＳＺとコラムアドレス
ストローブ信号／ＣＡＳとを入力するＡＮＤ回路３２の
出力信号のレベルに基づいて、前記センスアンプおよび
入出力ゲート２４，コラムデコーダ２５，および，コラ
ムアドレスバッファ３０を制御する。また、コラム系コ
ントローラ３１は、読出し動作時にデータ出力バッファ
３３を制御してメモリセルアレイ２１からの読出しデー
タＤｏｕｔを出力させる。

【００３４】ライトクロックジェネレータ３４は、前記
コラム系コントローラ３１からの出力信号と外部からの
書込み制御信号／ＷＥとを入力し、書込み動作時にデー
タ入力バッファ３５を制御して書込みデータＤｉｎを入
力させる。図９に示すように、ロウアドレスバッファ３
６は、バッファセルとしての３つのアドレスラッチ回路
３７Ａ〜３７Ｃで構成され、各アドレスラッチ回路３７
Ａ〜３７Ｃには３ビットの外部アドレス信号ＥＡの各ビ
ットＥＡ０〜ＥＡ２が入力されると共に、後述するクロ
ックジェネレータ３８からの制御信号ＲＡＳＸが入力さ
れている。そして、各アドレスラッチ回路３７Ａ〜３７
Ｃは、制御信号ＲＡＳＸがＬレベルのとき、その入力端
子Ａｉｎに供給されている各ビットデータＥＡ０〜ＥＡ
２をラッチし、アドレスバスＲＥＡの各信号線ＲＥＡ０
〜ＲＥＡ２を介してロウデコーダ２３に転送する。

【００３５】ロウ系コントローラ２８は、図９に示すよ
うに、クロックジェネレータ３８，モード判定回路３
９，および，スイッチ回路４０で構成されている。図１
４は図９の半導体記憶装置の実際のチップレイアウトを
示す図である。同図において、コア部１００は、メモリ
セル，センスアンプ，コラムデコーダ，ワードドライバ
（２２），および，ロウ（アドレス）メインデコーダ
を含んで構成されている。ここで、図１４と図２とを比
較すると、図２に示す従来の半導体記憶装置では、モー
ド判定回路８７の出力信号（モード信号）ＭＯＤＥ，／
ＭＯＤＥを受け取るスイッチ回路８９が該モード判定回
路８７に近接して設けられ、このスイッチ回路８９の出
力信号が各バッファセル９３Ａ，９３Ｂ，…に供給され
るようになっているのに対して、図１４に示す本発明の
半導体記憶装置では、モード判定回路３９の出力信号
（モード信号）ＭＯＤＥ，／ＭＯＤＥを受け取るスイッ
チ回路４０がロウデコーダ７０（２３）に近接して設け
られ、このスイッチ回路４０の出力信号がロウデコーダ
７０（２３）の各デコーダセルに供給されている。

【００３６】図１０は図９の半導体記憶装置におけるロ
ウ系コントローラ２８の一例を示す回路図である。図１
０に示されるように、クロックジェネレータ３８は、２
段のインバータ４１を備えており、ロウアドレスストロ
ーブ信号／ＲＡＳに基づいて、制御信号ＲＡＳＸをモー
ド判定回路３９，スイッチ回路４０，および，前記ロウ
アドレスバッファ３６（図９参照）に出力する。

【００３７】モード判定回路３９のＮＡＮＤ回路４４に
は、インバータ４２，４３を介してロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳが入力されている。ＮＡＮＤ回路４５には、イ
ンバータ４２を介してロウアドレスストローブ信号／Ｒ
ＡＳが入力されると共に、コラムアドレスストローブ信
号／ＣＡＳが入力されるようになっている。ラッチ回路
４８，４９は、それぞれ２つのインバータで構成され、
各ラッチ回路４８，４９の入力端子は、ゲート端子に前
記制御信号ＲＡＳＸが入力されるｎＭＯＳトランジスタ
４６，４７を介して、それぞれＮＡＮＤ回路４４，４５
に接続され、各出力端子にはそれぞれインバータ５０，
５１が接続されている。

【００３８】そして、モード判定回路３９は、ロウアド
レスストローブ信号／ＲＡＳがＬレベルに遷移した時、
コラムアドレスストローブ信号／ＣＡＳがＨレベルであ
ると、通常の読出し書込み動作と判定してモード信号Ｍ
ＯＤＥをＨレベルとし、モード信号／ＭＯＤＥをＬレベ
ルとする。すなわち、ロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルに遷移した時点ではＮＡＮＤ回路４４の
出力はＨレベル、且つ、ＮＡＮＤ回路４５の出力はＬレ
ベルとなる。このとき、クロックジェネレータ３８の制
御信号ＲＡＳＸはまだＨレベルであるため、ｎＭＯＳト
ランジスタ４６，４７がオンし、ＮＡＮＤ回路４４，４
５の出力がラッチ回路４８，４９に転送されてラッチさ
れ、そして、モード信号ＭＯＤＥはＨレベル、モード信
号／ＭＯＤＥはＬレベルとなる。

【００３９】また、モード判定回路３９は、ロウアドレ
スストローブ信号／ＲＡＳがＬレベルに遷移した時、コ
ラムアドレスストローブ信号／ＣＡＳがＬレベルである
と、メモリセルアレイ２１のリフレッシュ動作であると
判定してモード信号ＭＯＤＥをＬレベルとし、モード信
号／ＭＯＤＥをＨレベルとする。すなわち、クロックジ
ェネレータ３８の制御信号ＲＡＳＸがＬレベルとなる直
前には、ＮＡＮＤ回路４４の出力はＬレベル、且つ、Ｎ
ＡＮＤ回路４５の出力はＨレベルとなるため、ＮＡＮＤ
回路４４，４５の出力がラッチ回路４８，４９に転送さ
れてラッチされ、そして、モード信号ＭＯＤＥはＬレベ
ル、モード信号／ＭＯＤＥはＨレベルとなる。

【００４０】尚、モード判定回路３９は、ロウアドレス
ストローブ信号／ＲＡＳとコラムアドレスストローブ信
号／ＣＡＳが共にＨレベルのときには、モード信号ＭＯ
ＤＥ，／ＭＯＤＥを共にＨレベルとする。スイッチ回路
４０は、ＮＡＮＤ回路５２〜５４とインバータ５５〜５
７とで構成され、２入力ＮＡＮＤ回路５２には、前記両
モード信号（相補信号）ＭＯＤＥ，／ＭＯＤＥが入力さ
れている。また、３入力ＮＡＮＤ回路５３には、モード
信号ＭＯＤＥ，ＮＡＮＤ回路５２の出力信号，および，
インバータ５５を介して前記制御信号ＲＡＳＸが入力さ
れ、出力端子にはインバータ５６が接続されている。さ
らに、３入力ＮＡＮＤ回路５４には、モード信号／ＭＯ
ＤＥ，ＮＡＮＤ回路５２の出力信号，および，前記イン
バータ５５を介して制御信号ＲＡＳＸが入力され、出力
端子にはインバータ５７が接続されている。

【００４１】そして、スイッチ回路４０は、通常の読出
し書込み動作時、すなわち、モード信号ＭＯＤＥがＨレ
ベルでモード信号／ＭＯＤＥがＬレベルのとき、スイッ
チ制御信号ＮＯＲＺをＨレベル、スイッチ制御信号ＲＥ
ＦＺをＬレベルとしてロウデコーダ２３に出力する。ま
た、スイッチ回路４０は、リフレッシュ動作時、すなわ
ち、モード信号ＭＯＤＥがＬレベルでモード信号／ＭＯ
ＤＥがＨレベルのとき、スイッチ制御信号ＮＯＲＺをＬ
レベル、スイッチ制御信号ＲＥＦＺをＨレベルとしてロ
ウデコーダ２３に出力する。尚、スイッチ回路４０は、
モード信号ＭＯＤＥ，／ＭＯＤＥが共にＨレベルのとき
には、スイッチ制御信号ＮＯＲＺ，ＲＥＦＺを共にＬレ
ベルとするようになっている。

【００４２】図９に示すように、ロウデコーダ２３は、
８つのデコーダセル５８Ａ〜５８Ｈで構成されている。
各デコーダセル５８Ａ〜５８Ｈは、切換部としてのｎＭ
ＯＳトランジスタよりなる３つの第１スイッチ５９ａ〜
５９ｃ，同じく切換部としてのｎＭＯＳトランジスタよ
りなる３つの第２スイッチ６０ａ〜６０ｃ，デコード部
６１，および，ラッチ部６２で構成されている。各第１
スイッチ５９ａ〜５９ｃのドレイン端子は、それぞれ前
記第１のアドレスバスＲＥＡの各信号線ＲＥＡ０〜ＲＥ
Ａ２に接続されて外部アドレス信号ＥＡの各ビットＥＡ
０〜ＥＡ２が供給され、各ソース端子は、それぞれデコ
ード部６１の３つの入力線６１ａ〜６１ｃに接続され、
そして、各ゲート端子には、前記スイッチ回路４０のス
イッチ制御信号ＮＯＲＺが印加されている。また、各第
２スイッチ６０ａ〜６０ｃのドレイン端子は、それぞれ
前記第２のアドレスバスＲＣＡの各信号線ＲＣＡ０〜Ｒ
ＣＡ２に接続されて前記リフレッシュアドレスカウンタ
２７から内部アドレス信号ＣＡの各ビットＣＡ０〜ＣＡ
２が供給され、各ソース端子は、それぞれデコード部６
１の３つの入力線６１ａ〜６１ｃに接続され、そして、
各ゲート端子には、前記スイッチ回路４０のスイッチ制
御信号ＲＥＦＺが印加されている。

【００４３】従って、通常の読出し書込み動作時、すな
わち、スイッチ制御信号ＮＯＲＺがＨレベルのときに
は、各デコーダセル５８Ａ〜５８Ｈの３つの第１スイッ
チ５９ａ〜５９ｃがオンして第１のアドレスバスＲＥＡ
が選択され、外部アドレス信号ＥＡの各ビットデータＥ
Ａ０〜ＥＡ２が各デコード部６１に入力される。また、
リフレッシュ動作時、すなわち、スイッチ制御信号ＲＥ
ＦＺがＨレベルのときには、各デコーダセル５８Ａ〜５
８Ｈの３つの第２スイッチ６０ａ〜６０ｃがオンして第
２のアドレスバスＲＣＡが選択され、内部アドレス信号
ＣＡの各ビットデータＣＡ０〜ＣＡ２が各デコード部６
１に入力される。

【００４４】図１１は図９の半導体記憶装置におけるデ
コード部６１およびラッチ部６２の一例を示す回路図で
ある。図１１に示されるように、デコード部６１は、高
電圧電源Ｖccと低電圧電源ＧＮＤとの間に直列に設けら
れたｐＭＯＳトランジスタよりなるチャージ用トランジ
スタ６３と、３つのｎＭＯＳトランジスタよりなるデコ
ード用トランジスタ６４ａ〜６４ｃで構成されている。
チャージ用トランジスタ６３のゲート端子には、リセッ
ト信号／ＳＲ２が印加されている。ここで、リセット信
号／ＳＲ２は、待機状態、すなわち、読出し書込み動作
でないまたはリフレッシュ動作でないときにのみＬレベ
ルにされ、チャージ用トランジスタ６３をオンさせてノ
ードαをＨレベルとするようになっている。各デコード
用トランジスタ６４ａ〜６４ｃのゲート端子には、読出
し書込み動作時またはリフレッシュ動作時において、前
記入力線６１ａ〜６１ｃを介して外部アドレス信号ＥＡ
の各ビットデータＥＡ０〜ＥＡ２、または、内部アドレ
ス信号ＣＡの各ビットデータＣＡ０〜ＣＡ２が入力され
るようになっており、全てのデコード用トランジスタ６
４ａ〜６４ｃがオンすると、ノードαがＬレベルにされ
てデコードできたことになる。すなわち、デコード部６
１の各入力線６１ａ〜６１ｃのビットデータが全て
「１」（高レベルＨ）の場合には、デコーダセル５８Ａ
にてデコードされることになる。

【００４５】尚、デコーダセル５８Ｂ〜５８Ｈにおける
デコード部６１は、３つのデコード用トランジスタ６４
ａ〜６４ｃがｐＭＯＳトランジスタとｎＭＯＳトランジ
スタとの組合わせである点において、デコーダセル５８
Ａのデコード部６０と異なっている。ラッチ部６２は、
高電圧電源Ｖccと低電圧電源ＧＮＤとの間に直列に設け
られたｐＭＯＳトランジスタ６５，ｎＭＯＳトランジス
タ６６，６７，および，インバータ６８で構成されてい
る。ｐＭＯＳトランジスタ６５のドレイン端子は、イン
バータ６８の入力端子に接続されると共に、前記デコー
ド部６１のノードαに接続されている。ｐＭＯＳトラン
ジスタ６５およびｎＭＯＳトランジスタ６７は、各ゲー
ト端子がインバータ６８の出力端子に接続されてインバ
ータを構成している。また、ｎＭＯＳトランジスタ６６
のゲート端子には、前記リセット信号／ＳＲ２が印加さ
れ、該トランジスタ６６は、読出し書込み動作時または
リフレッシュ動作時においてオンされ、待機状態におい
てオフされるようになっている。

【００４６】従って、読出し書込み動作時またはリフレ
ッシュ動作時において、デコード部６１のノードαのレ
ベルがインバータ６８とｐＭＯＳおよびｎＭＯＳトラン
ジスタ６５，６７とによりラッチされると共に、ノード
αのレベルが反転されてデコードアドレスとして前記ワ
ードドライバ２２に出力される。また、待機状態には、
インバータ６８の入力がＨレベルとなるため、デコード
アドレスとして「０」（低レベルＬ）が出力される。

【００４７】次に上記のように構成された半導体記憶装
置の作用について説明する。図１３は図９に示す半導体
記憶装置の動作を説明するためのタイミング図である。
同図に示されるように、ロウアドレスストローブ信号／
ＲＡＳがＬレベルに遷移した時、コラムアドレスストロ
ーブ信号／ＣＡＳがＨレベルであると、通常の読出し書
込み動作となる。また、ロウアドレスストローブ信号／
ＲＡＳがＬレベルに遷移すると、クロックジェネレータ
３８からの制御信号ＲＡＳＸがＬレベルとなり、これに
同期してロウアドレスバッファ３６の各アドレスラッチ
回路３７Ａ〜３７Ｃの入力端子Ａｉｎに外部アドレス信
号ＥＡの各ビットデータＥＡ０〜ＥＡ２が供給される
（図９参照）。これにより、各アドレスラッチ回路３７
Ａ〜３７Ｃに各ビットデータＥＡ０〜ＥＡ２がラッチさ
れ、そして、該データＥＡ０〜ＥＡ２が第１のアドレス
バスＲＥＡの各信号線ＲＥＡ０〜ＲＥＡ２を介してロウ
デコーダ２３に転送される。

【００４８】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに遷移した時、コラムアドレスストローブ信号／
ＣＡＳがＨレベルであると、モード判定回路３９により
読出し書込み動作であると判定されてモード信号／ＭＯ
ＤＥがＬレベルとなる。これにより、スイッチ回路４０
のスイッチ制御信号ＮＯＲＺがＨレベルとなってロウデ
コーダ２３の各デコーダセル５８Ａ〜５８Ｈの第１スイ
ッチ５９ａ〜５９ｃがオンする。これにより、第１のア
ドレスバスＲＥＡの各信号線ＲＥＡ０〜ＲＥＡ２が選択
されて外部アドレス信号ＥＡの各ビットデータＥＡ０〜
ＥＡ２がデコード部６１に入力される。そして、各デコ
ーダセル５８Ａ〜５８Ｈのいずれか一つのデコード部６
１によって外部アドレス信号ＥＡがデコードされ、デコ
ードアドレスが信号線を介してワードドライバ２２に転
送されて所定のワード線が選択される。

【００４９】また、図１３中の二点鎖線で示されるよう
に、ロウアドレスストローブ信号／ＲＡＳがＬレベルに
遷移した時、コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルであるとリフレッシュ動作となる。そして、ク
ロックジェネレータ３８の制御信号ＲＡＳＸがＬレベル
となるのに同期してロウアドレスバッファ３６の各アド
レスラッチ回路３７Ａ〜３７Ｃの入力端子Ａｉｎに外部
アドレス信号ＥＡの各ビットデータＥＡ０〜ＥＡ２が供
給され、各アドレスラッチ回路３７Ａ〜３７Ｃに各ビッ
トデータＥＡ０〜ＥＡ２がラッチされる。

【００５０】一方、モード判定回路３９によりリフレッ
シュ動作であると判定されてモード信号ＭＯＤＥが二点
鎖線で示すようにＬレベルとなると、スイッチ回路４０
のスイッチ制御信号ＲＥＦＺが二点鎖線で示すようにＨ
レベルとなる。これにより、ロウデコーダ２３の各デコ
ーダセル５８Ａ〜５８Ｈの第２スイッチ６０ａ〜６０ｃ
がオンし、第２のアドレスバスＲＣＡの各信号線ＲＣＡ
０〜ＲＣＡ２が選択されて、内部アドレス信号ＣＡの各
ビットデータＣＡ０〜ＣＡ２がデコード部６１に入力さ
れる。そして、各デコーダセル５８Ａ〜５８Ｈのいずれ
か一つのデコード部６１によって内部アドレス信号ＣＡ
がデコードされ、デコードアドレスが信号線を介してワ
ードドライバ２２に転送され、前述したのと同様にして
所定のワード線が選択されることになる。

【００５１】また、チップをリセットする場合は、デコ
ード部６１のデコード結果がラッチ部６２にラッチされ
て所定のワード線が選択されているので、図１３に示す
ように、ロウアドレスストローブ信号／ＲＡＳのＨレベ
ルへの遷移に基づくクロックジェネレータ３８の制御信
号ＲＡＳＸのＨレベルへの遷移により、モード判定回路
３９のモード信号ＭＯＤＥまたは／ＭＯＤＥをＨレベル
に復帰させると共に、第１および第２のアドレスバスＲ
ＥＡ，ＲＣＡをリセットする。尚、ロウアドレスストロ
ーブ信号／ＲＡＳのＨレベルへの遷移に基づくクロック
ジェネレータ３８の制御信号ＲＡＳＸのＨレベルへの遷
移により、スイッチ回路４０のスイッチ制御信号ＮＯＲ
Ｚ，ＲＥＦＺもＬレベルになる。

【００５２】この後、選択しているワード線をリセット
信号ＳＲ１によりリセットした後、リセット信号／ＳＲ
２により各デコーダセル５８Ａ〜５８Ｈのデコード部６
１およびラッチ部６２をリセットすれば、チップのリセ
ットが完了する。このように、本実施例では第１および
第２のアドレスバスＲＥＡ，ＲＣＡを設け、外部アドレ
ス信号ＥＡおよびリフレッシュアドレスカウンタ２７か
らの内部アドレス信号ＣＡをクロックジェネレータ３８
の制御信号ＲＡＳＸに基づいてロウデコーダ２３まで転
送するように構成したので、ロウデコーダ２３までのア
ドレス信号の転送時間を速めることができ、これにより
デコード時間を速くして、メモリセルのアクセスを高速
化することができる。

【００５３】ここで、本実施例では、デコード部６１の
デコード結果をラッチ部６２にラッチして所定のワード
線を選択するようにしているので、チップのリセット時
において選択しているワード線のリセットとは関係な
く、第１および第２のアドレスバスＲＥＡ，ＲＣＡのリ
セット時期を早めてリセット時間の短縮化を図ることが
でき、これによって、サイクルタイムの高速化を図るこ
とができる。

【００５４】図１５は本発明の半導体記憶装置の他の実
施例を示すブロック回路図であり、図１６は図１５の半
導体記憶装置におけるデコーダセルを示す回路図であ
る。尚、説明の便宜上、図９〜図１２で説明した実施例
と同じ構成については、同一の符号を付して説明を一部
省略する。図１５に示されるように、本実施例における
ロウデコーダ７０は、８つのデコーダセル７１Ａ〜７１
Ｈからなり、各デコーダセル７１Ａ〜７１Ｈは第１およ
び第２のデコード部７２Ａ，７２Ｂ、切換部７３および
前記ラッチ部６２で構成されている。

【００５５】図１６に示されるように、第１のデコード
部７２Ａは、直列に設けられた３つのｎＭＯＳトランジ
スタよりなるデコード用トランジスタ７４ａ〜７４ｃで
構成され、各デコード用トランジスタ７４ａ〜７４ｃの
ゲート端子は、前記第１のアドレスバスＲＥＡの各信号
線ＲＥＡ０〜ＲＥＡ２に接続されている。そして、第１
のデコード部７２Ａは、読出し書込み動作時またはリフ
レッシュ動作時において、外部アドレス信号ＥＡをデコ
ードするようになっている。第２のデコード部７２Ｂ
は、直列に設けられた３つのｎＭＯＳトランジスタより
なるデコード用トランジスタ７５ａ〜７５ｃで構成さ
れ、各デコード用トランジスタ７５ａ〜７５ｃのゲート
端子は、前記第２のアドレスバスＲＣＡの各信号線ＲＣ
Ａ０〜ＲＣＡ２に接続されている。そして、第２のデコ
ード部７２Ｂは、読出し書込み動作時またはリフレッシ
ュ動作時において、内部アドレス信号ＣＡをデコードす
るようになっている。

【００５６】切換部７３は、第１のデコード部７２Ａお
よびチャージ用トランジスタ６３間に設けられたｎＭＯ
Ｓトランジスタ７６と、第２のデコード部７２Ｂおよび
チャージ用トランジスタ６３間に設けられたｎＭＯＳト
ランジスタ７７とから構成され、ｎＭＯＳトランジスタ
７６，７７の各ゲート端子には、前記スイッチ回路４０
のスイッチ制御信号ＮＯＲＺ，ＲＥＦＺが入力されてい
る。従って、通常の読出し書込み動作時、すなわち、ス
イッチ制御信号ＮＯＲＺがＨレベルのときには、ｎＭＯ
Ｓトランジスタ７６がオンして第１のデコード部７２Ａ
のデコード結果がラッチ部６２に出力され、また、リフ
レッシュ動作時、すなわち、スイッチ制御信号ＲＥＦＺ
がＨレベルのときには、ｎＭＯＳトランジスタ７７がオ
ンして第２のデコード部７２Ｂのデコード結果がラッチ
部６２に出力されるようになっている。

【００５７】尚、デコーダセル７１Ｂ〜７１Ｈにおける
第１および第２のデコード部７２Ａ，７２Ｂは、各３つ
のデコード用トランジスタ７４ａ〜７４ｃ，７５ａ〜７
５ｃがｐＭＯＳトランジスタとｎＭＯＳトランジスタと
の組合わせである点において、デコーダセル７１Ａの第
１および第２のデコード部７２Ａ，７２Ｂと異なってい
る。

【００５８】このように、本実施例においても、第１お
よび第２のアドレスバスＲＥＡ，ＲＣＡを設け、外部ア
ドレス信号ＥＡおよびリフレッシュアドレスカウンタ２
７からの内部アドレス信号ＣＡをクロックジェネレータ
３８の制御信号ＲＡＳＸに基づいてロウデコーダ７０に
転送し、外部アドレス信号ＥＡおよび内部アドレス信号
ＣＡをそれぞれ第１および第２のデコード部７２Ａ，７
２Ｂにてデコードした後、いずれか一方のデコード結果
を選択するようにし構成されている。これにより、デコ
ード時間が速くなり、メモリセルのアクセスを高速化す
ることができる。

【００５９】また、本実施例では、切換部７３により選
択された第１または第２のデコード部７２Ａ，７２Ｂの
デコード結果をラッチ部６２にラッチして所定のワード
線を選択するように構成しているため、チップのリセッ
ト時において、選択しているワード線のリセットとは関
係なく第１および第２のアドレスバスＲＥＡ，ＲＣＡの
リセット時期を早めてリセット時間の短縮化を図ること
ができ、これによって、サイクルタイムの高速化を図る
ことができる。

【００６０】図１７は図１６のデコーダセルをプリデコ
ーダとして適用したロウデコーダおよびワードドライバ
を示す回路図である。同図に示されるように、本実施例
の半導体記憶装置は、アドレスプリデコーダ（ロウプリ
デコーダ）７１Ａ’と、ブロックデコーダ１２０と、メ
インデコーダ（ロウメインデコーダ）１３０と、ワード
ドライバ１４０とを具備している。

【００６１】ロウプリデコーダ７１Ａ’は、図１６に示
すデコーダセル７１Ａと同様な構成とされているが、図
１７に示すロウプリデコーダ７１Ａ’では、所定の出力
レベルを獲得するために２段のインバータ１０１および
１０２が設けられている。すなわち、図１４において、
ロウメインデコーダ１３０は、ワードドライバ２２（１
４０）の近接に設けられているため、ロウデコーダ７０
（ロウプリデコーダ７１Ａ')からワードドライバ２２に
近接して設けられているロウメインデコーダ（１３０）
まで必要とされる電位を確保するために、ロウプリデコ
ーダ７１Ａ’の出力段にインバータ１０１および１０２
が設けられている。尚、ブロックデコーダ１２０の出力
段にも、同様に、２段のインバータが設けられている。

【００６２】図１７に示すように、本発明に係るデコー
ダセルは、半導体記憶装置（ＤＲＡＭ）のプリデコーダ
として適用することができる。ここで、ロウプリデコー
ダ７１Ａ’におけるチャージ用トランジスタ６３のゲー
ト端子には、リセット信号／ＳＲ２が印加されている。
このリセット信号／ＳＲ２は、待機状態、すなわち、読
出し書込み動作でないまたはリフレッシュ動作でないと
きにのみＬレベルにされ、チャージ用トランジスタ６３
をオンさせてノードαをＨレベルとするようになってい
る。また、リセット信号／ＳＲ２は、ｎＭＯＳトランジ
スタ６６のゲート端子にも印加され、該トランジスタ６
６は、読出し書込み動作時またはリフレッシュ動作時に
おいてオンされ、待機状態においてオフされるようにな
っている。また、メインデコーダ１３０のトランジスタ
１３１のゲートにはリセット信号ＲＥＳＥＴが供給され
るようになっている。尚、メインデコーダ１３０のトラ
ンジスタ１３２および１３３のゲートには、ロウプリデ
コーダ（７１Ａ')からのプリデコードアドレスが供給さ
れるようになっている。

【００６３】具体的に、図１７に示す半導体記憶装置
は、例えば、４ＭビットのＤＲＡＭであり、ブロックデ
コーダ１２０により４Ｍビット中の１Ｍビット分が選択
され、この１Ｍビット中において、３ビット入力のロウ
プリデコーダ（７１Ａ')により８通りの選択が行われ
る。そして、メインデコーダ１３０による２系統のロウ
プリデコーダにより１Ｍビット中の６４Ｋビットが選択
されるようになている。尚、ワードドライバ１４０で４
通りの選択を行うように構成して、メインデコーダ１３
０による選択ビット数を１６Ｋビットにすることもでき
る。

【００６４】上述した本発明に係る半導体記憶装置の各
実施例においては、ロウデコーダ２３，７０の各デコー
ダセルにデコード結果をラッチするラッチ部を設けたも
のについて述べたが、コラムデコーダ２５にラッチ部を
設けることもできる。このように、コラムデコーダ２５
にラッチ部を設けると、アドレスデコーダ（ロウデコー
ダおよびコラムデコーダ）におけるデコード結果をラッ
チ部にラッチしてメモリセルアレイ２１の所定のメモリ
セルを選択できるので、チップのリセット時において、
選択しているメモリセルのリセットとは関係なくアドレ
ス信号のリセット時期を早めることが可能となり、リセ
ット時間の短縮化が可能となる。

【００６５】

【発明の効果】以上、詳述したように、本発明によれ
ば、アドレスデコーダにおけるデコード結果がラッチ部
にラッチされてメモリセルアレイの所定のメモリセルが
選択され、或いは、プリデコーダによるデコード情報が
ラッチ部に保持されるとともにメインデコーダに供給さ
れるので、チップのリセット時において、選択している
メモリセルのリセットとは関係なくアドレス信号のリセ
ット時期を早めることが可能となり、リセット時間を短
縮化することができる。

【図面の簡単な説明】

【図１】従来の半導体記憶装置の一例を示すブロック回
路図である。

【図２】図１の半導体記憶装置のチップレイアウトを示
す図である。

【図３】図１に示す半導体記憶装置の動作を説明するた
めのタイミング図である。

【図４】従来の半導体記憶装置の他の例を示すブロック
回路図である。

【図５】図４に示す半導体記憶装置の動作を説明するた
めのタイミング図である。

【図６】本発明に係る半導体記憶装置の第１の形態を示
す原理ブロック図である。

【図７】本発明に係る半導体記憶装置の第２の形態を示
す原理ブロック図である。

【図８】本発明に係る半導体記憶装置の第３の形態を示
す原理ブロック図である。

【図９】本発明の半導体記憶装置の一実施例を示すブロ
ック回路図である。

【図１０】図９の半導体記憶装置におけるロウ系コント
ローラの一例を示す回路図である。

【図１１】図９の半導体記憶装置におけるデコード部お
よびラッチ部の一例を示す回路図である。

【図１２】半導体記憶装置の一例を概略的に示すブロッ
ク図である。

【図１３】図９に示す半導体記憶装置の動作を説明する
ためのタイミング図である。

【図１４】図９の半導体記憶装置のチップレイアウトを
示す図である。

【図１５】本発明の半導体記憶装置の他の実施例を示す
ブロック回路図である。

【図１６】図１５の半導体記憶装置におけるデコーダセ
ルを示す回路図である。

【図１７】図１６のデコーダセルをプリデコーダとして
適用したロウデコーダおよびワードドライバを示す回路
図である。

【符号の説明】

１，６，１１…メモリセルアレイ ２，７…第１のアドレスバス ３，８…第２のアドレスバス ４，９…ロウデコーダ ４Ａ…デコード部 ４Ｂ，９Ｃ…切換部 ４Ｃ，９Ｄ，１２Ａ…ラッチ部 ５，１０…コントローラ ９Ａ…第１のデコード部 ９Ｂ…第２のデコード部 １２…アドレスデコーダ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−17292（ＪＰ，Ａ) 特開 平２−141993（ＪＰ，Ａ) 特開 昭61−170992（ＪＰ，Ａ)

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイと、 アドレス信号をデコードするアドレスデコーダと、 前記アドレスデコーダから出力されるデコード情報に基
   づいて前記メモリセルアレイ内のワード線またはコラム
   選択線を選択的に駆動するドライバ部と、 前記アドレスデコーダと前記ドライバ部との間に接続さ
   れ、前記デコード情報を保持するとともに前記ドライバ
   部へ供給するラッチ部とを備え、前記ラッチ部と前記メ
   モリセルアレイとの間に、前記ワード線またはコラム選
   択線を選択的に非活性にする制御信号を与え、該ワード
   線またはコラム選択線を非活性にした後に該ラッチ部を
   リセットすることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、前記アドレスデコーダは、アドレスバスを介して前
   記アドレスデコーダよりもリセット制御の早いアドレス
   ラッチ回路から前記アドレス信号を受けることを特徴と
   する半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、前記ラッチ部にデコード情報を保持した状態で、前
   記アドレスバスをリセットすることを特徴とする半導体
   記憶装置。
4. 【請求項４】 メモリセルアレイと、 アドレス信号を受けるプリデコーダと、 前記プリデコーダの出力に応答するメインデコーダと、 前記メインデコーダの出力に応答して前記メモリセルア
   レイ内のワード線またはコラム選択線を選択的に駆動す
   るドライバ部と、 前記プリデコーダと前記メインデコーダとの間に接続さ
   れ、前記プリデコーダによるデコード情報を保持すると
   ともに前記メインデコーダに供給するラッチ部とを備
   え、前記ラッチ部と前記メモリセルアレイとの間に、前
   記ワード線またはコラム選択線を選択的に非活性にする
   制御信号を与え、該ワード線またはコラム選択線を非活
   性にした後に該ラッチ部をリセットすることを特徴とす
   る半導体記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、前記プリデコーダは、アドレスバスを介して前記ア
   ドレスプリデコーダよりもリセット制御の早いアドレス
   ラッチ回路から前記アドレス信号を受けることを特徴と
   する半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、前記ラッチ部にデコード情報を保持した状態で、前
   記アドレスバスをリセットすることを特徴とする半導体
   記憶装置。
7. 【請求項７】 請求項４記載の半導体記憶装置におい
   て、前記プリデコーダは、電源線間に直列に接続された
   チャージ用トランジスタおよび複数のデコード用トラン
   ジスタを含み、前記ラッチ部は、ラッチ状態をリセット
   するためのトランジスタを含み、前記メモリセルアレイ
   内の前記ワード線またはコラム選択線を選択的に非活性
   にした後、前記プリデコーダの出力ノードをチャージす
   るときに前記ラッチ部をリセットするように構成したこ
   とを特徴とする半導体記憶装置。
8. 【請求項８】 メモリセルアレイと、 第１のアドレス信号および第２のアドレス信号をそれぞ
   れデコードするアドレスデコーダと、 前記アドレスデコーダからの出力の内、前記第１または
   第２のアドレス信号のいずれかに対応するデコード情報
   を選択的に切り換えるデコード情報切換え部と、 前記デコード情報切換え部から出力されるデコード情報
   に基づいて前記メモリセルアレイ内のワード線またはコ
   ラム選択線を選択的に駆動するドライバ部と、 前記アドレスデコーダと前記メモリセルアレイとの間に
   接続され、前記デコード情報を保持するとともに前記ド
   ライバ部へ供給するラッチ部とを備え、前記ワード線ま
   たはコラム選択線を非活性にした後に該ラッチ部をリセ
   ットすることを特徴とする半導体記憶装置。
9. 【請求項９】 メモリセルアレイと、 第１のアドレス信号または第２のアドレス信号のいずれ
   かを選択的に切り換えるアドレス信号切換え部と、 前記アドレス信号切換え部から出力される前記第１また
   は第２のアドレス信号をデコードするアドレスデコーダ
   と、 前記アドレスデコーダから出力されるデコード情報に基
   づいて前記メモリセルアレイ内のワード線またはコラム
   選択線を選択的に駆動するドライバ部と、 前記アドレスデコーダと前記メモリセルアレイとの間に
   接続され、前記デコード情報を保持するとともに前記ド
   ライバ部へ供給するラッチ部とを備え、前記ワード線ま
   たはコラム選択線を非活性にした後に該ラッチ部をリセ
   ットすることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項８または９記載の半導体記憶装
    置において、前記１および第２のアドレス信号は、外部
    から入力される外部アドレスおよびカウンタで生成され
    る内部アドレスであることを特徴とする半導体記憶装
    置。
11. 【請求項１１】 メモリセルアレイと、 外部または内部アドレス信号をアドレスバスに伝達する
    アドレスラッチ回路と、 前記アドレスバスに伝達されたアドレス信号をデコード
    するアドレスデコーダと、 前記アドレスデコーダの情報をラッチするラッチ部と、 前記メモリセルアレイ内のワード線またはコラム選択線
    を選択的に駆動するドライバ部とを備える半導体記憶装
    置の制御方法であって、 外部信号に従って前記ワード線またはコラム選択線を活
    性化する活性化ステップと、 外部信号に従って前記ワード線またはコラム選択線を非
    活性にするとともに、該非活性中に前記ラッチ部の情報
    を保持する非活性ステップと、 前記ワード線またはコラム選択線の非活性後に、前記ラ
    ッチ部に保持された情報をリセットするリセットステッ
    プと、を具備することを特徴とする半導体記憶装置の制
    御方法。
12. 【請求項１２】 請求項１１記載の半導体記憶装置の制
    御方法において、前記非活性ステップは、前記ラッチ部
    の情報を保持するとともに、前記アドレスデコーダを活
    性化することを特徴とする半導体記憶装置の制御方法。
13. 【請求項１３】 請求項１１記載の半導体記憶装置の制
    御方法において、前記非活性ステップは、前記ラッチ部
    の情報を保持するとともに、前記アドレスラッチ回路を
    非活性にすることを特徴とする半導体記憶装置の制御方
    法。