JPH08321171A

JPH08321171A - 半導体記憶装置

Info

Publication number: JPH08321171A
Application number: JP7124601A
Authority: JP
Inventors: Makoto Koga; 誠古賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-05-24
Filing date: 1995-05-24
Publication date: 1996-12-03

Abstract

(57)【要約】【目的】例えば、ＤＲＡＭに関し、アドレス信号の入力
に使用する外部端子を増加することなく、データ入出力
の高速化を図る。【構成】２個の列アドレスを指定する二組の列アドレス
信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂを一括し
て取り込み、一組ずつ列デコーダ７に対して出力する列
アドレスバッファ１７を設け、列アドレス信号ＣＡ０Ａ
〜ＣＡ７Ａは行アドレス信号ＲＡ０〜ＲＡ７の入力に使
用する外部端子３₀〜３₇から入力し、列アドレス信号Ｃ
Ａ０Ｂ〜ＣＡ７ＢはデータＤＱ０〜ＤＱ７の入出力に使
用する外部端子８₀〜８₇から入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス信号の入力に
使用される第１の外部端子群と、データの入出力及びア
ドレス信号の入力に兼用される第２の外部端子群とを備
えてなる半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置として、たとえ
ば、図１３にその要部を示すようなダイナミック・ラン
ダム・アクセス・メモリ（以下、ＤＲＡＭという）が知
られている。

【０００３】図１３中、２はメモリセルが配列されてな
るメモリセルアレイ、３₀〜３₇は行アドレス信号ＲＡ０
〜ＲＡ７及び列アドレス信号ＣＡ０〜ＣＡ７が入力され
る外部端子である。

【０００４】また、４は外部端子３₀〜３₇を介して入力
される行アドレス信号ＲＡ０〜ＲＡ７を取り込む行アド
レスバッファ、５は行アドレスバッファ４に取り込まれ
た行アドレス信号ＲＡ０〜ＲＡ７をデコードしてメモリ
セルアレイ２に配列されているワード線の選択を行う行
デコーダである。

【０００５】また、６は外部端子３₀〜３₇を介して入力
される列アドレス信号ＣＡ０〜ＣＡ７を取り込む列アド
レスバッファ、７は列アドレスバッファ６に取り込まれ
た列アドレス信号ＣＡ０〜ＣＡ７をデコードしてメモリ
セルアレイ２に配列されているビット線の選択を行う列
デコーダである。

【０００６】また、８₀〜８₇はデータＤＱ０〜ＤＱ７が
入出力される外部端子、９はデータＤＱ０〜ＤＱ７の入
出力用のデータ入出力バッファ、１０はメモリセルアレ
イ２から読み出されたデータの増幅又はメモリセルアレ
イ２に対するデータの書込みに使用されるデータ入出力
アンプである。

【０００７】また、１１は行アドレス信号ＲＡ０〜ＲＡ
７の取り込みを指示する行アドレスストローブ信号／Ｒ
ＡＳが入力される外部端子、１２は列アドレス信号ＣＡ
０〜ＣＡ７の取り込みを指示する列アドレスストローブ
信号／ＣＡＳが入力される外部端子である。

【０００８】また、１３は書込み動作を指定する書込み
指定信号／ＷＥが入力される外部端子、１４は読込み動
作を指定する読込み指定信号／ＯＥが入力される外部端
子である。

【０００９】また、１５は外部端子１１〜１４を介して
入力される行アドレスストローブ信号／ＲＡＳ、列アド
レスストローブ信号／ＣＡＳ、書込み指定信号／ＷＥ及
び読込み指定信号／ＯＥを取り込み、内部回路を制御す
る制御回路である。

【００１０】このＤＲＡＭにおいて、データＤＱ０〜Ｄ
Ｑ７のリード／ライト動作が行われる場合には、まず、
行アドレス信号ＲＡ０〜ＲＡ７が行アドレスバッファ４
に取り込まれ、その後、列アドレス信号ＣＡ０〜ＣＡ７
が列アドレスバッファ６に取り込まれる。

【００１１】そこで、たとえば、２個のアドレスＡＤＤ
−Ａ、ＡＤＤ−Ｂが連続して選択される場合には、通常
のリード・ライト・モードでは、まず、アドレスＡＤＤ
−Ａの行アドレスを指定する行アドレス信号ＲＡ０Ａ〜
ＲＡ７Ａが行アドレスバッファ４に取り込まれ、続い
て、アドレスＡＤＤ−Ａの列アドレスを指定する列アド
レス信号ＣＡ０Ａ〜ＣＡ７Ａが列アドレスバッファ６に
取り込まれる。

【００１２】そして、更に、その後、アドレスＡＤＤ−
Ｂの行アドレスを指定する行アドレス信号ＲＡ０Ｂ〜Ｒ
Ａ７Ｂが行アドレスバッファ４に取り込まれ、続いて、
アドレスＡＤＤ−Ｂの列アドレスを指定する列アドレス
信号ＣＡ０Ｂ〜ＣＡ７Ｂが列アドレスバッファ６に取り
込まれる。

【００１３】

【発明が解決しようとする課題】このように、このＤＲ
ＡＭにおいては、２個のアドレスＡＤＤ−Ａ、ＡＤＤ−
Ｂを連続して選択する場合、外部端子３₀〜３₇を介し
て、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、列アドレス信
号ＣＡ０Ａ〜ＣＡ７Ａ、行アドレス信号ＲＡ０Ｂ〜ＲＡ
７Ｂ及び列アドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂを順に入力
させなければならず、データ入出力の高速化を図ること
ができない。

【００１４】ここに、外部端子を増設する場合には、行
アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂ
及び列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜Ｃ
Ａ７Ｂをそれぞれ一括して入力させることができ、デー
タ入出力の高速化を図ることが可能となるが、このよう
にする場合には、チップ面積の増加を招いてしまうとい
う不都合がある。

【００１５】また、行アドレスを一定にし、列アドレス
のみを変化させるモード、いわゆる、ページモードで動
作させ、２個のアドレスＡＤＤ−Ａ、ＡＤＤ−Ｂを連続
して選択する方法があるが、この場合には、まず、行ア
ドレス信号ＲＡ０〜ＲＡ７を入力し、その後、列アドレ
ス信号ＣＡ０Ａ〜ＣＡ７Ａと、列アドレス信号ＣＡ０Ｂ
〜ＣＡ７Ｂとを順に入力することになる。

【００１６】したがって、ページモードの場合には、通
常のリード／ライト・モードの場合よりもデータの入出
力を高速で行うことができるが、このページモードの場
合においても、列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａ、Ｃ
Ａ０Ｂ〜ＣＡ７Ｂについては、外部端子３₀〜３₇を介し
て、一組ずつ順に入力させなければならず、データ入出
力の高速化を満足させることができない。

【００１７】ここに、外部端子を増設する場合には、列
アドレス信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂ
を一括して取り込むことができ、データ入出力の高速化
を図ることが可能となるが、このようにする場合には、
前例と同様に、チップ面積の増加を招いてしまうという
不都合がある。

【００１８】本発明は、かかる点に鑑み、チップ面積の
増加を招くことなく、データ入出力の高速化を図ること
ができるようにした半導体記憶装置を提供することを目
的とする。

【００１９】

【課題を解決するための手段】本発明による半導体記憶
装置は、アドレス信号の入力に使用される第１の外部端
子群と、データの入出力及びアドレス信号の入力に兼用
される第２の外部端子群と、これら第１、第２の外部端
子を介して、複数の行アドレスを指定する行アドレス信
号、又は、複数の列アドレスを指定する列アドレス信
号、又は、複数の行アドレスを指定する行アドレス信号
及び複数の列アドレスを指定する列アドレス信号のそれ
ぞれを一括して取り込み、複数のアドレスを連続して選
択することができる内部回路とを備えて構成される。

【００２０】

【作用】本発明においては、複数の行アドレスを指定す
る行アドレス信号、又は、複数の列アドレスを指定する
列アドレス信号、又は、複数の行アドレスを指定する行
アドレス信号及び複数の列アドレスを指定する列アドレ
ス信号のそれぞれを一括して取り込み、複数のアドレス
を連続して選択することができる内部回路が備えられる
ので、複数の行アドレスを指定する行アドレス信号、又
は、複数の列アドレスを指定する列アドレス信号、又
は、複数の行アドレスを指定する行アドレス信号及び複
数の列アドレスを指定する列アドレス信号のそれぞれを
一括して入力し、複数のアドレスを連続して選択させる
ことができる。

【００２１】しかも、複数の行アドレスを指定する行ア
ドレス信号、又は、複数の列アドレスを指定する列アド
レス信号、又は、複数の行アドレスを指定する行アドレ
ス信号及び複数の列アドレスを指定する列アドレス信号
のそれぞれの一括した入力には、アドレス信号の入力に
使用される第１の外部端子群のほか、データの入出力に
使用される第２の外部端子群を使用することができるの
で、アドレス信号の入力に使用する外部端子を増加する
必要がない。

【００２２】

【実施例】以下、図１〜図１２を参照して、本発明の第
１実施例〜第６実施例について、本発明をＤＲＡＭに適
用した場合を例にして説明する。なお、図１、図３、図
５、図７、図９、図１１において、図１３に対応する部
分には同一符号を付し、その重複説明は省略する。

【００２３】第１実施例・・図１、図２図１は本発明の第１実施例の要部を示すブロック回路図
であり、この第１実施例は、１個の行アドレスを指定す
る一組の行アドレス信号ＲＡ０〜ＲＡ７を入力させた
後、２個の列アドレスを指定する二組の列アドレス信号
ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂを一括して入
力させ、２個のアドレスからの連続した読出しや、２個
のアドレスに対する連続した書込みを行うことができる
ようにしたものである。

【００２４】この第１実施例においては、外部端子３₀
〜３₇は、行アドレス信号ＲＡ０〜ＲＡ７の入力及び列
アドレス信号ＣＡ０Ａ〜ＣＡ７Ａの入力に使用され、外
部端子８₀〜８₇は、データＤＱ０〜ＤＱ７の入出力及び
列アドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂの入力に使用され
る。

【００２５】これに対応して、この第１実施例において
は、図１３に示す従来のＤＲＡＭが設ける列アドレスバ
ッファ６と回路構成の異なる列アドレスバッファ１７が
設けられている。

【００２６】この列アドレスバッファ１７は、外部端子
３₀〜３₇、８₀〜８₇を介して同時に入力される列アドレ
ス信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂを一括
して取り込むことができるように構成されている。

【００２７】また、この列アドレスバッファ１７は、ア
ドレスコントロール信号／ＡＣＰがＨレベルからＬレベ
ルに反転すると、外部端子３₀〜３₇を介して取り込んだ
列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａを列デコーダ７に対
して出力し、その後、再び、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転すると、外部端
子８₀〜８₇を介して取り込んだ列アドレス信号ＣＡ０Ｂ
〜ＣＡ７Ｂを列デコーダ７に対して出力するように構成
されている。

【００２８】そこで、また、この第１実施例において
は、アドレスコントロール信号／ＡＣＰが入力される外
部端子１８が設けられると共に、列アドレスバッファ１
７から列デコーダ７に対する列アドレス信号ＣＡ０Ａ〜
ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂの出力を制御できる制御
回路１９が設けられている。その他については、図１３
に示す従来のＤＲＡＭと同様に構成されている。

【００２９】ここに、図２は、この第１実施例の読出し
動作を示すタイミングチャートであり、図２Ａはアドレ
スコントロール信号／ＡＣＰ、図２Ｂは行アドレススト
ローブ信号／ＲＡＳ、図２Ｃは列アドレスストローブ信
号／ＣＡＳ、図２Ｄは読込み指定信号／ＯＥ、図２Ｅは
外部端子３₀〜３₇に入力される信号、図２Ｆは外部端子
８₀〜８₇に入出力される信号を示している。

【００３０】即ち、この第１実施例においては、行アド
レスストローブ信号／ＲＡＳがＨレベルからＬレベルに
反転すると、外部端子３₀〜３₇を介して入力される行ア
ドレス信号ＲＡ０〜ＲＡ７が行アドレスバッファ４に取
り込まれ、行デコーダ５に対して出力される。

【００３１】その後、列アドレスストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに反転すると、外部端子３₀
〜３₇、８₀〜８₇を介して入力される列アドレス信号Ｃ
Ａ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂが一括して列ア
ドレスバッファ１７に取り込まれる。

【００３２】この時、アドレスコントロール信号／ＡＣ
ＰがＨレベルからＬレベルに反転され、列アドレスバッ
ファ１７に取り込まれた列アドレス信号ＣＡ０Ａ〜ＣＡ
７Ａが列デコーダ７に対して出力される。

【００３３】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ａ〜ＣＡ７Ａが指定するアドレスＡＤＤ−Ａが
選択され、このアドレスＡＤＤ−Ａが記憶するデータＤ
ＡＴＡ−Ａが外部端子８₀〜８₇に出力される。

【００３４】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、列アドレスバッファ１７に取り込まれ
た列アドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂが列デコーダ７に
対して出力される。

【００３５】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ｂ〜ＣＡ７Ｂが指定するアドレスＡＤＤ−Ｂが
選択され、このアドレスＡＤＤ−Ｂが記憶するデータＤ
ＡＴＡ−Ｂが外部端子８₀〜８₇に出力される。

【００３６】なお、書込みを行う場合には、読出しを行
う場合と同様に、行アドレス信号ＲＡ０〜ＲＡ７を入力
させた後、列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０
Ｂ〜ＣＡ７Ｂを一括して入力させることにより、２個の
アドレスＡＤＤ−Ａ、ＡＤＤ−Ｂに対するデータの書込
みを連続して行うことができる。

【００３７】このように、この第１実施例によれば、２
個の列アドレスを指定する二組の列アドレス信号ＣＡ０
Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂを一括して入力し、
２個のアドレスを連続して選択させることができるの
で、データ入出力の高速化を図ることができる。

【００３８】また、この第１実施例によれば、アドレス
コントロール信号／ＡＣＰを入力するための外部端子１
８を必要としているが、列アドレス信号ＣＡ０Ｂ〜ＣＡ
７Ｂは、データＤＱ０〜ＤＱ７の入出力に使用される外
部端子８₀〜８₇を介して入力させることができるので、
列アドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂを入力するための外
部端子を別個に設ける必要がなく、チップ面積の増加を
招くことがない。

【００３９】第２実施例・・図３、図４図３は本発明の第２実施例の要部を示すブロック回路図
であり、この第２実施例は、２個の行アドレスを指定す
る二組の行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ
〜ＲＡ７Ｂを一括して入力させた後、１個の列アドレス
を指定する一組の列アドレス信号ＣＡ０〜ＣＡ７を入力
させ、２個のアドレスからの連続した読出しや、２個の
アドレスに対する連続した書込みを行うことができるよ
うにしたものである。

【００４０】この第２実施例においては、外部端子３₀
〜３₇は、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａの入力及
び列アドレス信号ＣＡ０〜ＣＡ７の入力に使用され、外
部端子８₀〜８₇は、データＤＱ０〜ＤＱ７の入出力及び
行アドレス信号ＲＡ０Ｂ〜ＲＡ７Ｂの入力に使用され
る。

【００４１】これに対応して、この第２実施例において
は、図１３に示す従来のＤＲＡＭが設ける行アドレスバ
ッファ４と回路構成の異なる行アドレスバッファ２１が
設けられている。

【００４２】この行アドレスバッファ２１は、外部端子
３₀〜３₇、８₀〜８₇を介して同時に入力される行アドレ
ス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂを一括
して取り込むことができるように構成されている。

【００４３】また、この行アドレスバッファ２１は、ア
ドレスコントロール信号／ＡＣＰがＨレベルからＬレベ
ルに反転すると、外部端子３₀〜３₇を介して取り込んだ
行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａを行デコーダ５に対
して出力し、その後、再び、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転すると、外部端
子８₀〜８₇を介して取り込んだ行アドレス信号ＲＡ０Ｂ
〜ＲＡ７Ｂを行デコーダ５に対して出力するように構成
されている。

【００４４】そこで、また、この第２実施例において
は、アドレスコントロール信号／ＡＣＰが入力される外
部端子２２が設けられると共に、行アドレスバッファ２
１から行デコーダ５に対する行アドレス信号ＲＡ０Ａ〜
ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂの出力を制御できる制御
回路２３が設けられている。その他については、図１３
に示す従来のＤＲＡＭと同様に構成されている。

【００４５】ここに、図４は、この第２実施例の読出し
動作を示すタイミングチャートであり、図４Ａはアドレ
スコントロール信号／ＡＣＰ、図４Ｂは行アドレススト
ローブ信号／ＲＡＳ、図４Ｃは列アドレスストローブ信
号／ＣＡＳ、図４Ｄは読込み指定信号／ＯＥ、図４Ｅは
外部端子３₀〜３₇に入力される信号、図４Ｆは外部端子
８₀〜８₇に入出力される信号を示している。

【００４６】即ち、この第２実施例においては、行アド
レスストローブ信号／ＲＡＳがＨレベルからＬレベルに
反転すると、外部端子３₀〜３₇、８₀〜８₇を介して入力
される行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜
ＲＡ７Ｂが行アドレスバッファ２１に一括して取り込ま
れる。

【００４７】その後、列アドレスストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに反転すると、外部端子３₀
〜３₇を介して入力される列アドレス信号ＣＡ０〜ＣＡ
７が列アドレスバッファ６に取り込まれ、列デコーダ７
に対して出力される。

【００４８】この時、アドレスコントロール信号／ＡＣ
ＰがＨレベルからＬレベルに反転され、行アドレスバッ
ファ２１に取り込まれた行アドレス信号ＲＡ０Ａ〜ＲＡ
７Ａが行デコーダ５に対して出力される。

【００４９】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ及び列アドレ
ス信号ＣＡ０〜ＣＡ７が指定するアドレスＡＤＤ−Ａが
選択され、このアドレスＡＤＤ−Ａが記憶するデータＤ
ＡＴＡ−Ａが外部端子８₀〜８₇に出力される。

【００５０】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ２１に取り込まれ
た行アドレスＲＡ０Ｂ〜ＲＡ７Ｂが行デコーダ７に対し
て出力される。

【００５１】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ及び列アドレ
ス信号ＣＡ０〜ＣＡ７が指定するアドレスＡＤＤ−Ｂが
選択され、このアドレスＡＤＤ−Ｂが記憶するデータＤ
ＡＴＡ−Ｂが外部端子８₀〜８₇に出力される。

【００５２】なお、書込みを行う場合には、読出しを行
う場合と同様に、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、
ＲＡ０Ｂ〜ＲＡ７Ｂを一括して入力させた後、列アドレ
ス信号ＣＡ０〜ＣＡ７を入力させることにより、２個の
アドレスＡＤＤ−Ａ、ＡＤＤ−Ｂに対するデータの書込
みを連続して行うことができる。

【００５３】このように、この第２実施例によれば、２
個の行アドレスを指定する二組の行アドレス信号ＲＡ０
Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂを一括して入力し、
２個のアドレスを連続して選択させることができるの
で、データ入出力の高速化を図ることができる。

【００５４】また、この第２実施例によれば、アドレス
コントロール信号／ＡＣＰを入力するための外部端子２
２を必要としているが、行アドレス信号ＲＡ０Ｂ〜ＲＡ
７Ｂは、データＤＱ０〜ＤＱ７の入出力に使用される外
部端子８₀〜８₇を介して入力させることができるので、
行アドレス信号ＲＡ０Ｂ〜ＲＡ７Ｂを入力するための外
部端子を別個に設ける必要がなく、チップ面積の増加を
招くことがない。

【００５５】第３実施例・・図５、図６図５は本発明の第３実施例の要部を示すブロック回路図
であり、この第３実施例は、２個の行アドレスを指定す
る二組の行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ
〜ＲＡ７Ｂを一括して入力させた後、２個の列アドレス
を指定する二組の列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａ、
ＣＡ０Ｂ〜ＣＡ７Ｂを一括して入力させ、２個のアドレ
スからの連続した読出しや、２個のアドレスに対する連
続した書込みを行うことができるようにしたものであ
る。

【００５６】この第３実施例においては、外部端子３₀
〜３₇は、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａの入力及
び列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａの入力に使用さ
れ、外部端子８₀〜８₇は、データＤＱ０〜ＤＱ７の入出
力、行アドレス信号ＲＡ０Ｂ〜ＲＡ７Ｂの入力及び列ア
ドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂの入力に使用される。

【００５７】これに対応して、この第３実施例において
は、図１３に示す従来のＤＲＡＭが設ける行アドレスバ
ッファ４及び列アドレスバッファ６と回路構成の異なる
行アドレスバッファ２５及び列アドレスバッファ２６が
設けられている。

【００５８】ここに、行アドレスバッファ２５は、外部
端子３₀〜３₇、８₀〜８₇を介して同時に入力される行ア
ドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂを
一括して取り込むことができるように構成されている。

【００５９】また、この行アドレスバッファ２５は、ア
ドレスコントロール信号／ＡＣＰがＨレベルからＬレベ
ルに反転すると、外部端子３₀〜３₇を介して取り込んだ
行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａを行デコーダ５に対
して出力し、その後、再び、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転すると、外部端
子８₀〜８₇を介して取り込んだ行アドレス信号ＲＡ０Ｂ
〜ＲＡ７Ｂを行デコーダ５に対して出力するように構成
されている。

【００６０】また、列アドレスバッファ２６は、外部端
子３₀〜３₇、８₀〜８₇を介して同時に入力される列アド
レス信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂを一
括して取り込むことができるように構成されている。

【００６１】また、この列アドレスバッファ２６は、ア
ドレスコントロール信号／ＡＣＰがＨレベルからＬレベ
ルに反転すると、外部端子３₀〜３₇を介して取り込んだ
列アドレス信号ＣＡ０Ａ〜ＣＡ７Ａを列デコーダ７に対
して出力し、その後、再び、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転すると、外部端
子８₀〜８₇を介して取り込んだ列アドレス信号ＣＡ０Ｂ
〜ＣＡ７Ｂを列デコーダ７に対して出力するように構成
されている。

【００６２】そこで、また、この第３実施例において
は、アドレスコントロール信号／ＡＣＰが入力される外
部端子２７が設けられると共に、行アドレスバッファ２
５から行デコーダ５に対する行アドレス信号ＲＡ０Ａ〜
ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂの出力及び列アドレスバ
ッファ２６から列デコーダ７に対する列アドレス信号Ｃ
Ａ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂの出力を制御で
きる制御回路２８が設けられている。その他について
は、図１３に示す従来のＤＲＡＭと同様に構成されてい
る。

【００６３】ここに、図６は、この第３実施例の読出し
動作を示すタイミングチャートであり、図６Ａはアドレ
スコントロール信号／ＡＣＰ、図６Ｂは行アドレススト
ローブ信号／ＲＡＳ、図６Ｃは列アドレスストローブ信
号／ＣＡＳ、図６Ｄは読込み指定信号／ＯＥ、図６Ｅは
外部端子３₀〜３₇に入力される信号、図６Ｆは外部端子
８₀〜８₇に入出力される信号を示している。

【００６４】即ち、この第３実施例においては、行アド
レスストローブ信号／ＲＡＳがＨレベルからＬレベルに
反転すると、外部端子３₀〜３₇、８₀〜８₇を介して入力
される行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜
ＲＡ７Ｂが一括して行アドレスバッファ２５に取り込ま
れる。

【００６５】その後、列アドレスストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに反転すると、外部端子３₀
〜３₇、８₀〜８₇を介して入力される列アドレス信号Ｃ
Ａ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂが一括して列ア
ドレスバッファ２６に取り込まれる。

【００６６】この時、アドレスコントロール信号／ＡＣ
ＰがＨレベルからＬレベルに反転され、行アドレスバッ
ファ２５に取り込まれた行アドレス信号ＲＡ０Ａ〜ＲＡ
７Ａが行デコーダ５に対して出力されると共に、列アド
レスバッファ２６に取り込まれた列アドレス信号ＣＡ０
Ａ〜ＣＡ７Ａが列デコーダ７に対して出力される。

【００６７】ここに、行デコーダ５及び列デコーダ７に
よって、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ及び列アド
レス信号ＣＡ０Ａ〜ＣＡ７Ａが指定するアドレスＡＤＤ
−Ａが選択され、このアドレスＡＤＤ−Ａが記憶するデ
ータＤＡＴＡ−Ａが外部端子８₀〜８₇に出力される。

【００６８】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ２５に取り込まれ
た行アドレス信号ＲＡ０Ｂ〜ＲＡ７Ｂが行デコーダ５に
対して出力されると共に、列アドレスバッファ２６に取
り込まれた列アドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂが列デコ
ーダ７に対して出力される。

【００６９】ここに、行デコーダ５及び列デコーダ７に
よって、行アドレス信号ＲＡ０Ｂ〜ＲＡ７Ｂ及び列アド
レス信号ＣＡ０Ｂ〜ＣＡ７Ｂが指定するアドレスＡＤＤ
−Ｂが選択され、このアドレスＡＤＤ−Ｂが記憶するデ
ータＤＡＴＡ−Ｂが外部端子８₀〜８₇に出力される。

【００７０】なお、書込みを行う場合には、読出しを行
う場合と同様に、行アドレス信号ＲＡ０Ａ〜ＲＡ７Ａ、
ＲＡ０Ｂ〜ＲＡ７Ｂを一括して入力させた後、列アドレ
ス信号ＣＡ０Ａ〜ＣＡ７Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂを一括
して入力させることにより、２個のアドレスＡＤＤ−
Ａ、ＡＤＤ−Ｂに対するデータの書込みを連続して行う
ことができる。

【００７１】このように、この第３実施例によれば、２
個の行アドレスを指定する二組の行アドレス信号ＲＡ０
Ａ〜ＲＡ７Ａ、ＲＡ０Ｂ〜ＲＡ７Ｂ及び２個の列アドレ
スを指定する二組の列アドレス信号ＣＡ０Ａ〜ＣＡ７
Ａ、ＣＡ０Ｂ〜ＣＡ７Ｂをそれぞれ一括して入力し、２
個のアドレスを連続して選択させることができるので、
データ入出力の高速化を図ることができる。

【００７２】また、この第３実施例によれば、アドレス
コントロール信号／ＡＣＰを入力するための外部端子２
７を必要としているが、行アドレス信号ＲＡ０Ｂ〜ＲＡ
７Ｂ及び列アドレス信号ＣＡ０Ｂ〜ＣＡ７Ｂは、データ
ＤＱ０〜ＤＱ７の入出力に使用される外部端子８₀〜８₇
を介して入力させることができるので、行アドレス信号
ＲＡ０Ｂ〜ＲＡ７Ｂ及び列アドレス信号ＣＡ０Ｂ〜ＣＡ
７Ｂを入力するための外部端子を別個に設ける必要がな
く、チップ面積の増加を招くことがない。

【００７３】第４実施例・・図７、図８図７は本発明の第４実施例の要部を示すブロック回路図
であり、この第４実施例は、１個の行アドレスを指定す
る一組の行アドレス信号ＲＡ０〜ＲＡ７を入力させた
後、５個の列アドレスを指定する実質的に五組の列アド
レス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７、ＣＡ０
Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１
Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを入力させ、５個のアドレスか
らの連続した読出しや、５個のアドレスに対する連続し
た書込みを行うことができるようにしたものである。

【００７４】この第４実施例においては、外部端子３₀
〜３₇は、行アドレス信号ＲＡ０〜ＲＡ７の入力及び列
アドレス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７の入
力に使用され、外部端子８₀〜８₇は、データＤＱ０〜Ｄ
Ｑ７の入出力及び列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂ、
ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、
ＣＡ１Ｅの入力に使用される。

【００７５】これに対応して、この第４実施例において
は、図１３に示す従来のＤＲＡＭが設ける列アドレスバ
ッファ６と回路構成の異なる列アドレスバッファ３０が
設けられている。

【００７６】この列アドレスバッファ３０は、外部端子
３₀〜３₇、８₀〜８₇を介して同時に入力される列アドレ
ス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７、ＣＡ０
Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１
Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを一括して取り込むことができ
るように構成されている。

【００７７】また、この列アドレスバッファ３０は、外
部端子３₂〜３₇を介して取り込んだ上位６ビットの列ア
ドレス信号ＣＡ２〜ＣＡ７を列デコーダ７に対して出力
すると共に、アドレスコントロール信号／ＡＣＰがＨレ
ベルからＬレベルに反転するごとに、外部端子３₀、３₁
を介して取り込んだ下位２ビットの列アドレス信号ＣＡ
０Ａ、ＣＡ１Ａ、外部端子８₀、８₁を介して取り込んだ
下位２ビットの列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂ、外
部端子８₂、８₃を介して取り込んだ下位２ビットの列ア
ドレス信号ＣＡ０Ｃ、ＣＡ１Ｃ、外部端子８₄、８₅を介
して取り込んだ下位２ビットの列アドレス信号ＣＡ０
Ｄ、ＣＡ１Ｄ及び下位２ビットの外部端子８₆、８₇を介
して取り込んだ列アドレス信号ＣＡ０Ｅ、ＣＡ１Ｅを順
に列デコーダ７に対して出力するように構成されてい
る。

【００７８】そこで、また、この第４実施例において
は、アドレスコントロール信号／ＡＣＰが入力される外
部端子３１が設けられると共に、列アドレスバッファ３
０から列デコーダ７に対する列アドレス信号ＣＡ０Ａ、
ＣＡ１Ａ、ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、
ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅの出力を制御
できる制御回路３２が設けられている。その他について
は、図１３に示す従来のＤＲＡＭと同様に構成されてい
る。

【００７９】ここに、図８は、この第４実施例の読出し
動作を示すタイミングチャートであり、図８Ａはアドレ
スコントロール信号／ＡＣＰ、図８Ｂは行アドレススト
ローブ信号／ＲＡＳ、図８Ｃは列アドレスストローブ信
号／ＣＡＳ、図８Ｄは読込み指定信号／ＯＥ、図８Ｅは
外部端子３₀〜３₇に入力される信号、図８Ｆは外部端子
８₀〜８₇に入出力される信号を示している。

【００８０】即ち、この第４実施例においては、行アド
レスストローブ信号／ＲＡＳがＨレベルからＬレベルに
反転すると、外部端子３₀〜３₇を介して入力される行ア
ドレス信号ＲＡ０〜ＲＡ７が行アドレスバッファ４に取
り込まれ、行デコーダ５に対して出力される。

【００８１】その後、列アドレスストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに反転すると、外部端子３₀
〜３₇、８₀〜８₇を介して入力される列アドレス信号Ｃ
Ａ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７、ＣＡ０Ｂ、ＣＡ１
Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０
Ｅ、ＣＡ１Ｅが列アドレスバッファ３０に一括して取り
込まれ、列アドレス信号ＣＡ２〜ＣＡ７が列デコーダ７
に対して出力される。

【００８２】また、この時、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転され、列アドレ
スバッファ３０に取り込まれた列アドレス信号ＣＡ０
Ａ、ＣＡ１Ａが列デコーダ７に対して出力される。

【００８３】ここに、行デコーダ５及び列アドレス７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７が指定するアド
レスＡＤＤ−Ａが選択され、このアドレスＡＤＤ−Ａが
記憶するデータＤＡＴＡ−Ａが外部端子８₀〜８₇に出力
される。

【００８４】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、列アドレスバッファ３０に取り込まれ
た列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂが列デコーダ７に
対して出力される。

【００８５】ここに、行デコーダ５及び列アドレス７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ２〜ＣＡ７が指定するアド
レスＡＤＤ−Ｂが選択され、このアドレスＡＤＤ−Ｂが
記憶するデータＤＡＴＡ−Ｂが外部端子８₀〜８₇に出力
される。

【００８６】その後、アドレスコントロール信号／ＡＣ
Ｐは、ＬレベルからＨレベルに反転した後、再び、Ｌレ
ベルに反転すると、列アドレスバッファ３０に取り込ま
れた列アドレス信号ＣＡ０Ｃ、ＣＡ１Ｃが列デコーダ７
に対して出力される。

【００８７】ここに、行デコーダ５及び列アドレス７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ２〜ＣＡ７が指定するアド
レスＡＤＤ−Ｃが選択され、このアドレスＡＤＤ−Ｃが
記憶するデータＤＡＴＡ−Ｃが外部端子８₀〜８₇に出力
される。

【００８８】その後、アドレスコントロール信号／ＡＣ
Ｐは、ＬレベルからＨレベルに反転した後、再び、Ｌレ
ベルに反転すると、列アドレスバッファ３０に取り込ま
れた列アドレス信号ＣＡ０Ｄ、ＣＡ１Ｄが列デコーダ７
に対して出力される。

【００８９】ここに、行デコーダ５及び列アドレス７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ２〜ＣＡ７が指定するアド
レスＡＤＤ−Ｄが選択され、このアドレスＡＤＤ−Ｄが
記憶するデータＤＡＴＡ−Ｄが外部端子８₀〜８₇に出力
される。

【００９０】その後、アドレスコントロール信号／ＡＣ
Ｐは、ＬレベルからＨレベルに反転した後、再び、Ｌレ
ベルに反転すると、列アドレスバッファ３０に取り込ま
れた列アドレス信号ＣＡ０Ｅ、ＣＡ１Ｅが列デコーダ７
に対して出力される。

【００９１】ここに、行デコーダ５及び列アドレス７に
より、行アドレス信号ＲＡ０〜ＲＡ７及び列アドレス信
号ＣＡ０Ｅ、ＣＡ１Ｅ、ＣＡ２〜ＣＡ７が指定するアド
レスＡＤＤ−Ｅが選択され、このアドレスＡＤＤ−Ｅが
記憶するデータＤＡＴＡ−Ｅが外部端子８₀〜８₇に出力
される。

【００９２】なお、書込みを行う場合には、読出しを行
う場合と同様に、行アドレス信号ＲＡ０〜ＲＡ７を入力
させた後、列アドレス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２
〜ＣＡ７、ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、
ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを一括して入
力させることにより、５個のアドレスＡＤＤ−Ａ、ＡＤ
Ｄ−Ｂ、ＡＤＤ−Ｃ、ＡＤＤ−Ｄ、ＡＤＤ−Ｅに対する
データの書込みを連続して行うことができる。

【００９３】このように、この第４実施例によれば、５
組の列アドレスを指定する実質的に五組の列アドレス信
号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７、ＣＡ０Ｂ、Ｃ
Ａ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、Ｃ
Ａ０Ｅ、ＣＡ１Ｅを一括して入力し、５個のアドレスを
連続して選択させることができるので、データ入出力の
高速化を図ることができる。

【００９４】また、この第４実施例によれば、アドレス
コントロール信号／ＡＣＰを入力するための外部端子３
１を必要としているが、列アドレス信号ＣＡ０Ｂ、ＣＡ
１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ
０Ｅ、ＣＡ１Ｅは、データＤＱ０〜ＤＱ７の入出力に使
用される外部端子８₀〜８₇を介して入力させることがで
きるので、列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０
Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１
Ｅを入力するための外部端子を別個に設ける必要がな
く、チップ面積の増加を招くことがない。

【００９５】第５実施例・・図９、図１０図９は本発明の第５実施例の要部を示すブロック回路図
であり、この第５実施例は、５個の行アドレスを指定す
る実質的に五組の行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、
ＲＡ２〜ＲＡ７、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ
１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを一括
して入力させた後、１個の列アドレスを指定する一組の
列アドレス信号ＣＡ０〜ＣＡ７を入力させ、５個のアド
レスからの連続した読出しや、５個のアドレスに対する
連続した書込みを行うことができるようにしたものであ
る。

【００９６】ここに、この第５実施例においては、外部
端子３₀〜３₇は、行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、
ＲＡ２〜ＲＡ７の入力及び列アドレス信号ＣＡ０〜ＣＡ
７の入力に使用され、外部端子８₀〜８₇は、データＤＱ
０〜ＤＱ７の入出力、行アドレス信号ＲＡ０Ｂ、ＲＡ１
Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０
Ｅ、ＲＡ１Ｅの入力に使用される。

【００９７】これに対応して、この第５実施例において
は、図１３に示す従来のＤＲＡＭが設ける行アドレスバ
ッファ４と回路構成の異なる行アドレスバッファ３４が
設けられている。

【００９８】この行アドレスバッファ３４は、外部端子
３₀〜３₇、８₀〜８₇を介して同時に入力される行アドレ
ス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜ＲＡ７、ＲＡ０
Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１
Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを一括して取り込むことができ
るように構成されている。

【００９９】また、この行アドレスバッファ３４は、外
部端子３₂〜３₇を介して取り込んだ上位６ビットの行ア
ドレス信号ＲＡ２〜ＲＡ７を行デコーダ５に対して出力
すると共に、アドレスコントロール信号／ＡＣＰがＨレ
ベルからＬレベルに反転するごとに、外部端子３₀、３₁
を介して取り込んだ下位２ビットの行アドレス信号ＲＡ
０Ａ、ＲＡ１Ａ、外部端子８₀、８₁を介して取り込んだ
下位２ビットの行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂ、外
部端子８₂、８₃を介して取り込んだ下位２ビットの行ア
ドレス信号ＲＡ０Ｃ、ＲＡ１Ｃ、外部端子８₄、８₅を介
して取り込んだ下位２ビットの行アドレス信号ＲＡ０
Ｄ、ＲＡ１Ｄ及び外部端子８₆、８₇を介して取り込んだ
下位２ビットの行アドレス信号ＲＡ０Ｅ、ＲＡ１Ｅを順
に行デコーダ５に対して出力するように構成されてい
る。

【０１００】そこで、また、この第５実施例において
は、アドレスコントロール信号／ＡＣＰが入力される外
部端子３５が設けられると共に、行アドレスバッファ３
４から行デコーダ５に対する行アドレス信号ＲＡ０Ａ、
ＲＡ１Ａ、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、
ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅの出力を制御
できる制御回路３６が設けられている。その他について
は、図１３に示す従来のＤＲＡＭと同様に構成されてい
る。

【０１０１】ここに、図１０は、この第５実施例の読出
し動作を示すタイミングチャートであり、図１０Ａはア
ドレスコントロール信号／ＡＣＰ、図１０Ｂは行アドレ
スストローブ信号／ＲＡＳ、図１０Ｃは列アドレススト
ローブ信号／ＣＡＳ、図１０Ｄは読込み指定信号／Ｏ
Ｅ、図１０Ｅは外部端子３₀〜３₇に入力される信号、図
１０Ｆは外部端子８₀〜８₇に入出力される信号を示して
いる。

【０１０２】即ち、この第５実施例においては、行アド
レスストローブ信号／ＲＡＳがＨレベルからＬレベルに
反転すると、外部端子３₀〜３₇、８₀〜８₇を介して入力
される行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜Ｒ
Ａ７、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ
０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅが行アドレスバッ
ファ３４に一括して取り込まれ、行アドレス信号ＲＡ２
〜ＲＡ７が行デコーダ５に対して出力される。

【０１０３】その後、列アドレスストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに反転すると、外部端子３₀
〜３₇を介して入力される列アドレス信号ＣＡ０〜ＣＡ
７が列アドレスバッファ６に取り込まれ、列デコーダ７
に対して出力される。

【０１０４】また、この時、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転すると、行アド
レスバッファ３４に取り込まれた行アドレス信号ＲＡ０
Ａ、ＲＡ１Ａが行デコーダ５に対して出力される。

【０１０５】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０〜ＣＡ７が指定するアド
レスＡＤＤ−Ａが選択され、このアドレスＡＤＤ−Ａが
記憶するデータＤＡＴＡ−Ａが外部端子８₀〜８₇に出力
される。

【０１０６】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３４に取り込まれ
た行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂが行デコーダ５に
対して出力される。

【０１０７】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０〜ＣＡ７が指定するアド
レスＡＤＤ−Ｂが選択され、このアドレスＡＤＤ−Ｂが
記憶するデータＤＡＴＡ−Ｂが外部端子８₀〜８₇に出力
される。

【０１０８】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３４に取り込まれ
た行アドレス信号ＲＡ０Ｃ、ＲＡ１Ｃが行デコーダ５に
対して出力される。

【０１０９】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０〜ＣＡ７が指定するアド
レスＡＤＤ−Ｃが選択され、このアドレスＡＤＤ−Ｃが
記憶するデータＤＡＴＡ−Ｃが外部端子８₀〜８₇に出力
される。

【０１１０】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３４に取り込まれ
た行アドレス信号ＲＡ０Ｄ、ＲＡ１Ｄが行デコーダ５に
対して出力される。

【０１１１】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０〜ＣＡ７が指定するアド
レスＡＤＤ−Ｄが選択され、このアドレスＡＤＤ−Ｄが
記憶するデータＤＡＴＡ−Ｄが外部端子８₀〜８₇に出力
される。

【０１１２】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３４に取り込まれ
た行アドレス信号ＲＡ０Ｅ、ＲＡ１Ｅが行デコーダ５に
対して出力される。

【０１１３】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｅ、ＲＡ１Ｅ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０〜ＣＡ７が指定するアド
レスＡＤＤ−Ｅが選択され、このアドレスＡＤＤ−Ｅが
記憶するデータＤＡＴＡ−Ｅが外部端子８₀〜８₇に出力
される。

【０１１４】なお、書込みを行う場合には、読出しを行
う場合と同様に、行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、
ＲＡ２〜ＲＡ７、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ
１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを一括
して入力させた後、列アドレス信号ＣＡ０〜ＣＡ７を入
力させることにより、５個のアドレスＡＤＤ−Ａ、ＡＤ
Ｄ−Ｂ、ＡＤＤ−Ｃ、ＡＤＤ−Ｄ、ＡＤＤ−Ｅに対する
データの書込みを連続して行うことができる。

【０１１５】このように、この第５実施例によれば、５
個の行アドレスを指定することができる実質的に五組の
行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜ＲＡ７、
ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、
ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを一括して入力し、５個
のアドレスを連続して選択させることができるので、デ
ータ入出力の高速化を図ることができる。

【０１１６】また、この第５実施例によれば、アドレス
コントロール信号／ＡＣＰを入力するための外部端子３
５を必要としているが、行アドレス信号ＲＡ０Ｂ、ＲＡ
１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ
０Ｅ、ＲＡ１Ｅは、データＤＱ０〜ＤＱ７の入出力に使
用される外部端子８₀〜８₇を介して入力させることがで
きるので、行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０
Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１
Ｅを入力するための外部端子を別個に設ける必要がな
く、チップ面積の増加を招くことはない。

【０１１７】第６実施例・・図１１、図１２図１１は本発明の第６実施例の要部を示すブロック回路
図であり、この第６実施例は、５個の列アドレスを指定
する実質的に五組の行アドレス信号ＲＡ０Ａ、ＲＡ１
Ａ、ＲＡ２〜ＲＡ７、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、
ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを
一括して入力させた後、５個の列アドレスを指定する実
質的に五組の列アドレス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ
２〜ＣＡ７、ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１
Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを入力さ
せ、５個のアドレスからの連続した読出しや、５個のア
ドレスに対する連続した書込みを行うことができるよう
にしたものである。

【０１１８】この第６実施例においては、外部端子３₀
〜３₇は、行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２
〜ＲＡ７の入力及び列アドレス信号ＣＡ０Ａ、ＣＡ１
Ａ、ＣＡ２〜ＣＡ７の入力に使用され、外部端子８₀〜
８₇は、データＤＱ０〜ＤＱ７の入出力、行アドレス信
号ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０
Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅの入力及び列アドレ
ス信号ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ
０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅの入力に使用され
る。

【０１１９】これに対応して、この第６実施例において
は、図１３に示す従来のＤＲＡＭが設ける行アドレスバ
ッファ４及び列アドレスバッファ６と回路構成の異なる
行アドレスバッファ３８及び列アドレスバッファ３９が
設けられている。

【０１２０】ここに、行アドレスバッファ３８は、外部
端子３₀〜３₇、８₀〜８₇を介して同時に入力される行ア
ドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜ＲＡ７、ＲＡ
０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ
１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを一括して取り込むことがで
きるように構成されている。

【０１２１】また、この行アドレスバッファ３８は、外
部端子３₂〜３₇を介して取り込んだ上位６ビットの行ア
ドレス信号ＲＡ２〜ＲＡ７を行デコーダ５に対して出力
すると共に、アドレスコントロール信号／ＡＣＰがＨレ
ベルからＬレベルに反転するごとに、外部端子３₀、３₁
を介して取り込んだ下位２ビットの行アドレス信号ＲＡ
０Ａ、ＲＡ１Ａ、外部端子８₀、８₁を介して取り込んだ
下位２ビットの行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂ、外
部端子８₂、８₃を介して取り込んだ下位２ビットの行ア
ドレス信号ＲＡ０Ｃ、ＲＡ１Ｃ、外部端子８₄、８₅を介
して取り込んだ下位２ビットの行アドレス信号ＲＡ０
Ｄ、ＲＡ１Ｄ及び外部端子８₆、８₇を介して取り込んだ
下位２ビットの行アドレス信号ＲＡ０Ｅ、ＲＡ１Ｅを順
に行デコーダ５に対して出力するように構成されてい
る。

【０１２２】また、列アドレスバッファ３９は、外部端
子３₀〜３₇、８₀〜８₇を介して同時に入力される列アド
レス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７、ＣＡ０
Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１
Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを一括して取り込むことができ
るように構成されている。

【０１２３】また、この列アドレスバッファ３９は、外
部端子３₂〜３₇を介して取り込んだ上位６ビットの列ア
ドレス信号ＣＡ２〜ＣＡ７を列デコーダ７に対して出力
すると共に、アドレスコントロール信号／ＡＣＰがＨレ
ベルからＬレベルに反転するごとに、外部端子３₀、３₁
を介して取り込んだ下位２ビットの列アドレス信号ＣＡ
０Ａ、ＣＡ１Ａ、外部端子８₀、８₁を介して取り込んだ
下位２ビットの列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂ、外
部端子８₂、８₃を介して取り込んだ下位２ビットの列ア
ドレス信号ＣＡ０Ｃ、ＣＡ１Ｃ、外部端子８₄、８₅を介
して取り込んだ下位２ビットの列アドレス信号ＣＡ０
Ｄ、ＣＡ１Ｄ及び下位２ビットの外部端子８₆、８₇を介
して取り込んだ列アドレス信号ＣＡ０Ｅ、ＣＡ１Ｅを順
に列デコーダ７に対して出力するように構成されてい
る。

【０１２４】そこで、また、この第６実施例において
は、アドレスコントロール信号／ＡＣＰが入力される外
部端子４０が設けられると共に、行アドレスバッファ３
８から行デコーダ５に対する行アドレス信号ＲＡ０Ａ、
ＲＡ１Ａ、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、
ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅの出力及び列
アドレスバッファ３９から列デコーダ７に対する列アド
レス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ０Ｂ、ＣＡ１Ｂ、Ｃ
Ａ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、Ｃ
Ａ１Ｅの出力を制御できる制御回路４１が設けられてい
る。その他については、図１３に示す従来のＤＲＡＭと
同様に構成されている。

【０１２５】ここに、図１２は、この第６実施例の読出
し動作を示すタイミングチャートであり、図１２Ａはア
ドレスコントロール信号／ＡＣＰ、図１２Ｂは行アドレ
スストローブ信号／ＲＡＳ、図１２Ｃは列アドレススト
ローブ信号／ＣＡＳ、図１２Ｄは読込み指定信号／Ｏ
Ｅ、図１２Ｅは外部端子３₀〜３₇に入力される信号、図
１２Ｆは外部端子８₀〜８₇に入出力される信号を示して
いる。

【０１２６】即ち、この第６実施例においては、行アド
レスストローブ信号／ＲＡＳがＨレベルからＬレベルに
反転すると、外部端子３₀〜３₇、８₀〜８₇を介して入力
される行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜Ｒ
Ａ７、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ
０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅが一括して行アド
レスバッファ３８に取り込まれ、行アドレス信号ＲＡ２
〜ＲＡ７が行デコーダ５に対して出力される。

【０１２７】その後、列アドレスストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに反転すると、外部端子３₀
〜３₇、８₀〜８₇を介して入力される列アドレス信号Ｃ
Ａ０Ａ、ＣＡ１Ａ、ＣＡ２〜ＣＡ７、ＣＡ０Ｂ、ＣＡ１
Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０
Ｅ、ＣＡ１Ｅが一括して列アドレスバッファ３９に取り
込まれ、列アドレス信号ＣＡ２〜ＣＡ７が列デコーダ７
に対して出力される。

【０１２８】また、この時、アドレスコントロール信号
／ＡＣＰがＨレベルからＬレベルに反転され、行アドレ
スバッファ３８に取り込まれた行アドレス信号ＲＡ０
Ａ、ＲＡ１Ａが行デコーダ５に対して出力されると共
に、列アドレスバッファ３９に取り込まれた列アドレス
信号ＣＡ０Ａ、ＣＡ１Ａが列デコーダ７に対して出力さ
れる。

【０１２９】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２〜
ＣＡ７が指定するアドレスＡＤＤ−Ａが選択され、この
アドレスＡＤＤ−Ａが記憶するデータＤＡＴＡ−Ａが外
部端子８₀〜８₇に出力される。

【０１３０】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３８に取り込まれ
た行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂが行デコーダ５に
対して出力されると共に、列アドレスバッファ３９に取
り込まれた列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂが列デコ
ーダ７に対して出力される。

【０１３１】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ２〜
ＣＡ７が指定するアドレスＡＤＤ−Ｂが選択され、この
アドレスＡＤＤ−Ｂが記憶するデータＤＡＴＡ−Ｂが外
部端子８₀〜８₇に出力される。

【０１３２】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３８に取り込まれ
た行アドレス信号ＲＡ０Ｃ、ＲＡ１Ｃが行デコーダ５に
対して出力されると共に、列アドレスバッファ３９に取
り込まれた列アドレス信号ＣＡ０Ｃ、ＣＡ１Ｃが列デコ
ーダ７に対して出力される。

【０１３３】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ２〜
ＣＡ７が指定するアドレスＡＤＤ−Ｃが選択され、この
アドレスＡＤＤ−Ｃが記憶するデータＤＡＴＡ−Ｃが外
部端子８₀〜８₇に出力される。

【０１３４】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３８に取り込まれ
た行アドレス信号ＲＡ０Ｄ、ＲＡ１Ｄが行デコーダ５に
対して出力されると共に、列アドレスバッファ３９に取
り込まれた列アドレス信号ＣＡ０Ｄ、ＣＡ１Ｄが列デコ
ーダ７に対して出力される。

【０１３５】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ２〜
ＣＡ７が指定するアドレスＡＤＤ−Ｄが選択され、この
アドレスＡＤＤ−Ｄが記憶するデータＤＡＴＡ−Ｄが外
部端子８₀〜８₇に出力される。

【０１３６】その後、アドレスコントロール信号／ＡＣ
ＰがＬレベルからＨレベルに反転した後、再び、Ｌレベ
ルに反転すると、行アドレスバッファ３８に取り込まれ
た行アドレス信号ＲＡ０Ｅ、ＲＡ１Ｅが行デコーダ５に
対して出力されると共に、列アドレスバッファ３９に取
り込まれた列アドレス信号ＣＡ０Ｅ、ＣＡ１Ｅが列デコ
ーダ７に対して出力される。

【０１３７】ここに、行デコーダ５及び列デコーダ７に
より、行アドレス信号ＲＡ０Ｅ、ＲＡ１Ｅ、ＲＡ２〜Ｒ
Ａ７及び列アドレス信号ＣＡ０Ｅ、ＣＡ１Ｅ、ＣＡ２〜
ＣＡ７が指定するアドレスＡＤＤ−Ｅが選択され、この
アドレスＡＤＤ−Ｅが記憶するデータＤＡＴＡ−Ｅが外
部端子８₀〜８₇に出力される。

【０１３８】なお、書込みを行う場合には、読出しを行
う場合と同様に、行アドレス信号ＲＡ０Ａ、ＲＡ１Ａ、
ＲＡ２〜ＲＡ７、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０Ｃ、ＲＡ
１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１Ｅを一括
して入力させた後、列アドレス信号ＣＡ０Ａ、ＣＡ１
Ａ、ＣＡ２〜ＣＡ７、ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、
ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを
一括して入力させることにより、５個のアドレスＡＤＤ
−Ａ、ＡＤＤ−Ｂ、ＡＤＤ−Ｃ、ＡＤＤ−Ｄ、ＡＤＤ−
Ｅに対するデータの書込みを連続して行うことができ
る。

【０１３９】このように、この第６実施例によれば、５
個の行アドレスを指定する実質的に五組の行アドレス信
号ＲＡ０Ａ、ＲＡ１Ａ、ＲＡ２〜ＲＡ７、ＲＡ０Ｂ、Ｒ
Ａ１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、Ｒ
Ａ０Ｅ、ＲＡ１Ｅ及び５個の列アドレスを指定する実質
的に五組の列アドレス信号ＣＡ０Ａ、ＣＡ１Ａ、ＣＡ２
〜ＣＡ７、ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、
ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅをそれぞれ一
括して入力し、５個のアドレスを連続して選択させるこ
とができるので、データ入出力の高速化を図ることがで
きる。

【０１４０】また、この第６実施例によれば、アドレス
コントロール信号／ＡＣＰを入力するための外部端子４
０を必要としているが、行アドレス信号ＲＡ０Ｂ、ＲＡ
１Ｂ、ＲＡ０Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ
０Ｅ、ＲＡ１Ｅ及び列アドレス信号ＣＡ０Ｂ、ＣＡ１
Ｂ、ＣＡ０Ｃ、ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０
Ｅ、ＣＡ１Ｅは、データＤＱ０〜ＤＱ７の入出力に使用
される外部端子８₀〜８₇を介して入力させることができ
るので、行アドレス信号ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡ０
Ｃ、ＲＡ１Ｃ、ＲＡ０Ｄ、ＲＡ１Ｄ、ＲＡ０Ｅ、ＲＡ１
Ｅ及び列アドレス信号ＣＡ０Ｂ、ＣＡ１Ｂ、ＣＡ０Ｃ、
ＣＡ１Ｃ、ＣＡ０Ｄ、ＣＡ１Ｄ、ＣＡ０Ｅ、ＣＡ１Ｅを
入力させるための外部端子を別個に設ける必要がなく、
チップ面積の増加を招くことがない。

【０１４１】

【発明の効果】以上のように、本発明によれば、アドレ
ス信号の入力に使用される第１の外部端子群と、データ
の入出力及びアドレス信号の入力に兼用される第２の外
部端子群と、これら第１、第２の外部端子を介して、複
数の行アドレスを指定する行アドレス信号、又は、複数
の列アドレスを指定する列アドレス信号、又は、複数の
行アドレスを指定する行アドレス信号及び複数の列アド
レスを指定する列アドレス信号のそれぞれを一括して取
り込み、複数のアドレスを連続して選択することができ
る内部回路とを備えるとしたことにより、アドレス信号
の入力に使用する外部端子を増加することなく、複数の
行アドレスを指定する行アドレス信号、又は、複数の列
アドレスを指定する列アドレス信号、又は、複数の行ア
ドレスを指定する行アドレス信号及び複数の列アドレス
を指定する列アドレス信号のそれぞれを一括して入力
し、複数のアドレスを連続して選択させることができる
ので、チップ面積の増加を招くことなく、データ入出力
の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示すブロック回路
図である。

【図２】本発明の第１実施例の読出し動作を示すタイミ
ングチャートである。

【図３】本発明の第２実施例の要部を示すブロック回路
図である。

【図４】本発明の第２実施例の読出し動作を示すタイミ
ングチャートである。

【図５】本発明の第３実施例の要部を示すブロック回路
図である。

【図６】本発明の第３実施例の読出し動作を示すタイミ
ングチャートである。

【図７】本発明の第４実施例の要部を示すブロック回路
図である。

【図８】本発明の第４実施例の読出し動作を示すタイミ
ングチャートである。

【図９】本発明の第５実施例の要部を示すブロック回路
図である。

【図１０】本発明の第５実施例の読出し動作を示すタイ
ミングチャートである。

【図１１】本発明の第６実施例の要部を示すブロック回
路図である。

【図１２】本発明の第６実施例の読出し動作を示すタイ
ミングチャートである。

【図１３】従来のＤＲＡＭの一例の要部を示すブロック
回路図である。

【符号の説明】

３₀〜３₇ アドレス信号用の外部端子８₀〜８₇ データ入出力及びアドレス信号用の外部端子

Claims

【特許請求の範囲】

【請求項１】アドレス信号の入力に使用される第１の外
部端子群と、データの入出力及びアドレス信号の入力に
兼用される第２の外部端子群と、これら第１、第２の外
部端子を介して、複数の行アドレスを指定する行アドレ
ス信号、又は、複数の列アドレスを指定する列アドレス
信号、又は、複数の行アドレスを指定する行アドレス信
号及び複数の列アドレスを指定する列アドレス信号のそ
れぞれを一括して取り込み、複数のアドレスを連続して
選択することができる内部回路とを備えて構成されてい
ることを特徴とする半導体記憶装置。
【請求項２】前記複数のアドレスは、２個のアドレスで
あり、第１のアドレスは、行アドレス信号及び第１の列
アドレス信号により指定され、第２のアドレスは、前記
行アドレス信号及び第２の列アドレス信号により指定さ
れ、前記内部回路は、前記行アドレス信号を取り込んだ
後、前記第１、第２の列アドレス信号を一括して取り込
むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記複数のアドレスは、２個のアドレスで
あり、第１のアドレスは、第１の行アドレス信号及び列
アドレス信号により指定され、第２のアドレスは、第２
の行アドレス信号及び前記列アドレス信号により指定さ
れ、前記内部回路は、前記第１、第２の行アドレス信号
を一括して取り込んだ後、前記列アドレス信号を取り込
むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記複数のアドレスは、２個のアドレスで
あり、第１のアドレスは、第１の行アドレス信号及び第
１の列アドレス信号により指定され、第２のアドレス
は、第２の行アドレス信号及び第２の列アドレス信号に
より指定され、前記内部回路は、前記第１、第２の行ア
ドレス信号を一括して取り込んだ後、前記第１、第２の
列アドレス信号を一括して取り込むことを特徴とする請
求項１記載の半導体記憶装置。
【請求項５】前記複数のアドレスは、ｎ個（但し、ｎは
２以上の整数）のアドレスであり、第ｉ（但し、ｉは２
以上、ｎ以下の整数）のアドレスは、行アドレス信号及
び第ｉの列アドレス信号により指定され、この第ｉの列
アドレス信号は、第１〜第ｎのアドレスの選択に共通し
て使用される列アドレス信号部分と、前記第ｉのアドレ
スの選択にのみ使用される列アドレス信号部分とからな
り、前記内部回路は、前記行アドレス信号を取り込んだ
後、前記第１〜第ｎのアドレスの選択に共通して使用さ
れる列アドレス信号部分と、前記第１〜第ｎのアドレス
のそれぞれの選択にのみ使用される列アドレス信号部分
とを一括して取り込むことを特徴とする請求項１記載の
半導体記憶装置。
【請求項６】前記複数のアドレスは、ｎ個（但し、ｎは
２以上の整数）のアドレスであり、第ｉ（但し、ｉは２
以上、ｎ以下の整数）のアドレスは、第ｉの行アドレス
信号及び列アドレス信号により指定され、前記第ｉの行
アドレス信号は、第１〜第ｎのアドレスの選択に共通し
て使用される行アドレス信号部分と、前記第ｉのアドレ
スの選択にのみ使用される行アドレス信号部分とからな
り、前記内部回路は、前記第１〜第ｎのアドレスの選択
に共通して使用される行アドレス信号部分と、前記第１
〜第ｎのアドレスのそれぞれの選択にのみ使用される行
アドレス信号部分とを一括して取り込んだ後、前記列ア
ドレス信号を取り込むことを特徴とする請求項１記載の
半導体記憶装置。
【請求項７】前記複数のアドレスは、ｎ個（但し、ｎは
２以上の整数）のアドレスであり、第ｉ（但し、ｉは２
以上、ｎ以下の整数）のアドレスは、第ｉの行アドレス
信号及び第ｉの列アドレス信号により指定され、前記第
ｉの行アドレス信号は、第１〜第ｎのアドレスの選択に
共通して使用される行アドレス信号部分と、前記第ｉの
アドレスの選択にのみ使用される行アドレス信号部分と
からなり、前記第ｉの列アドレス信号は、前記第１〜第
ｎのアドレスの選択に共通して使用される列アドレス信
号部分と、前記第ｉのアドレスの選択にのみ使用される
列アドレス信号部分とからなり、前記内部回路は、前記
第１〜第ｎのアドレスの選択に共通して使用される行ア
ドレス信号部分と、前記第１〜第ｎのアドレスのそれぞ
れの選択にのみ使用される行アドレス信号部分とを一括
して取り込んだ後、前記第１〜第ｎのアドレスの選択に
共通して使用される列アドレス信号部分と、前記第１〜
第ｎのアドレスのそれぞれの選択にのみ使用される列ア
ドレス信号部分とを一括して取り込むことを特徴とする
請求項１記載の半導体記憶装置。