JP4284200B2 - 不揮発性半導体記憶システム - Google Patents

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Description

本発明は、電気的に書替え可能な不揮発性半導体記憶システムに係わる。特に、フラッシュメモリシステムに関する。
フラッシュメモリは、メモリセルトランジスタの浮遊ゲートの電荷量を変える（消去・書き込み動作）ことでそのしきい値を変え、データを記憶する。例えば、負のしきい値を１データ、正のしきい値を０データに対応させる。
メモリセルはマトリクス状に配置されメモリアレイを構成し、ロウアドレスとカラムアドレスによって選択され、選択されたメモリセルに対して消去・書き込み・読み出しが行われる。
メモリアレイ内の全てのメモリセルが正常に動作しない場合、不良のメモリセルは前もって備えられている冗長なメモリセルとロウアドレスやカラムアドレスを変更することで置き換えられる。近年では、冗長なメモリセルが不足した場合、不良メモリセルの置き換えをせず、不良メモリセルへの消去・書き込みをシステムレベルで禁止して対処する方法もある。この方法は、例えば、非特許文献１の第３４頁（１３） Invalid blocks (bad blocks)の欄に記載されている。
"TENTATIVE TOSHIBA MOS DIGITAL INTEGRATED CIRCUIT SILICON GATE CMOS 2GBIT(256M×8BIT/128M×16BIT)CMOS NAND E2PROM"、[online]、ＴＯＳＨＩＢＡ、［２００４年１月２３日検索］、インターネット<URL: http://www.semicon.Toshiba.co.jp/td/en/Memory/NAND_EEPROM/en_20031202_TC58NVG1S8BFT00_datasheet.pdf>
不揮発性半導体メモリの微細化が進むに連れて、不良メモリセルが現れる確率が高まっている。このため冗長なメモリセルの数が増加している。不良メモリセルを冗長なメモリセルで置き換えるにはアドレスの変換回路が必要であり、微細化によってメモリセルの面積は小さくされるが、アドレス変換回路の面積が増え、微細化によるコストメリットが十分得られないという事情がある。
また、冗長なメモリセルが不足した場合、不良メモリセルの置き換えをせず、不良メモリセルへの消去・書き込みをシステムレベルで禁止して対処しても、不良メモリセルの数が増加すると、記憶容量が減少してしまい商品価値が下がる。
本発明は上記事情に鑑み為されたもので、その目的は、更なる微細化に有利であり、かつ十分な記憶容量を確保できる不揮発性半導体記憶システムを提供することにある。
本願発明に係る不揮発性半導体記憶システムは、上記課題を解決するため以下のような構成を採用している。
即ち、本発明の一態様に係る不揮発性半導体記憶システムは、電気的に消去及び書き込みが可能な不揮発性半導体メモリセルと、複数個の前記メモリセルで構成されるメモリブロックと、複数個の前記メモリブロックで構成される第１のメモリブロック群と、複数個の前記メモリブロックで構成される第２のメモリブロック群と、を備え、複数の半導体記憶装置を含み、少なくとも前記第１のメモリブロック群は、２のｎ乗個のメモリブロックとＮ個（Ｎ＜２のｎ乗）のメモリブロックで構成され、前記第１のメモリブロック群の論理ブロックアドレスと前記第２のメモリブロック群の論理ブロックアドレスは空虚論理ブロックアドレスを挟んで非連続であり、前記第１のメモリブロック群の前記論理ブロックアドレスは連続であり、前記第２のメモリブロック群の前記論理ブロックアドレスは連続であり、前記第１のメモリブロック群は、前記複数の半導体記憶装置のうちの第１の半導体記憶装置に含まれており、前記第２のメモリブロック群は、前記複数の半導体記憶装置のうちの第２の半導体記憶装置に含まれており、前記複数の半導体記憶装置のそれぞれは、外部と、書き込みデータの受け取り、読み出しデータの出力、アドレスデータ及びコマンドデータの受け取りを行うデータ入出力バッファを含むことを特徴とする。
本発明によれば、更なる微細化に有利であり、かつ十分な記憶容量を確保できる不揮発性半導体記憶システムを提供できる。
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図１は、本発明の一実施形態に係わる不揮発性半導体記憶装置であるフラッシュメモリの構成例を示すブロック図である。
図１に示すように、メモリセルアレイ１は、フラッシュメモリセルがマトリクス上に配置され構成されている。メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、また、メモリセルからのデータ読み出しを行うカラム制御回路２がメモリセルアレイ１に隣接して設けられている。メモリセルアレイ１のワード線を選択し、消去、書き込み、読み出しに必要な電圧を印加するためにロウ制御回路３が設けられている。また、メモリセルアレイ１のソース線を制御するソース線制御回路４とメモリセルアレイ１が形成されるｐ型ウェルを制御するＰウェル制御回路５が設けられている。
フラッシュメモリは、例えば、外部のホスト（図示せず）にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行うデータ入出力バッファ６が設けられる。受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取る。メモリセルの選択をするため、外部からのアドレスデータをカラム制御回路２やロウ制御回路３にステートマシン８を介して送る。また、ホストからのコマンドデータをコマンド・インターフェイス７に送る。
コマンド・インターフェイス７は、ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータか判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。
ステートマシン８は、フラッシュメモリ全体の管理を行うものである。ホストからのコマンドを受け、読み出し、書き込み、消去、データの入出力管理を行う。
図２は、メモリセルアレイ１の回路構成例を示す図である。
図２に示すように、メモリセルアレイ１、は複数のメモリセルブロックBLOCK0-2079に分割されている。ブロックは消去の最小単位である。各ブロックBLOCKiは8512個のNAND型メモリユニットで構成される。
この例では、各NAND型メモリユニットは４つのメモリセルＭが直列に接続されて構成され、その一端は選択ゲート線SGDに繋がる選択ゲートＳを介してビット線BLに接続され、その他端は選択ゲート線SGSに繋がる選択ゲートＳを介して共通ソース線C-sourceに接続される。各々のメモリセルはワード線WLに繋がる。0から数えて偶数番目のビット線BLeと奇数番目のビット線BLoは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線WLに繋がる8512個のメモリセルのうち、偶数番目のビット線BLeに接続される4256個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、4256個のメモリセル分となってページという単位を構成する。同様に、奇数番目のビット線BLoに接続される4256個のメモリセルで別の１ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
図３は、メモリセルアレイ１のカラム方向に沿った断面構造例を示す断面図である。
図３に示すように、ｐ型基板９上にｎ型ウェル１０が形成され、ｎ型ウェル１０中にｐ型ウェル１１が形成される。各メモリセルＭはｎ型拡散層１２で形成されるソース／ドレインと浮遊ゲートＦＧとワード線ＷＬとなる制御ゲートで構成される。選択ゲートＳはｎ型拡散層１２で形成されるソース／ドレインと２重構造の選択ゲートSG（SGS,SGD）線で構成される。ワード線WLと選択ゲートSG線はロウ制御回路３に接続され制御される。
NAND型メモリユニットの一端は、第１のコンタクトホールCBを介して第１のメタル配線層M0に接続され、さらに第２のコンタクトホールV1を介してビット線BLとなる第２のメタル配線層M1に接続される。ビット線BLはカラム制御回路２に接続される。他端は第１のコンタクトホールCBを介して共通ソース線C-sourceとなる第１のメタル配線層M0に接続される。共通ソース線C-sourceはソース線制御回路４に接続される。
ｎ型ウェル１０とｐ型ウェル１１は同電位とされ、ウェル線C-p-wellを介してＰウェル制御回路５に接続される。
図４及び図５はそれぞれ、メモリセルアレイ１のロウ方向に沿った断面構造例を示す断面図である。図４に示す断面は、例えば、図３中のIV−IV線に沿い、図５に示す断面は、例えば、図３中のVーV線に沿う。
図４に示すように、各メモリセルＭは素子分離STIでお互いに分離されている。トンネル酸化膜１４を介して浮遊ゲートFGがチャネル領域上に積層される。ワード線WLはONO膜１５を介して浮遊ゲートFG上に積層される。
選択ゲート線SGは、図に見られるように2重構造となっている。メモリセルアレイ１の端あるいは一定数のビット線ごとに上下の選択ゲート線SGは接続される。
図６は、カラム制御回路２の主要部分の構成例を示す図である。図６は、カラム制御回路２のうち、特に、偶数番ビット線BLeか奇数番ビット線BLoかを選択する部分を示している。
図６に示すように、同一カラム番号の偶数番ビット線BLeと奇数番ビット線BLoの２本（例えばBLe5とBLo5）ごとにデータ記憶回路１６が設けられる。いずれか１本が選択されてデータ記憶回路１６に接続され、データ書き込みあるいは読み出しのため制御される。信号EVENBLがHレベル、信号ODDBLがLレベルとなって偶数番ビット線BLeが選択され、ｎチャネルMOSトランジスタQn1を介してデータ記憶回路１６に接続される。信号EVENBLがLレベル、信号ODDBLがHレベルとなって奇数番ビット線BLoが選択され、ｎチャネルMOSトランジスタQn2を介してデータ記憶回路１６に接続される。信号EVENBLは全ての偶数番目のビット線BLeに、信号ODDBLは全ての奇数番目のビット線BLoに共通である。非選択のビット線ＢＬは、図示されていない回路により制御される。
データ記憶回路１６はデータ記憶部DSを含む。データ記憶部DSはデータ入出力線（I/O線）を介してデータ入出力バッファ６と接続され、外部から入力された書き込みデータや外部へ出力する読み出しデータを記憶する。
図７は、一実施形態に係わるフラッシュメモリのデータとメモリセルＭのしきい値との関係を示す図である。図７に示す例では、１ビットのデータを１つのメモリセルＭに記憶する。
図７に示すように、消去後、メモリセルＭのデータは"1"となっている。このメモリセルＭへの書き込みデータが０であれば、書き込みにより"1"の状態から"0"に移る。"1"データ書き込みの場合は、"1"のまま維持される。しきい値が0V以下であれば"1"とみなされ、しきい値が0V以上なら"0"とみなされる。
表１は、消去、書き込み、読み出し、書き込みベリファイ時の各部の電圧を示している。
Figure 0004284200
表１に従って、書き込みと読み出し時にワード線WL2と偶数番目のビット線BLeが選択された場合を説明する。
消去は、ｐ型ウェル11を20V、選択されたブロックの全ワード線WL0を0Vとする。これにより、メモリセルＭの浮遊ゲートFGから電子が放出されてしきい値が負となり、"1"状態になる。ここで非選択ブロックのワード線およびビット線BLなどはフローティングにされてｐ型ウェル11との容量結合により20V近くとなっている。
書き込みは、選択されたワード線WL2に14V〜20VのVpgmを印加して行われる。選択されたビット線BLeを0Vとすると、浮遊ゲートFGに電子が注入されしきい値が上昇する（書き込み）。しきい値の上昇を禁止するにはビット線BLeを電源電圧Vdd（〜3V)とする（書き込み禁止）。
読み出しは、選択されたワード線WL2に読み出し電圧（0V)を印加して行う。メモリセルＭのしきい値が読み出し電圧以下なら、ビット線BLeと共通ソース線C-sourceが導通して、ビット線BLeの電位は比較的低いレベルＬとなる("1"読み出し)。メモリセルＭのしきい値が読み出し電圧以上なら、ビット線BLeと共通ソース線C-sourceが非導通で、ビット線BLeの電位は比較的高いレベルＨとなる("0"読み出し)。
"0"状態のしきい値は、読み出し電圧0Vに対して0.8Vの読み出しマージンを持たせるため、0.8V以上とする。このため、"0"に書き込む場合、書き込みベリファイしてメモリセルＭのしきい値が0.8Vに達したと検出されたら書き込み禁止してしきい値の制御をする。
図８は、本発明の一実施形態に係わるフラッシュメモリシステムのシステム例を示すブロック図である。
図８に示すように、一実施形態では、図１に示されるフラッシュメモリ１７を４つ用いたフラッシュメモリシステムの構成を示している。４つのフラッシュメモリ１７-1〜１７-4は制御エンジン１８によって制御される。
図９は、図８に示すフラッシュメモリシステムの読み出し制御例を示す動作波形図である。
図９に示すように、制御エンジン１８はフラッシュメモリ１７に対して、まず読み出しコマンド00hを発行する。続いてアドレスを入力してメモリセルを選択する。４回のアドレス入力（A0-A7,A9-A16,A17-A24,A25-A32）の後に、自動的にフラッシュメモリはBUSY状態になる。このBUSY期間中に選択されたメモリセルから対応するデータ記憶部DSにデータが読み出される。BUSYが解除された後、リードイネーブル信号をトグルするとデータ記憶部DSに読み出されたデータが制御エンジン１８に出力される。なお、アドレスA8が示されていないのは、本例を実際のデバイスの仕様に合わせているためである。実際のデバイスには、例えば、アドレスA8の切り替えをコマンドで行うものがある。以下の消去制御例、書き込み制御例においても、同様の理由からアドレスA8を示していない例に従う。
図１０は、図８に示すフラッシュメモリシステムの消去制御例を示す動作波形図である。
図１０に示すように、制御エンジン１８はフラッシュメモリ１７に対して、まず消去アドレス入力コマンド60hを発行する。続いてアドレスを入力してメモリセルブロックを選択する。３回のアドレス入力（A9-A16,A17-A24,A25-A32）の後に、消去コマンドD0hを入力するとフラッシュメモリはBUSY状態になる。このBUSY期間中に選択されたメモリセルブロックからデータが消去される。BUSYが解除された後、ステータスリードコマンドを発行し、リードイネーブル信号をトグルすると消去が正しく行われたかを制御エンジン１８は確認できる。リセットコマンドFFhを発行するとフラッシュメモリはリセットされる。
図１１は、図８に示すフラッシュメモリシステムの書き込み制御例を示す動作波形図である。
図１１に示すように、制御エンジン１８はフラッシュメモリ１７に対して、まず書き込みアドレス入力コマンド80hを発行する。続いてアドレスを入力してページを選択する。４回のアドレス入力（A0-A7,A9-A16,A17-A24,A25-A32）の後に、書き込みデータと書き込みコマンド10hを入力するとフラッシュメモリはBUSY状態になる。このBUSY期間中に選択されたページに入力されたデータを書き込む。BUSYが解除された後、ステータスリードコマンドを発行し、リードイネーブル信号をトグルすると書き込みが正しく行われたかを制御エンジン１８は確認できる。リセットコマンドFFhを発行するとフラッシュメモリはリセットされる。
図１２は、図８に示すフラッシュメモリシステムのブロックアドレスの割付例を示す図である。
図１２に示すように、フラッシュメモリ１７（１７-1〜１７-4）は、従来の半導体メモリのように不良ブロックを冗長ブロックに置き換えることはしない。従来の冗長ブロックにあたる部分にもブロックアドレスを割り当てて、外部、例えば制御エンジン１８に管理してもらう。不良ブロックがある場合は、例えば制御エンジン１８がそれを検知し、その不良ブロックに対しての消去・書き込みを行わない（使用しない）。この例では、２の１１乗＝２０４８個のブロックに対して、３２個の冗長ブロックを設けている。よって、３２個の不良ブロックが発生しても２０４８ブロック分の記憶容量が確保できる。これにより、フラッシュメモリ１７内に不良ブロックを冗長ブロックで置き換えるための回路が不要となる。
第１のフラッシュメモリ１７-1の２０８０個のブロックには、論理ブロックアドレス0000hから0819hまでが連続的に割り付けられる。第２のフラッシュメモリ１７-2の２０８０個のブロックには、論理ブロックアドレス1000hから1819hまでが連続的に割り付けられる。論理ブロックアドレス0820hから0FFFhまでは割付けられるブロックが存在しない。これにより、第２のフラッシュメモリ１７-2の先頭ブロックアドレスが簡易な表現にできて、フラッシュメモリ内で行われる外部アドレスと内部アドレスの変換が簡素な回路で行え、ひいてはフラッシュメモリ１７を安価にできる。
同様に、第３のフラッシュメモリ１７-3の２０８０個のブロックには、論理ブロックアドレス2000hから2819hまでが連続的に割り付けられる。第４のフラッシュメモリ１７-4の２０８０個のブロックには、論理ブロックアドレス3000hから3819hまでが連続的に割り付けられる。
ここでは、１つのフラッシュメモリ１７が１つのメモリセルアレイ１を備えている場合を示したが、1つのフラッシュメモリが、例えば、４つのメモリセルアレイを備えている場合に、図１２のようなブロックアドレスの割付を行えば同様な効果が得られる。また、例えば、１つのフラッシュメモリが、例えば、２つのメモリセルアレイを備えている場合に、２つのそのフラッシュメモリを用いたシステムで、図１２のようなブロックアドレスの割付を行えば同様な効果が得られる。
図１３は比較例のブロック数を示す図、及び図１４は一実施形態のブロック数を示す図であり、比較例と一実施形態との差を示している。ここで、総ブロック数は同じにしてある。比較例は、一般的な冗長回路付のメモリに相当する。
比較例は、例えば、2048(2の11乗)個のブロックに対して、32個の置き換え用の冗長ブロック(RD BLOCK)を設けている。不良ブロック(BAD BLOCK)が発生すると、それをRD BLOCKの内の１つで置き換える。よって、フラッシュメモリ外部には2048個より多いブロック数は見えない。また、通常この置き換えは出荷前に行い、市場で発生する不良ブロックを置き換えることはできない。例えば、出荷後に３ブロックが不良になるとブロック数は2045となる。
一方、一実施形態では、フラッシュメモリ外部から2080個のブロックが見える。よって、不良ブロック(BAD BLOCK)が１つ発生しても、まだ2079個のブロックを供給できる。また、出荷後に3ブロックが不良になっても、なお2076個のブロックを供給できる。
このように、一実施形態に従えば、同じ個数のブロックを用いて作られるフラッシュメモリでもメモリ容量が大きくでき、ひいてはより多くの不良ブロックが発生しても従来と同レベルの記憶容量を提供できて信頼性も向上する。
即ち、本発明の一実施形態に係わる不揮発性半導体記憶システムは、電気的に消去及び書き込みが可能な不揮発性半導体メモリセル（Ｍ）と、複数個の前記メモリセルで構成されるメモリブロック(BLOCK)と、複数個の前記メモリブロックで構成される第１のメモリブロック群(ARRAY)と、複数個の前記メモリブロックで構成される第２のメモリブロック群(ARRAY)と、を備え、複数の半導体記憶装置を含み、少なくとも前記第１のメモリブロック群は、２のｎ乗個のメモリブロックとＮ個（Ｎ＜２のｎ乗）のメモリブロックで構成され、前記第１のメモリブロック群の論理ブロックアドレスと前記第２のメモリブロック群の論理ブロックアドレスは空虚論理ブロックアドレスを挟んで非連続であり、前記第１のメモリブロック群の前記論理ブロックアドレスは連続であり、前記第２のメモリブロック群の前記論理ブロックアドレスは連続であり、前記第１のメモリブロック群は、前記複数の半導体記憶装置のうちの第１の半導体記憶装置に含まれており、前記第２のメモリブロック群は、前記複数の半導体記憶装置のうちの第２の半導体記憶装置に含まれており、前記複数の半導体記憶装置のそれぞれは、外部と、書き込みデータの受け取り、読み出しデータの出力、アドレスデータ及びコマンドデータの受け取りを行うデータ入出力バッファを含むことを特徴とする。
さらに、技術的利点が得られる実施態様としては次のものがあげられる。
（１）前記第１と第２のメモリブロック群はそれぞれ、２のｎ乗個のメモリブロックとＮ個（Ｎ＜２のｎ乗）のメモリブロックで構成される。
（２）さらに各メモリブロックの管理を行う制御エンジン１８を含み、前記制御エンジンは不良メモリブロックを検出してその不良メモリブロックに対する消去および書き込みを行わない。
（３）前記第１と第２のメモリブロック群のそれぞれは、各メモリブロックに共通なビット線BLを有する。
（４）前記メモリブロックは消去の最小単位である。
以上のようにして、不揮発性半導体メモリ内の回路を簡素化して微細化によるコストメリットが十分得られ、しかもなお十分な記憶容量を確保でき、信頼性も高い不揮発性半導体記憶システムを提供できる。
以上、本発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、メモリセルの一例として、浮遊ゲートを有した不揮発性半導体メモリを示したが、それ以外のメモリセルに変形することも可能である。もちろん、一実施形態が、唯一の実施形態でもない。
また、一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、実施形態は、この発明を不揮発性半導体メモリ及びそれを利用した記憶システムに適用した例に基づき説明したが、この発明は不揮発性半導体メモリ及びそれを利用した記憶システムに限られるものではなく、不揮発性半導体メモリ及びそれを利用した記憶システムを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
図１は、本発明の一実施形態に係わる不揮発性半導体記憶装置であるフラッシュメモリの構成例を示すブロック図 図２は、図１に示すメモリセルアレイの回路構成例を示す図 図３は、図１に示すメモリセルアレイ１のカラム方向に沿った断面構造例を示す断面図 図４は、図１に示すメモリセルアレイ１のロウ方向に沿った断面構造例を示す断面図 図５は、図１に示すメモリセルアレイ１のロウ方向に沿った断面構造例を示す断面図 図６は、カラム制御回路２の主要部分の構成例を示す図 図７は、一実施形態に係わるフラッシュメモリのデータとメモリセルのしきい値との関係を示す図 図８は、本発明の一実施形態に係わるフラッシュメモリシステムのシステム例を示すブロック図 図９は、図８に示すフラッシュメモリシステムの読み出し制御例を示す動作波形図 図１０は、図８に示すフラッシュメモリシステムの消去制御例を示す動作波形図 図１１は、図８に示すフラッシュメモリシステムの書き込み制御例を示す動作波形図 図１２は、図８に示すフラッシュメモリシステムのブロックアドレスの割付例を示す図 図１３は、比較例のブロック数を示す図 図１４は、一実施形態のブロック数を示す図
符号の説明
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…ソース線制御回路、５…Ｐウェル制御回路、６…データ入出力バッファ、７…コマンド・インターフェイス、８…ステートマシン、９…p型半導体基板、１０…n型ウェル、１１…p型ウェル、１２…n型拡散層、１３…p型拡散層、１４…トンネル酸化膜、１５…ONO膜、１６…データ記憶回路、１７…フラッシュメモリ、１８…制御エンジン、BLOCK…メモリセルブロック、BL…ビット線、WL…ワード線、SG…選択ゲート線、C-source…共通ソース線、Ｍ…メモリセル、Ｓ…選択ゲート、C-p-well…ウェル線、STI…素子分離、FG…浮遊ゲート、DS…データ記憶部、Qn…n型MOSトランジスタ、Vpgm…書き込み電圧、VBL…書き込み制御電圧

Claims (6)

  1. 電気的に消去及び書き込みが可能な不揮発性半導体メモリセルと、
    複数個の前記メモリセルで構成されるメモリブロックと、
    複数個の前記メモリブロックで構成される第１のメモリブロック群と、
    複数個の前記メモリブロックで構成される第２のメモリブロック群と、
    を備えた複数の半導体記憶装置を含む不揮発性半導体記憶システムであって、
    少なくとも前記第１のメモリブロック群は、２のｎ乗個のメモリブロックとＮ個（Ｎ＜２のｎ乗）のメモリブロックで構成され、
    前記第１のメモリブロック群の論理ブロックアドレスと前記第２のメモリブロック群の論理ブロックアドレスは空虚論理ブロックアドレスを挟んで非連続であり、
    前記第１のメモリブロック群の前記論理ブロックアドレスは連続であり、
    前記第２のメモリブロック群の前記論理ブロックアドレスは連続であり、
    前記第１のメモリブロック群は、前記複数の半導体記憶装置のうちの第１の半導体記憶装置に含まれており、
    前記第２のメモリブロック群は、前記複数の半導体記憶装置のうちの第２の半導体記憶装置に含まれており、
    前記複数の半導体記憶装置のそれぞれは、外部と、書き込みデータの受け取り、読み出しデータの出力、アドレスデータ及びコマンドデータの受け取りを行うデータ入出力バッファを含む
    ことを特徴とする不揮発性半導体記憶システム。
  2. 前記第１と第２のメモリブロック群はそれぞれ、２のｎ乗個のメモリブロックとＮ個（Ｎ＜２のｎ乗）のメモリブロックで構成されることを特徴とする請求項１記載の不揮発性半導体記憶システム。
  3. さらに、各メモリブロックの管理を行う制御エンジンを含み、前記制御エンジンは不良メモリブロックを検出してその不良メモリブロックに対する消去および書き込みを行わないことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶システム。
  4. 前記第１と第２のメモリブロック群のそれぞれは、各メモリブロックに共通なビット線を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶システム。
  5. 前記メモリブロックは消去の最小単位であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶システム。
  6. 前記複数の半導体記憶装置のそれぞれは、外部アドレスと内部アドレスの変換を行う回路をさらに備えることを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体記憶システム。
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