KR101083642B1 - 비휘발성 메모리장치 및 이의 동작방법 - Google Patents

비휘발성 메모리장치 및 이의 동작방법 Download PDF

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Abstract

비휘발성 메모리장치의 신뢰성을 향상시시기 위한 기술이 개시된다. 비휘발성 메모리장치는, 다수의 메모리 블록; 상기 메모리 블록마다 구비되어 해당 메모리 블록이 소거되었음을 감지하기 위한 소거 감지부; 및 상기 소거 감지부에 의해 감지된 소거회수가 기준값 이상인 경우에 해당 메모리 블록을 배드블록으로 처리하는 제어부를 포함한다.

Description

비휘발성 메모리장치 및 이의 동작방법{NON-VOLATILE MEMORY DEVICE AND OPERATION METHOD OF THE SAME}
본 발명은 비휘발성 메모리장치의 신뢰성을 향상시키는 기술에 관한 것이다.
메모리장치는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리장치와 비휘발성 메모리장치로 나누어진다. 휘발성 메모리장치는 전원공급 차단시 데이터가 소멸되는 메모리장치로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리장치로서, 플래쉬가 이에 속한다.
비휘발성 메모리장치의 주요 동작으로 소거(erase)/리드(read)/프로그램(program) 동작이 있는데, 비휘발성 메모리에 소거/프로그램 동작이 반복되면 소자의 물리적 특성이 저하되고, 메모리 셀의 신뢰성이 떨어지게 된다.
따라서 비휘발성 메모리의 메모리 셀 중에 소거/프로그램 동작이 반복된 메모리 셀을 선별하고, 열화된 메모리 셀이 사용되지 않도록 관리하기 위한 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 소거 동작의 단위가 되는 블록별로 소거 동작의 회수를 감지하고, 스펙 상의 소거동작의 회수를 넘은 블록을 배드 블록으로 처리하도록 하여, 비휘발성 메모리장치의 신뢰성을 높이고자 하는데 그 목적이 있다.
본 발명의 일실시예에 따른 비휘발성 메모리장치는, 다수의 메모리 블록; 상기 메모리 블록마다 구비되어 해당 메모리 블록이 소거되었음을 감지하기 위한 소거 감지부; 및 상기 소거 감지부에 의해 감지된 소거회수가 기준값 이상인 경우에 해당 메모리 블록을 배드블록 처리하는 제어부를 포함한다.
상기 소거 감지부는 자신에 대응되는 메모리 블록 내의 워드라인에 소거전압이 인가되는 것을 감지하는 것을 특징으로 할 수 있다.
상기 소거 감지부는 자신에 대응되는 메모리 블록 내의 워드라인에 소거전압이 인가되는 경우 감지신호를 활성화하는 감지부; 및 상기 감지신호를 저장하고, 저장된 감지신호를 상기 제어부로 전달하기 위한 래치부를 포함할 수 있다.
본 발명의 일실시예에 따른 비휘발성 메모리장치의 동작방법은, 다수의 메모리 블록 중 선택된 메모리 블록에 대해 소거동작을 수행하는 단계; 상기 소거동작시, 소거동작이 수행된 메모리 블록의 소거회수를 기록하는 단계; 및 상기 복수의 메모리 블록 중 기록된 소거회수가 기준값 이상인 메모리 블록을 배드블록으로 처리하는 단계를 포함한다.
상기 기록하는 단계는 상기 소거동작이 수행된 메모리 블록 내의 워드라인에 소거전압이 인가되면 감지신호를 활성화하는 단계; 상기 감지신호를 저장하는 단계; 및 상기 저장된 감지신호의 논리값이 변하는 회수를 카운트하는 단계를 포함할 수 있다.
본 발명에 따르면, 각각의 메모리 블록별로 소거동작의 회수가 파악되고, 메모리 블록별로 파악된 소거동작의 회수가 기준값을 넘어서면 해당 메모리 블록을 배드블록 처리함으로서, 비휘발성 메모리의 신뢰성이 향상될 수 있다.
또한, 동일한 칩 내에서도 많이 사용된 메모리 블록은 배드블록으로 처리되고, 많이 사용되지 않은 메모리 블록은 지속적으로 사용하는 것이 가능하기에, 비휘발성 메모리의 사용 효율을 향상시킬 수 있다는 장점이 있다.
도 1은 본 발명의 일실시예에 따른 비휘발성 메모리장치의 구성도.
도 2는 도 1의 소거 감지부(111)의 일실시예 구성도.
도 3은 본 발명의 일실시예에 따른 비휘발성 메모리장치의 동작방법을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 비휘발성 메모리장치의 구성도이다.
도 1에 도시된 바와 같이, 비휘발성 메모리장치는, 메모리 블록(110, 120), 소거 감지부(111, 121), 제어부(130), 로우 회로(112, 122), 컬럼 회로(113, 123)를 포함한다.
비휘발성 메모리 내에는 복수의 메모리 블록(110, 120, 도 1에는 2개만 도시함)이 구비된다. 각각의 메모리 블록(110, 120)은 복수의 페이지로 구성되고, 각각의 페이지는 복수의 메모리 셀로 구성된다. 낸드 플래쉬 메모리에서, 메모리 블록은 소거동작의 단위이고, 페이지는 리드 또는 프로그램 동작의 단위이다.
한편, 각각의 메모리 블록(110, 120)은 복수의 메모리 스트링(ST1~ST4)들을 포함한다. 도 1에는 각 메모리 블록마다 4개의 스트링만을 도시하였다. 각각의 메모리 스트링(ST1~ST4)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터, 복수의 메모리 셀들, 그리고 드레인이 비트라인(BL1~4)에 연결되는 드레인 선택 트랜지스터로 구성된다. 소스 선택 트랜지스터의 게이트는 소스 선택 라인(SSL)에 연결되고, 메모리 셀들의 게이트들은 워드라인들(WL0~N)에 각각 연결되며, 드레인 선택 트랜지스터의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 메모리 스트링들(ST1~ST4)은 각각 대응하는 비트라인(BL1~4)과 공통 소스 라인(CSL) 사이에 연결된다.
로우 회로(112, 122)는 각각의 메모리 블록(110, 120)마다 구비되며 제어부(130)의 제어를 받아 메모리 블록(110, 120) 내에 인가되는 워드라인(WL0~N), 드레인 선택 라인(DSL), 소스 선택 라인(SSL)에 소거/리드/프로그램 등 각각의 동작에 맞는 적절한 전압을 인가하는 회로이다.
컬럼 회로(113, 123)는 각각의 메모리 블록(110, 120)마다 구비되며 제어부(130)의 제어를 받아 소거/리드/프로그램 등 각각의 동작에 따라 비트라인(BL0~4)을 제어한다. 컬럼 회로(113, 123) 내부에는 잘 알려진 바와 같이 다수의 페이지 버퍼(page buffer)가 구비된다.
제어부(130)는 메모리장치 외부로부터 인가되는 커맨드(CMD)와 어드레스(ADD)를 입력받아 로우 회로(112, 122)와 컬럼 회로(113, 123)를 제어해, 메모리 블록이 소거/리드/프로그램될 수 있도록 제어한다.
소거 감지부(111, 121)는 각각의 메모리 블록(110, 120)마다 구비되어 자신이 속하는 메모리 블록(110, 120)에 소거동작이 수행되는 것을 감지한다. 소거 감지부(111)는 메모리 블록(110)에 소거동작이 수행되면 이를 제어부(130)에 알리며, 소거 감지부(121)는 메모리 블록(120)에 소거동작이 수행되면 이를 제어부에 알린다. 그리고, 제어부(130)는 각 메모리 블록(110, 120)의 소거동작 수행회수를 기록하고, 메모리 블록(110, 120)의 소거동작 회수가 기준값(스펙)을 넘으면 해당 블록을 배드블록으로 처리해, 더 이상 해당 메모리 블록이 사용되지 않도록 한다.
예를 들어, 기준값이 10000회이고, 메모리 블록(110)의 소거동작 회수가 5000회이고, 메모리 블록(120)의 소거동작 회수가 10000회인 경우에, 제어부(130)는 메모리 블록(120)을 배드블록(bad block)으로 처리하여 더 이상 메모리 블록(120)을 동작시키지 않는다. 메모리 블록(110)의 경우에는 소거동작의 회수가 기준값을 넘지 않아 배드블록으로 처리되지 않았으므로, 정상적으로 동작한다.
본 발명에 따르면, 메모리 블록마다 소거동작의 회수가 별도로 기록되고, 소거동작의 회수가 기준값을 넘은 메모리 블록은 배드블록으로 처리되어 더 이상 해당 블록에 데이터를 기록하지 않는다. 따라서 열화 상태가 서로 다른 각각의 블록의 특성을 반영하여 비휘발성 메모리 내의 메모리 블록을 효율적으로 사용할 수 있도록 한다.
도 2는 도 1의 소거 감지부(111)의 일실시예 구성도이다.
소거 감지부(111)는 메모리 블록(110)에 소거동작이 수행되는 것을 감지한다. 메모리 블록(110)에 소거동작이 수행되기 위해서는 메모리 블록(110)의 워드라인(WL0~N)에 소거전압(일반적으로 0V)이 인가된 상태에서 메모리 블록의 메모리 셀들의 웰 영역(벌크 영역 또는 백바이어스라고도 함)에 소거 바이어스(일반적으로 18V 이상)가 인가되어야 한다. 따라서 소거 감지부(111)는 자신이 속한 메모리 블록(110) 내의 워드라인(WL0~N)에 소거전압(0V)이 인가되고, 메모리 셀들의 웰 영역에 소거 바이어스(18V)가 인가되는 것을 감지하여 이를 알리는 감지신호(DETECT0)를 활성화한다.
소거 감지부(111)는 자신에 대응되는 메모리 블록(110) 내의 워드라인(WL15 of 110)에 소거전압이 인가되고 웰 영역에 소거 바이어스(WELL_BIAS of 110)가 인가되는 경우에 감지신호(DETECT0)를 활성화하는 감지부(210); 및 감지신호(DETECT0)를 저장하고, 저장된 감지신호(DETECTB0)를 제어부(130)로 전달하기 위한 래치부(220)를 포함하여 구성된다. 도 2에서는 감지부(210)가 메모리 블록(110) 내의 워드라인(WL0~N) 중 워드라인(WL15)의 전압을 인가받는 것으로 구성하였지만, 감지부(210)가 메모리 블록(110) 내의 다른 워드라인(WL0~N)의 전압 중 하나를 인가받도록 구성할 수도 있다.
감지부(210)는 NMOS트랜지스터(211, 213)와 PMOS트랜지스터(212)를 포함하여 구성된다. NMOS트랜지스터(211)는 1V 이상의 전압이 게이트에 인가되면 턴온되고, NMOS트랜지스터(213)는 17V 이상의 전압이 게이트에 인가되면 턴온되도록 설계된다. 또한, PMOS트랜지스터(212)는 0.3V이하의 전압이 게이트에 인가되면 턴온되도록 설계된다. 소거동작 상황에서 워드라인(WL15 of 110)에는 0V가 인가되고 소거 바이어스(WELL_BIAS of 110)로는 18V이상의 전압이 인가된다. 따라서 소거동작시 PMOS트랜지스터(212)와 NMOS트랜지스터(213)가 턴온되고 감지신호(DETECT0)가 '하이'레벨이 된다. 그리고 소거동작이 아닌 상황에서는 PMOS트랜지스터(212)와 NMOS트랜지스터(213)가 동시에 턴온되는 일은 발생하지 않으며, 상황에 따라 NMOS트랜지스터(211)만이 턴온된다. 즉, 감지부(210)는 소거동작 상황에서만 감지신호(DETECT0)를 '하이'레벨로 활성화시키며, 그 이외의 상황에서는 감지신호(DETECT0)를 '로우'레벨로 비활성화시킨다.
래치부(220)는 2개의 인버터(211, 212)를 포함하여 구성되며, 감지신호(DETECT0)의 레벨을 저장한다. 래치부(220)에 저장된 감지신호(DETECT0)가 활성화되는 회수는 결국, 메모리 블록(110) 내에 소거동작이 수행되는 회수와 일치하게 된다.
제어부(130)는 래치부(220)에 저장된 감지신호(DETECTB0, DETECT0의 반전신호임)의 논리 레벨이 변하는 회수를 카운팅하여, 메모리 블록(110)에서 몇번의 소거동작이 이루어졌는지를 인지하고, 그 결과를 기록한다.
도 2에서는 3개의 트랜지스터(211, 212, 213)와 래치(220)를 이용하여 소거 감지부(111)를 설계한 예를 도시하였는데, 메모리 블록(110) 내에서 소거동작이 이루어지는 것을 감지하기 위한 회로를, 도 2와 다르게 설계할 수도 있음은 당연하다.
메모리 블록(120) 내에서 소거동작이 이루어지는 것을 감지하기 위한 소거 감지부(121)는 도 2에서 설명한 소거 감지부(111)와 동일한 방식으로 설계될 수 있다.
도 3은 본 발명의 일실시예에 따른 비휘발성 메모리장치의 동작방법을 도시한 도면이다.
도 3에 도시된 바와 같이, 비휘발성 메모리장치의 동작방법은, 다수의 메모리 블록 중 선택된 메모리 블록에 대해 소거동작을 수행하는 단계(S310); 소거동작시에, 소거동작이 수행된 메모리 블록의 소거회수를 기록하는 단계(S320); 복수의 메모리 블록 중 기록된 소거회수가 기준값 이상인 메모리 블록을 배드 블록으로 처리하는 단계(S330, S340, S350)를 포함한다.
단계(S310)에서는 다수의 메모리 블록 중 선택된 메모리 블록에 대한 소거 동작이 수행된다. 그러면, 단계(S320)에서는 단계(S310)에서 소거동작이 수행된 메모리 블록의 소거회수가 기록된다. 단계(S320)는 도 1~2에서 설명한 바와 같이, 각 메모리 블록(110, 120)마다 구비되는 소거 감지부(111, 121)와 제어부(130)의 동작에 의해 수행될 수 있다. 단계(S310)와 단계(S320)은 비휘발성 메모리장치가 동작하는 동안에 반복적으로 수행된다.
단계(S330)에서는 메모리 블록의 소거회수가 기준회수를 넘었는지가 판별된다. 단계(S330)에서의 판별 결과 해당 메모리 블록의 소거회수가 기준회수를 넘은 것으로 판별되면 해당 메모리 블록은 배드블록으로 처리되어 더 이상 동작하지 않는다(S340). 단계(S330)에서의 판별 결과 해당 메모리 블록의 소거회수가 기준회수를 넘지 않은 것으로 판별되면 해당 메모리 블록은 정상적으로 동작한다(S350).
단계(S330)는 소거명령 또는 프로그램 명령이 인가될 때마다 수행될 수도 있으며, 일정한 주기를 가지고 주기적으로 수행될 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110, 120: 메모리 블록 111, 121: 소거 감지부
112, 122: 로우 회로 113, 123: 컬럼 회로
130: 제어부
210: 감지부 220: 래치부

Claims (7)

  1. 삭제
  2. 다수의 메모리 블록;
    상기 메모리 블록마다 구비되어 해당 메모리 블록에 대한 소거동작이 수행될 때마다 활성화되는 감지신호를 생성하는 소거 감지부; 및
    상기 감지신호의 활성화 회수가 기준값 이상인 경우에 해당 메모리 블록을 배드블록으로 처리하는 제어부를 포함하고,
    상기 소거 감지부는
    자신에 대응되는 메모리 블록 내의 워드라인의 전압 레벨과 웰 영역에 인가되는 전압 레벨을 이용하여 상기 감지신호를 생성하는
    비휘발성 메모리장치.
  3. 제 2항에 있어서,
    상기 소거 감지부는
    상기 워드라인에 소거전압이 인가되고 웰 영역에 소거 바이어스가 인가되는 경우 감지신호를 활성화하고, 상기 워드라인의 전압레벨이 상기 소거전압과 다른 레벨로 천이하면 상기 감지신호를 비활성화하는 감지부; 및
    상기 감지신호를 저장하고, 저장된 감지신호를 상기 제어부로 전달하기 위한 래치부를 포함하는
    비휘발성 메모리장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 메모리 블록은
    비휘발성 메모리장치의 이레이즈 동작이 이루어지는 단위인
    비휘발성 메모리장치.
  5. 삭제
  6. 다수의 메모리 블록 중 선택된 메모리 블록에 대해 소거동작을 수행하는 단계;
    상기 소거동작시, 소거동작이 수행된 메모리 블록의 소거회수를 기록하는 단계; 및
    상기 다수의 메모리 블록 중 기록된 소거회수가 기준값 이상인 메모리 블록을 배드블록으로 처리하는 단계를 포함하고,
    상기 기록하는 단계는
    상기 소거동작이 수행된 메모리 블록 내의 워드라인에 소거전압이 인가되고 웰 영역에 소거 바이어스가 인가되면 감지신호를 활성화하고, 상기 워드라인의 전압 레벨이 상기 소거전압과 다른 레벨로 천이하면 상기 감지신호를 비활성화하는 단계;
    상기 감지신호를 저장하는 단계; 및
    상기 감지신호의 논리값이 변하는 회수를 카운트하는 단계
    를 포함하는 비휘발성 메모리장치의 동작방법.
  7. 제 6항에 있어서,
    상기 소거동작을 수행하는 단계와 상기 소거회수를 기록하는 단계는 반복적으로 수행되는
    비휘발성 메모리장치의 동작방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102609334A (zh) * 2012-01-09 2012-07-25 晨星软件研发(深圳)有限公司 非易失闪存擦除异常存储块修复方法和装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102003894B1 (ko) * 2012-09-20 2019-07-25 에스케이하이닉스 주식회사 셀 어레이, 메모리 및 이를 포함하는 메모리 시스템
CN104021816B (zh) * 2013-03-01 2017-03-29 安凯(广州)微电子技术有限公司 一种测试nftl的方法及系统
KR102137934B1 (ko) 2013-10-02 2020-07-28 삼성전자 주식회사 메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템
CN110473584B (zh) * 2018-05-11 2021-07-23 建兴储存科技(广州)有限公司 固态储存装置中已抹除区块的再验证方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4284200B2 (ja) * 2004-01-28 2009-06-24 株式会社東芝 不揮発性半導体記憶システム
JP4642018B2 (ja) * 2004-04-21 2011-03-02 スパンション エルエルシー 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法
KR20100028782A (ko) 2008-09-05 2010-03-15 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 관리 방법
CN101533670B (zh) * 2009-04-23 2012-05-02 北京握奇数据系统有限公司 实现存储设备损耗均衡的方法及存储设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102609334A (zh) * 2012-01-09 2012-07-25 晨星软件研发(深圳)有限公司 非易失闪存擦除异常存储块修复方法和装置

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