JP2008052808A - 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード - Google Patents

不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード Download PDF

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Abstract

【課題】 高信頼性且つ高速読出の不揮発性半導体記憶装置及びそのデータの読出方法並びに該不揮発性半導体記憶装置を搭載したメモリカードを提供すること。
【解決手段】 本発明は、複数のメモリセルと、第１及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、複数のワード線及び複数のビット線と、データ読出制御部と、を具備し、データ読出制御部はメモリセルの１つを選択してデータを読み出す時に該選択メモリセル以外の非選択メモリセルに読出パス電圧を印加した後第１又は第２の選択トランジスタの制御ゲートに印加されている電圧を昇圧する時に、該昇圧に係る第１又は第２の選択トランジスタに少なくとも１つは隣接の非選択メモリセルに印加するワード線の読出パス電圧を他の非選択メモリセルに印加するワード線の読出パス電圧より低くする。
【選択図】 図５

Description

本発明は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備する不揮発性半導体記憶装置及びそのデータの読出方法並びにそのような不揮発性半導体記憶装置を搭載したメモリカードに関するものである。
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。
ＮＡＮＤ型フラッシュメモリは、ソース／ドレインを共通にする形で直列に接続された複数のメモリセルと、これら複数のメモリセルのドレイン側に接続されたドレイン側選択トランジスタと、これら複数のメモリセルのソース側に接続されたソース側選択トランジスタと、を備えたＮＡＮＤセルユニットが複数配置されて、メモリセルアレイが構成されている。
メモリセルアレイには、複数のワード線が並列に設けられており、このワード線方向に並ぶメモリセルのゲート電極を共通に接続している。また、ワード線方向に並ぶソース側選択トランジスタのそれぞれのゲート電極は、ソース側選択ゲート線により共通に接続されている。また、ワード線方向に交差する方向に、複数のビット線が並列に設けられており、各ビット線はドレイン側選択トランジスタを介して、対応するＮＡＮＤセルユニットに接続されている。そして、データ読出制御部は、複数のワード線及び複数のビット線を選択して電圧を印加し、複数のメモリセルに対しデータの読出を行う。
特開２００６−１０７５７７号公報
このようなＮＡＮＤ型フラッシュメモリにおいて、メモリセルからデータを読み出す際の動作は、例えば、次のように行われる。
図１０を参照する。図１０は、メモリセルのデータ読み出す場合の一般的な動作タイミングチャートである。まず、タイミングｔ１において、データ読出制御部がドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇｄ（例えば、４Ｖ程度の電圧）を印加する。次に、タイミングｔ２において、データ読出制御部がビット線ＢＬに電圧Ｖｂｌ（例えば、１Ｖ程度の電圧）を印加する。次に、タイミングｔ３において、データ読出制御部が、ワード線ＷＬ０〜ＷＬｉに所定の電圧を印加する。すなわち、データを読み出すメモリセル（選択メモリセル）が接続されているワード線（選択ワード線）ＷＬｎに読出電圧Ｖｃｇｒｖ（例えば、０Ｖ程度の電圧）を印加し、それ以外のワード線（非選択ワード線）には読出パス電圧Ｖｒｅａｄ（例えば、５Ｖ程度の電圧）を印加する。次に、タイミングｔ４において、データ読出制御部がソース側選択ゲート線ＳＧＳに電圧Ｖｓｇｓ（例えば、４Ｖ程度の電圧）を印加する。また、これら一連の読出動作中、データ読出制御部は共通ソース線ＳＯＵＲＣＥ及びウェルＣＰＷＥＬＬに接地電位ＶＳＳを印加する。
データ読出制御部が各配線にこのような電圧を印加して、選択メモリセル及び非選択ワード線に接続された非選択メモリセルをオンさせる。その際に生じるビット線の電位変化を検出することで、読み出すべきメモリセルに“０”データが格納されているのか、それとも、“１”データが格納されているのかを、センスアンプ回路が判定する。具体的には、例えば、フローティングゲートに電子が注入され、メモリセルのしきい値が高くなった状態を“０”データと定義し、逆に、フローティングゲートから電子が引き抜かれ、メモリセルのしきい値が低くなった状態を“１”データと予め定義しておけばよい。
しかしながら、上述の読出動作においては、ソース側選択ゲート線ＳＧＳが昇圧される時に、非選択ワード線ＷＬ０において、図１０の矢印Ａに示すように、ソース側選択ゲート線ＳＧＳからのカップリングノイズを受けてオーバーシュート電圧が発生する。このオーバーシュート電圧により、基板（ウエルＣＰＷＥＬＬ）と非選択ワード線ＷＬ０との間の電位差が大きくなり、非選択ワード線ＷＬ０に接続されたメモリセルＭＣ０が弱い書き込み状態となる。これにより、読み出し動作中にメモリセルＭＣ０のしきい値電圧が上昇する、いわゆるリードディスターブが発生する場合がある。
近年、微細化が進む半導体記憶装置にあって、ワード線や選択ゲート線ＳＧＳ、ＳＧＤに用いられるゲート配線材料は、低抵抗化が求められ、薄膜化が困難になる一方で、ゲート配線間のスペースは狭くなり、ゲート配線間のカップリングノイズは大きくなっている。また、メモリセルＭＣの信頼性、耐久性の観点から、メモリセルＭＣのトンネル絶縁膜の薄膜化は困難になってきており、ワード線や選択ゲート線ＳＧＳ、ＳＧＤの容量の中で、配線間容量の占める割合が高くなってきている。そのため、ゲート配線間のカップリングノイズは益々大きくなってきており、このカップリングノイズによるオーバーシュート電圧の影響を低減し、リードディスターブの発生を回避することなくして、高信頼性の半導体記憶装置を実現することは困難となっている。
そこで、本発明は、このようなカップリングノイズによるオーバーシュート電圧及びこれに伴うリードディスターブを防止することを可能にする不揮発性半導体記憶装置及びそのデータの読出方法並びにそのような不揮発性半導体記憶装置を搭載したメモリカードを提供することを目的とする。
本発明の一実施形態によれば、直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備し、前記データ読出制御部は、前記複数のメモリセルの１つを選択してデータを読み出す時において当該選択のメモリセル以外の非選択のメモリセルに読出パス電圧を印加した後であって前記第１の選択トランジスタ又は前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する時に、当該昇圧に係る前記第１の選択トランジスタ又は前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧を他の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の一実施形態に係る不揮発性半導体記憶装置によれば、選択ゲート線に隣接する非選択ワード線において、選択ゲート線の昇圧に伴うカップリングノイズを受けて発生するオーバーシュート電圧のピーク値が低減する。これにより、該非選択ワード線に接続されるメモリセルのリードディスターブを防止することが可能となる。また、選択ゲート線の昇圧のタイミングを早めることができるため、メモリセルのデータの読出速度を向上することが可能となる。
上述のカップリングノイズによるオーバーシュート電圧の影響を低減するために、特許文献１に示すような技術が開示されている。図１１を参照する。図１１は、特許文献１の技術を用いてメモリセルＭＣｎのデータを読み出す場合の動作タイミングチャートである。
ドレイン側選択ゲート線ＳＧＤとソース側選択ゲート線ＳＧＳとの昇圧順序を変更した以外は、図１１と図１０とで読み出す動作は同様である。すなわち、図１１で示すように、特許文献１の技術においては、タイミングｔ１で、データ読出制御部はソース側選択ゲート線ＳＧＳに電圧Ｖｓｇｓ（例えば、４Ｖ程度）を印加し、タイミングｔ４において、データ読出制御部はドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇｄ（例えば、４Ｖ程度）を印加する。これによれば、タイミングｔ４において読出動作を開始する時に、非選択ワード線ＷＬ０は、選択ゲート線ＳＧＤからのカップリングノイズの影響を受けないため、オーバーシュート電圧及びこれに伴うリードディスターブを防止することができる。
しかし、この技術によっても、タイミングｔ４において、ドレイン側選択ゲート線ＳＧＤが昇圧される時に、図１１の矢印Ｂで示すように、ドレイン側選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬｉで、ドレイン側選択ゲート線ＳＧＤからのカップリングノイズを受けてオーバーシュート電圧が発生するという問題が残る。
このような選択ゲート線ＳＧＳ、ＳＧＤとこれらに隣接する非選択ワード線ＷＬ０、ＷＬｉとの間で生じるカップリングノイズによるオーバーシュート電圧の発生は、選択ゲート線ＳＧＤ、ＳＧＳを昇圧するタイミングを遅らせることで回避することも可能である。しかし、選択ゲート線ＳＧＤ、ＳＧＳを昇圧するタイミングを遅らせると、データの読出速度も遅くなり、近時のパフォーマンス（読出速度）高速化の要請に反することとなるため、必ずしも実効性のある解決手段とは言えない。
そこで、本発明者は、選択ゲート線ＳＧＤ、ＳＧＳのうち後に昇圧される選択ゲート線に隣接する非選択ワード線に、他の非選択ワード線に印加される読出パス電圧よりも低い電圧の読出パス電圧を印加することで、選択ゲート線からのカップリングノイズを受けて発生するオーバーシュート電圧のピーク値を低減してリードディスターブを防止し、かつ、データの読出速度を向上することが可能となることを見出した。
以下、本発明の一実施形態に係る不揮発性半導体記憶装置及びその読出方法並びにそのような不揮発性半導体記憶装置を搭載したメモリカードについて、図面を参照しながら詳細に説明する。なお、以下の実施形態においては、本発明の不揮発性半導体記憶装置及びそのデータの読出方法並びにそのような不揮発性半導体記憶装置を搭載したメモリカードの例を示しており、本発明の不揮発性半導体記憶装置及びそのデータの読出方法並びにそのような不揮発性半導体記憶装置を搭載したメモリカードは、それら実施形態に限定されるわけではない。
（実施形態１）
図１は、本実施形態１に係る不揮発性半導体記憶装置１００の構成を示すブロック図である。図１に示すように、本実施形態１に係る不揮発性半導体記憶装置１００は、メモリセルアレイ１０１、ロウ制御回路１０２、カラム制御回路１０３、センスアンプ回路１０４、選択回路１０５、主制御回路１０６、データレジスタ１０９及びインターフェイス回路１１０を具備している。
インターフェイス回路１１０は、外部機器とデータ及びコントロール信号（コマンド及びクロック信号など）の送受信を行う。インターフェイス回路１１０は、外部機器からのデータ及びコントロール信号を受けて所定の処理をして主制御回路１０６、データレジスタ１０９に与える。
主制御回路１０６は、インターフェイス回路１１０からの制御信号に基づいて、ロウ制御回路１０２、カラム制御回路１０３、センスアンプ回路１０４、選択回路１０５及びデータレジスタ１０９を制御する。
主制御回路１０６は、ロウ制御回路１０２及びカラム制御回路１０３にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。ロウ制御回路１０２及びカラム制御回路１０３は、当該アクセス情報及びデータに基づいてセンアンプ回路１０４及び選択回路１０５を制御してメモリセルに対してデータの読み出し、書き込み又は消去を行う。
センスアンプ回路１０４は、複数のセンスアンプ回路を有し、メモリセルアレイ１０１のビット線に選択回路１０５を介して接続され、ビット線にデータを与え、かつ、ビット線の電位を検出してデータキャシュで保持する。主制御回路１０６は、カラム制御回路１０３によって制御されたセンアンプ回路１０４によりメモリセルから読み出されたデータをデータレジスタ１０９及びインターフェイス回路１１０を介して外部機器に与える。選択回路１０５は、センスアンプ回路１０４を構成する複数のデータキャシュのうちビット線に接続するデータキャシュの選択を行う。
また、本実施形態１の不揮発性半導体記憶装置１００においては、ロウ制御回路１０２と、カラム制御回路１０３と、センスアンプ回路１０４と、選択回路１０５と、主制御回路１０６と、がデータ読出制御部１２０を構成し、メモリセルのデータの読出を行う時にワード線及びビット線に電圧を印加する。
次に、本実施形態１に係る不揮発性半導体記憶装置１００のメモリセルアレイ１０１の一例について、図面を参照して詳細に説明する。
図２は、本実施形態１のメモリセルアレイ１０１の一例を示すブロック図である。図２に示すように、本実施形態１のメモリセルアレイ１０１は、分割されているｍ個のブロックＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍを具備している。ここで、「ブロック」とは、データの一括消去の最小単位である。ブロックＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍは、同じ構成を有している。
図３は、本実施形態１のメモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉの構成を示す回路図である。本実施形態１のメモリセルアレイ１０１においては、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、図３に代表的に示すブロックＢＬＯＣＫｉのように、それぞれ（ｋ＋１）個のＮＡＮＤセルユニット０〜ｋで構成される。また、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＣ０〜ＭＣ３１がソース／ドレイン領域を共通にする形で直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＳ２を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、・・・、ＢＬ＿ｉ、・・・、ＢＬ＿ｊ−１、ＢＬ＿ｊ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＳ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。このような構成により、ビット線ＢＬから、ドレイン側選択トランジスタＳ２、メモリセルＭＣ３１、・・・、メモリセルＭＣ０、ソース側選択トランジスタＳ１を通り、共通ソース線ＳＯＵＲＣＥまでの電流経路が形成される。また、各々のメモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。１本のワード線ＷＬに接続される（ｋ＋１）個の各メモリセルＭＣは１ビットのデータを記憶し、これら（ｋ＋１）個のメモリセルＭＣが「ページ」という単位を構成する。
また、本実施形態１においては、メモリセルアレイを構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルＭＣでなるＮＡＮＤセルユニットを（ｋ＋１）個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＣの数及びＮＡＮＤセルユニットの数を変更すればよい。また、本実施形態１においては、各メモリセルＭＣが１ビットのデータを記憶するようにしたが、各メモリセルＭＣが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、本実施形態１においては、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続された不揮発性半導体記憶装置の例について説明しているが、本発明の不揮発性半導体記憶装置１００を、図４で示すような、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（Ｓｈａｒｅｄ Ｂｉｔ Ｌｉｎｅ）型の不揮発性半導体記憶装置に適用するようにしてもよい。
本実施形態１のメモリセルＭＣ０〜ＭＣ３１の各々の制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。ビット線ＢＬ−０、ＢＬ−１、・・・、ＢＬ＿ｉ、・・・、ＢＬ＿ｊ−１、ＢＬ＿ｊは、お互いに独立にデータの書き込みと読み出しが行われる。（ｋ＋１）個のメモリセルＭＣの各々は、１ビットのデータを記憶する。これらの（ｋ＋１）個のメモリセルＭＣは、「ページ」という単位を構成する。
センスアンプ回路１０４は、図示しない複数のセンスアンプ回路１０４１を具備している。図示しない複数のセンスアンプ回路１０４１の各々は、選択回路１０５を介してビット線ＢＬ_０、ＢＬ−１、・・・、ＢＬ＿ｉ、・・・、ＢＬ_ｊ−１、ＢＬ−ｊのうちのいずれかに選択的に接続される。このセンスアンプ回路１０４１は、ビット線シールド型のセンスアンプ回路と呼ばれている。
選択回路１０５は、選択情報に基づいて、ビット線の一つを選択して図示しないセンスアンプ回路１０４１に接続し、かつ、その他のビット線を非選択として図示しないセンスアンプ回路１０４１に接続しない。この場合には、選択回路１０５は、データの読み出し時には非選択側のビット線を接地することにより隣接のビット線の間の結合ノイズを低減している。また、選択回路１０５は、プログラム動作においては、非選択側のビット線にＶＤＤを印加することによりメモリセルＭＣにデータが書き込まれないようにする。
なお、本発明の不揮発性半導体記憶装置は、図示した本実施形態１に限定されるものではなく、必要に応じてブロックの数、ＮＡＮＤセルユニットの数及びメモリセルの数を変更してもよい。また、本実施形態１の不揮発性半導体記憶装置においては、各メモリセルＭＣが１ビットのデータを記憶するようにしたが、各メモリセルＭＣが電子注入量に応じた複数のビットのデータ（多値ビットデータ）を記憶するようにしてもよい。
次に、本実施形態１の不揮発性半導体記憶装置１００において、メモリセルからデータを読み出す動作について説明する。図５及び図６を参照する。図５は、ブロックＢＬＯＣＫｉ内における１つのＮＡＮＤセルユニットｉの構成を示す回路図である。また、図６は、メモリセルＭＣｎのデータを読み出す場合の動作タイミングチャートである。
図６に示すように、本実施形態１の不揮発性半導体記憶装置１００においては、まず、タイミングｔ１において、データ読出制御部１２０がドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇｄ（例えば、４Ｖ程度の電圧）を印加する。次に、タイミングｔ２において、データ読出制御部１２０がビット線ＢＬ０に電圧Ｖｂｌ（例えば、１Ｖ程度の電圧）を印加する。
次に、タイミングｔ３において、データ読出制御部１２０がワード線ＷＬ０〜ＷＬ３１に所定の電圧を印加する。具体的には、データ読出制御部１２０が、読み出すべきメモリセルＭＣｎに接続された選択ワード線ＷＬｎに読出電圧Ｖｃｇｒｖ（例えば、０Ｖ程度の電圧）を印加し、ソース側選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬ０に読出パス電圧ＶｒｅａｄＬ（例えば、４．５Ｖ程度の電圧）を印加し、その他の非選択ワード線ＷＬ１〜ＷＬｎ−１及びＷＬｎ＋１〜ＷＬ３１には読出パス電圧Ｖｒｅａｄ（例えば、５Ｖ程度の電圧）を印加する。
読出パス電圧ＶｒｅａｄＬは、読出パス電圧Ｖｒｅａｄよりも電圧が低く設定される。すなわち、読出パス電圧ＶｒｅａｄＬは、セル電流が十分に確保できる電圧を下限とし、具体的には読出パス電圧Ｖｒｅａｄよりも０．１〜０．５Ｖ程度低く設定される。
次に、タイミングｔ４において、データ読出制御部１２０がソース側選択ゲート線ＳＧＳに電圧Ｖｓｇｓ（例えば、４Ｖ程度の電圧）を印加する。
タイミングｔ４において、ソース側選択ゲート線ＳＧＳが昇圧される時、非選択ワード線ＷＬ０では、カップリングノイズを受けて図６の矢印Ｃで示すようなオーバーシュート電圧が発生する。しかし、本実施形態１の非選択ワード線ＷＬ０には予め電圧の低い読出パス電圧ＶｒｅａｄＬが印加されているため、オーバーシュート電圧のピーク値が低減され、リードディスターブの発生を防止することができる。具体的には、非選択ワード線ＷＬ０に読出パス電圧Ｖｒｅａｄ（例えば、５Ｖ程度）が印加された場合、オーバーシュート電圧のピーク値が５．５Ｖ程度まで上昇し、非選択ワード線ＷＬ０に接続されたメモリセルＭＣ０のしきい値が上昇してしまうのに対し、本実施形態１の非選択ワード線ＷＬ０においては、読出パス電圧Ｖｒｅａｄよりも電圧の低い読出パス電圧ＶｒｅａｄＬ（例えば、４．５Ｖ程度）が印加され、オーバーシュート電圧のピーク値を５Ｖ程度に抑えることが可能となる。
また、本実施形態１の不揮発性半導体記憶装置１００においては、後から昇圧されるソース側選択ゲート線ＳＧＳの昇圧のタイミングを早めることも可能となるため、メモリセルＭＣのデータの読出速度を向上することが可能となる。
以上のような電圧を加えることで、メモリセルＭＣに格納されたデータを読み出す。すなわち、不揮発性のメモリセルＭＣでは、例えば、メモリセルＭＣのフローティングゲートに電子が注入され、メモリセルＭＣのしきい値が高くなった状態を“０”データと定義し、フローティングゲートから電子が引き抜かれ、メモリセルＭＣのしきい値が低くなった状態を“１”データと定義する。したがって、選択ワード線に所望の読出電圧Ｖｃｇｒｖを印加した場合、読み出すメモリセルＭＣが“１”データであれば、そのＮＡＮＤセルユニットではビット線ＢＬから共通ソース線ＳＯＵＲＣＥに導通し、ビット線ＢＬの電圧が低くなる。読み出すメモリセルＭＣが“０”データであれば、そのＮＡＮＤセルユニットは導通せず、ビット線ＢＬの電圧は低くならない。このように、ビット線ＢＬの電圧がセルのデータによって変動するので、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルＭＣのデータ読み出しを行うことができる。
なお、図６に示すタイミングチャートにおいて、ドレイン側選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ３１は、ドレイン側選択ゲート線ＳＧＤの昇圧後に読出パス電圧Ｖｒｅａｄを印加するので、カップリングノイズを受けたオーバーシュート電圧が発生しない。そのため、ドレイン側選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ３１に読出パス電圧ＶｒｅａｄＬを印加する必要はない。
この読み出しが終了した後、タイミングｔ５において、ドレイン側選択ゲート線ＳＧＤと、ワード線ＷＬ０〜ＷＬ３１と、ソース側選択ゲート線ＳＧＳの電圧と、を０Ｖに放電するとともに、すべてのビット線ＢＬ０〜ＢＬｊをショートする。次に、タイミングｔ６において、すべて同電位になったビット線ＢＬ０〜ＢＬｊを０Ｖに放電する。
なお、微細加工技術が進歩するに従って、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ０だけではなく、２本隣のワード線ＷＬ１も、ソース側選択ゲート線ＳＧＳからのカップリングノイズの影響を受けることも考えられる。このような場合は、隣接するワード線ＷＬ０だけでなく、２本隣のワード線ＷＬ１についても、ＶｒｅａｄＬを印加するようにすればよい。
さらに、ソース側選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬ０に読出パス電圧ＶｒｅａｄＬを印加する場合は、ドレイン側選択ゲート線ＳＧＤを昇圧した後にソース側選択ゲート線ＳＧＳを昇圧すれば足り、それ以外の昇圧順序は任意に変更できる。
以上に説明したとおり、本実施形態１に係る不揮発性半導体記憶装置１００によれば、非選択ワード線ＷＬ０において、ソース側選択ゲート線ＳＧＳの昇圧に伴うカップリングノイズを受けて発生するオーバーシュート電圧のピーク値が低減する。これにより、非選択ワード線ＷＬ０に接続されるメモリセルＭＣ０のリードディスターブを防止することが可能となる。また、選択ゲート線の昇圧のタイミングを早めることができるため、メモリセルのデータの読出速度を向上することが可能となる。
（実施形態２）
実施形態１においては、選択ゲート線ＳＧＤ、ＳＧＳのうち、後から昇圧されるソース側選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬ０について、ソース側選択ゲート線ＳＧＳからのカップリングノイズによって発生するオーバーシュート電圧のピーク値を低減し、リードディスターブを防止することを可能にするデータの読出動作について説明した。本実施形態２においては、選択ゲート線ＳＧＤ、ＳＧＳのうち、後から昇圧されるドレイン側選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ３１について、ドレイン側選択ゲート線ＳＧＤからのカップリングノイズによって発生するオーバーシュート電圧のピーク値を低減し、リ−ドディスターブを防止することを可能にするデータの読出動作について、図面を参照しながら詳細に説明する。
本実施形態２に係る不揮発性半導体記憶装置１００の構成を示すブロック図である図１、メモリセルアレイ１０１の一例を示すブロック図である図２、メモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉの構成の一例を示す回路図である図３及び図４については、実施形態１と同様であるため、本実施形態２においては、説明を省略する。
図７及び図８を参照する。図７は、本実施形態２の不揮発性半導体記憶装置１００のブロックＢＬＯＣＫｉ内における１つのＮＡＮＤセルユニットｉの構成を示す回路図である。また、図８は、本実施形態２のメモリセルＭＣｎのデータを読み出す場合の動作をタイミングチャートで示した図である。
図７と図５とでは、ＷＬ０及びＷＬ３１に印加される読出パス電圧がＶｒｅａｄであるかＶｒｅａｄＬであるかを除き、その余は同様である。また、図８と図６とでは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤの昇圧タイミングが異なっている点及び読出パス電圧ＶｒｅａｄＬが印加される非選択ワード線がワード線ＷＬ３１である点を除いて、電圧を印加する基本的なタイミング等については同様である。
すなわち、図８に示すように、本実施形態２の不揮発性半導体記憶装置１００においては、まず、タイミングｔ１において、データ読出制御部１２０がソース側選択ゲート線ＳＧＳに電圧Ｖｓｇｓ（例えば、４Ｖ程度の電圧）を印加する。次に、タイミングｔ２において、データ読出制御部１２０がビット線ＢＬ０に電圧Ｖｂｌ（例えば、１Ｖ程度の電圧）を印加する。
次に、タイミングｔ３において、データ読出制御部１２０がワード線ＷＬ０〜ＷＬｉに所定の電圧を印加する。具体的には、データ読出制御部１２０は、読み出すべきメモリセルＭＣｎに接続された選択ワード線ＷＬｎに読出電圧Ｖｃｇｒｖ（例えば、０Ｖ程度の電圧）を印加し、ドレイン側選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ３１に読出パス電圧ＶｒｅａｄＬ（例えば、４．５Ｖ程度の電圧）を印加し、その他の非選択ワード線ＷＬ０〜ＷＬｎ−１及びＷＬｎ＋１〜ＷＬ３０には読出パス電圧Ｖｒｅａｄ（例えば、５Ｖ程度の電圧）を印加する。
本実施形態２の読出パス電圧ＶｒｅａｄＬは、実施形態１と同様に、読出パス電圧Ｖｒｅａｄよりも電圧が低く設定される。すなわち、読出パス電圧ＶｒｅａｄＬは、セル電流が十分に確保できる電圧を下限とし、具体的には読出パス電圧Ｖｒｅａｄよりも０．１〜０．５Ｖ程度低く設定される。
次に、タイミングｔ４において、データ読出制御部１２０がドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇｄ（例えば、４Ｖ程度の電圧）を印加する。
タイミングｔ４において、ドレイン側選択ゲート線ＳＧＤが昇圧される時、非選択ワード線ＷＬ３１では、カップリングノイズを受けて図８の矢印Ｄで示すようなオーバーシュート電圧が発生する。しかし、本実施形態２においては、非選択ワード線ＷＬ３１に予め電圧の低い読出パス電圧ＶｒｅａｄＬが印加されているため、オーバーシュート電圧のピーク値が低減され、リードディスターブの発生を防止することができる。具体的には、非選択ワード線ＷＬ３１に読出パス電圧Ｖｒｅａｄ（例えば、５Ｖ程度）が印加された場合、オーバーシュート電圧のピーク値が５．５Ｖ程度まで上昇し、非選択ワード線ＷＬ３１に接続されたメモリセルのしきい値が上昇してしまうのに対し、本実施形態２おいては、読出パス電圧Ｖｒｅａｄよりも電圧の低い読出パス電圧ＶｒｅａｄＬ（例えば、４．５Ｖ程度）を非選択ワード線ＷＬ３１に印加することで、オーバーシュート電圧のピーク値を５Ｖ程度に抑えることが可能となる。
また、本実施形態２の不揮発性半導体記憶装置１００においては、後から昇圧されるドレイン側選択ゲート線ＳＧＤの昇圧のタイミングを早めることも可能となるため、メモリセルＭＣのデータの読出速度を向上することが可能となる。
なお、図８に示すタイミングチャートにおいて、ソース側選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬ０は、ソース側選択ゲート線ＳＧＳの昇圧後に読出パス電圧Ｖｒｅａｄが印加されるので、カップリングノイズを受けたオーバーシュート電圧が発生しない。そのため、本実施形態２のデータ読出制御部１２０は、ソース側選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬ０に読出パス電圧ＶｒｅａｄＬを印加する必要はない。
タイミングｔ５以降の動作については、実施形態１と同様であるため、本実施形態２においては説明を省略する。
なお、本実施形態２においても、微細加工技術が進歩するに従って、ドレイン側選択ゲート線ＳＧＤに隣接するワード線ＷＬ３１だけではなく、２本隣のワード線ＷＬ３０も、ドレイン側選択ゲート線ＳＧＤからのカップリングノイズの影響を受けることも考えられる。このような場合は、隣接するワード線ＷＬ３１だけでなく、２本隣のワード線ＷＬ３０についても、ＶｒｅａｄＬを印加するようにすればよい。
さらに、ドレイン側選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ３１に読出パス電圧ＶｒｅａｄＬを印加する場合は、ソース側選択ゲート線ＳＧＳを昇圧した後にドレイン側選択ゲート線ＳＧＤを昇圧すれば足り、それ以外のそれ以外の昇圧順序は、任意に変更できる。
以上に説明したとおり、本実施形態２に係る不揮発性半導体記憶装置によれば、非選択ワード線ＷＬ３１において、ドレイン側選択ゲート線ＳＧＤの昇圧に伴うカップリングノイズを受けて発生するオーバーシュート電圧のピーク値が低減する。これにより、非選択ワード線ＷＬ３１に接続されるメモリセルＭＣ３１のリードディスターブを防止することが可能となる。また、選択ゲート線の昇圧のタイミングを早めることができるため、メモリセルのデータの読出速度を向上することが可能となる。
（実施形態３）
本発明は、上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態１乃至実施形態２に係る不揮発性半導体記憶装置１００は、図９に示すように、メモリカード１０に搭載することが可能である。すなわち、不揮発性半導体記憶装置１００と、この不揮発性半導体記憶装置１００をコントロールするコントローラ３０とを搭載して、メモリカード１０を構成することも可能である。
なお、本発明の一実施形態によれば、直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備し、前記データ読出制御部は、前記メモリセルアレイの前記第１の選択トランジスタに近い側の第１群のメモリセルと前記第１の選択トランジスタから遠い側の第２群のメモリセルのデータを異なる時間に読み出す時において前記第１の選択トランジスタと前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する順序が異なるように制御する場合に、前記複数のメモリセルの１つを選択してデータを読み出す時において当該選択のメモリセル以外の非選択のメモリセルに読出パス電圧を印加した後であって前記第１の選択トランジスタ又は前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する時に、当該昇圧に係る前記第１の選択トランジスタ又は前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置が提供される。
これによれば、選択ゲート線に隣接する非選択ワード線において、選択ゲート線の昇圧に伴うカップリングノイズを受けて発生するオーバーシュート電圧のピーク値が低減する。これにより、該非選択ワード線に接続されるメモリセルのリードディスターブを防止することが可能となる。また、選択ゲート線の昇圧のタイミングを早めることができるため、メモリセルのデータの読出速度を向上することが可能となる。
本発明の一実施形態に係る不揮発性半導体記憶装置１００の構成を示すブロック図である。 メモリセルアレイ１０１の一例を示すブロック図である。 メモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉの構成の一例を示す回路図である。 メモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉの構成の一例を示す回路図である。 ブロックＢＬＯＣＫｉの１つのメモリセルユニットの構成を示す回路図である。 メモリセルＭＣｎからデータを読み出す場合の動作タイミングチャートである。 ブロックＢＬＯＣＫｉの１つのメモリセルユニットの構成を示す回路図である。 メモリセルＭＣｎからデータを読み出す場合の動作タイミングチャートである。 各実施形態における不揮発性半導体記憶装置を搭載したメモリカードの構成を示すブロック図である。 メモリセルのデータを読み出す場合の一般的な動作タイミングチャートである。 特許文献１の技術を用いてメモリセルのデータを読み出す場合の動作タイミングチャートである。
符号の説明
ＢＬ、ＢＬ０〜ＢＬｊ ビット線
ＷＬ、ＷＬ０〜ＷＬ３１ ワード線
ＳＧＳ ソース側選択ゲート線
ＳＧＤ ドレイン側選択ゲート線
ＭＣ、ＭＣ０〜ＭＣｉ メモリセル
ＳＯＵＲＣＥ 共通ソース線
１０ メモリカード
３０ コントローラ
１００ 不揮発性半導体記憶装置
１０１ メモリセルアレイ
１０２ ロウ制御回路
１０３ カラム制御回路
１０４ センスアンプ回路
１０５ 選択回路
１０６ 主制御回路
１０９ データレジスタ
１１０ インターフェイス回路
１２０ データ読出制御部

Claims (5)

  1. 直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備し、
    前記データ読出制御部は、前記複数のメモリセルの１つを選択してデータを読み出す時において当該選択のメモリセル以外の非選択のメモリセルに読出パス電圧を印加した後であって前記第１の選択トランジスタ又は前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する時に、当該昇圧に係る前記第１の選択トランジスタ又は前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧を他の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置。
  2. 直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備し、
    前記データ読出制御部は、前記第１の選択トランジスタの制御ゲートに電圧を印加し前記メモリセルに接続されている前記ワード線に電圧を印加し次に前記第２の選択トランジスタの制御ゲートに電圧を印加する時に前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧を他の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くし、又は前記第２の選択トランジスタの制御ゲートに電圧を印加し前記メモリセルに接続されている前記ワード線に電圧を印加し次に前記第１の選択トランジスタの制御ゲートに電圧を印加する時に前記第１の選択トランジスタに少なくとも１つは隣の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧を他の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置。
  3. 直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備し、
    前記データ読出制御部は、前記メモリセルアレイの前記第１の選択トランジスタに近い側の第１群のメモリセルと前記第１の選択トランジスタから遠い側の第２群のメモリセルのデータを異なる時間に読み出す時において前記第１の選択トランジスタと前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する順序が異なるように制御する場合に、前記複数のメモリセルの１つを選択してデータを読み出す時において当該選択のメモリセル以外の非選択のメモリセルに読出パス電圧を印加した後であって前記第１の選択トランジスタ又は前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する時に、当該昇圧に係る前記第１の選択トランジスタ又は前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置。
  4. 直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備する不揮発性半導体記憶装置のデータ読出方法であって、
    前記データ読出制御部は、前記複数のメモリセルの１つを選択してデータを読み出す時において当該選択のメモリセル以外の非選択のメモリセルに読出パス電圧を印加した後であって前記第１の選択トランジスタ又は前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する時に当該昇圧に係る前記第１の選択トランジスタ又は前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧を他の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置のデータ読出方法。
  5. 直列に接続されている前記複数のメモリセルと、前記複数のメモリセルの直列接続体の両端部にそれぞれ接続されている第１の選択トランジスタ及び第２の選択トランジスタと、を具備するＮＡＮＤメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの読出を行う時に前記ワード線及び前記ビット線に電圧を印加するデータ読出制御部と、を具備し、
    前記データ読出制御部は、前記複数のメモリセルの１つを選択してデータを読み出す時において当該選択のメモリセル以外の非選択のメモリセルに読出パス電圧を印加した後であって前記第１の選択トランジスタ又は前記第２の選択トランジスタの制御ゲートに印加されているゲート印加電圧を昇圧する時に、当該昇圧に係る前記第１の選択トランジスタ又は前記第２の選択トランジスタに少なくとも１つは隣接の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧を他の前記非選択のメモリセルに印加する前記ワード線の前記読出パス電圧より低くすることを特徴とする不揮発性半導体記憶装置を搭載するメモリカード。
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