CN108281166B - 存储装置及其操作方法 - Google Patents

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Abstract

本文中提供了存储装置和操作该存储装置的方法。该存储装置可以包括：存储块，该存储块包括多个页；以及外围电路，该外围电路被配置成依次对所述页进行编程。该存储装置可以包括控制逻辑，该控制逻辑被配置成控制所述外围电路，使得编程电压被施加至与从所述页当中选择的页联接的字线，使得不同的通过电压被施加至与除了被选页之外的未选页当中的已经执行编程操作的页联接的全部或一些字线以及与所述未选页当中的尚未执行所述编程操作的页联接的字线。

Description

存储装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及存储装置和操作该存储装置的方法，并且更具体地，涉及一种存储装置的编程操作。
背景技术
存储装置被分类成易失性存储装置和非易失性存储装置。
非易失性存储装置即使在电源中断时也能够保留其内容。虽然非易失性存储装置的读写速度与易失性存储装置的读写速度相比相对低，但是非易失性存储装置广泛用于便携式电子装置，这是因为它无论是否与电源连接都保留其内容。
非易失性存储装置的示例可以根据数据存储方案包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。
闪速存储器可具有串水平地布置在半导体基板上的二维(2D)结构。另选地，闪速存储器可以具有串垂直地层叠在半导体基板上的三维(3D)结构。随着二维(2D)结构到达其物理比例极限，半导体制造商正在制造包括垂直地层堆在半导体基板上的存储单元的存储装置。
发明内容
本公开的各种实施方式针对一种存储装置和操作该存储装置的方法，其能够提高存储装置的编程操作的可靠性。
本公开的实施方式可以提供一种存储装置。该存储装置可以包括：存储块，该存储块包括多个页；外围电路，该外围电路被配置成依次对所述页进行编程；以及控制逻辑，该控制逻辑被配置成控制所述外围电路，使得编程电压被施加至与从所述页当中选择的页联接的字线，使得不同的通过电压被施加至与除了被选页之外的未选页当中的已经执行编程操作的页联接的全部或一些字线以及与所述未选页当中的尚未执行所述编程操作的页联接的字线。
本公开的实施方式可以提供一种操作存储装置的方法。该方法可以包括以下步骤：向与被选页联接的字线施加编程电压；向除了所述被选页之外的未选页当中的已经执行编程操作的全部或一些页施加第一通过电压；以及向所述未选页当中的尚未执行所述编程操作的页施加比所述第一通过电压低的第二通过电压。
该方法可以包括以下步骤：设置参考页；确定被选页是否已经到达所述参考页；在所述被选页到达所述参考页之前，向与尚未执行编程操作的未选页联接的字线施加第三通过电压，向与已经执行所述编程操作的未选页联接的字线施加所述第三通过电压或者比所述第三通过电压低的第四通过电压，并且向与所述被选页联接的字线施加编程电压；以及在所述被选页到达所述参考页之后，向与尚未执行编程操作的未选页联接的字线施加所述第三通过电压并且向与已经执行所述编程操作的未选页联接的字线施加比所述第三通过电压高的第五通过电压，并且向与所述被选页联接的所述字线施加所述编程电压。
附图说明
图1是用于说明根据本公开的实施方式的存储系统的示图。
图2是用于说明图1的存储装置的示图。
图3是用于说明图2的存储块的示图。
图4是用于说明根据本公开的实施方式的编程操作的流程图。
图5是用于详细说明图4的编程操作的流程图。
图6、图7、图8和图9是用于说明图5的编程操作的示例的示图。
图10是用于说明根据本公开的实施方式的编程操作的流程图。
图11和图12是用于说明图10的编程操作的示例的示图。
图13是用于说明3D存储块的实施方式的示图。
图14是用于说明图13的编程操作的示例的示图。
图15和图16是用于说明图13的编程操作的示例的示图。
图17是用于说明3D存储块的实施方式的示图。
图18是用于说明图17的编程操作的示例的示图。
图19和图20是用于说明图17的编程操作的示例的示图。
图21是用于说明包括图2的存储装置的存储系统的实施方式的示图。
图22是用于说明包括图2的存储装置的存储系统的实施方式的示图。
图23是用于说明包括图2的存储装置的存储系统的实施方式的示图。
图24是用于说明包括图2的存储装置的存储系统的实施方式的示图。
具体实施方式
现在将参照附图在下文中更充分地描述示例实施方式；然而，这些实施方式可按不同的形式来实施，而不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底的和完整的，并将示例实施方式的范围充分地传达给本领域技术人员。
在附图中，为了图示清晰起见，可以夸大尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个居间元件。
在下文中，将参照附图来描述实施方式。在本文中参照作为实施方式的示意性例示(和中间结构)的截面图来描述实施方式。如此，将预料到由于例如制造技术和/或容差而导致的例示形状的变化。因此，实施方式不应该被解释为限于本文中例示的特定形状，而是可以包括由例如制造而导致的形状偏差。在附图中，为了清晰起见，可以夸大层和区域的长度和大小。附图中的相同的附图标记指示相同的元件。
可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但这些术语不应该限制各种组件。使用这些术语仅出于将一个组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依次类推。此外，“和/或”可以包括所提到组件中的任何一个或组合。
此外，单数形式可以包括复数形式，只要它在句子中没有具体提到。此外，说明书中使用的“包括”或“包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。
此外，除非另外定义，否则在本说明书中使用的包括技术术语和科学术语的全部术语具有与相关领域的技术人员通常理解的含义相同的含义。通用字典中定义的术语应该被解释为具有与相关领域的背景下将解释的含义相同的含义，并且除非在本说明书中另外清楚定义，否则不应该被解释为具有理想或过于正式的含义。
还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一个组件，而且还通过中间组件来间接联接另一个组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一个组件而没有中间组件。
图1是用于说明根据本公开的实施方式的存储系统的示图。
参照图1，存储系统1000可以包括用于存储数据的存储装置1100和用于在主机2000的控制下控制存储装置1100的存储控制器1200。
主机2000可以使用诸如外围组件快速互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)这样的接口协议来与存储系统1000通信。另外，出于主机2000和存储系统1000之间的数据通信目的而提供的接口协议不限于以上示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成型驱动电子器件(IDE)这样的接口协议。
存储控制器1200可以控制存储系统1000的整体操作并且可以控制主机2000和存储装置1100之间的数据交换。例如，存储控制器1200可以响应于来自主机2000的请求，通过控制存储装置1100来对数据进行编程或读取。另外，存储控制器1200可以存储关于存储装置1100中包括的主存储块和辅存储块的信息，并且可以选择存储装置1100，使得根据针对编程操作加载的数据量对主存储块或辅存储块执行编程操作。在实施方式中，存储装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR SDRAM第四代(LPDDR4SDRAM)、图形双数据速率SDRAM(GDDR SDRAM)、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪速存储器。
存储装置1100可以在存储控制器1200的控制下执行编程、读取或擦除操作。例如，存储装置1100可以对从包括在存储装置1100中的多个页当中选择的页中包括的存储单元进行编程。
图2是用于说明图1的存储装置的示图。
参照图2，存储装置1100可以包括存储数据的存储单元阵列100。存储装置1100还可以包括外围电路200，外围电路200执行用于将数据存储在存储单元阵列100中的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。存储装置1100可以包括控制逻辑300，控制逻辑300在存储控制器(例如，图1的1200)的控制下控制外围电路200。
存储单元阵列100可以包括多个存储块MB1至MBk(其中，k是正整数)。本地线LL和位线BL1至BLm(其中，m是正整数)可以与存储块MB1至MBk中的每一个联接。例如，本地线LL可以包括字线、漏极选择线和源极选择线以及源线。例如，本地线LL还可以包括虚拟线。例如，本地线LL还可以包括管线。
本地线LL可以分别联接至存储块MB1至MBk，而位线BL1至BLm可以共同联接至存储块MB1至MBk。存储块MB1至MBk可以被实现为二维(2D)或三维(3D)结构。例如，在形成为2D结构的存储块中，页可以水平地布置在基板上。例如，在形成为3D结构的存储块中，页可以垂直地布置在基板上。
外围电路200可以被配置成在控制逻辑300的控制下对选择的存储块执行编程、读取和擦除操作。例如，外围电路200可以包括电压发生电路210、行解码器220、页缓冲组230、列解码器240、输入/输出电路250和电流感测电路260。
电压发生电路210可以响应于操作信号OP_CMD产生将用于编程、读取和擦除操作的各种操作电压Vop。例如，电压发生电路210可以在控制逻辑300的控制下产生编程电压、验证电压、通过电压、读取电压、擦除电压、导通电压等。例如，在编程操作期间，电压发生电路210可以在控制逻辑300的控制下产生第一通过电压或第二通过电压或者第一通过电压和第二通过电压，作为将被施加至未选页的通过电压。例如，第一通过电压或第二通过电压可以被施加至与未选页联接的字线(例如，未选字线)。
行解码器220可以响应于行地址RADD将操作电压Vop传送至与被选存储块联接的本地线LL。
页缓冲组230可以包括与位线BL1至BLm联接的多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以响应于页缓冲控制信号PBSIGNALS进行操作。例如，页缓冲器PB1至PBm可以暂时存储通过位线BL1至BLm接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页缓冲组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB交换数据或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储控制器(例如，图1的1200)接收的命令CMD和地址ADD传送至控制逻辑300，或者可以与列解码器240交换数据DATA。
在读取操作或验证操作期间，电流感测电路260可以响应于使能位VRY_BIT<#>来产生参考电流，并且可以将从页缓冲组230接收的感测电压VPB与通过参考电流所产生的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、页缓冲控制信号PBSIGNALS和使能位VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL确定验证操作是通过还是失败。具体地，在编程操作期间，控制逻辑300可以控制电压发生电路210，使得通过电压根据是否已经对未选页编程来调节。例如，在编程操作期间，控制逻辑300可以控制电压发生电路210，使得编程电压被施加至与被选页联接的字线(例如，被选字线)，并且通过电压被施加至与未选页联接的字线(例如，未选字线)。例如，在编程操作期间，控制逻辑300可以控制电压发生电路210，使得通过电压根据是否已经预先对未选页执行编程操作来调节。例如，在编程操作期间，控制逻辑300可以控制电压发生电路210，使得不同的通过电压被施加至已经预先执行编程操作的未选页和尚未执行编程操作的未选页。例如，在编程操作期间，控制逻辑300可以控制电压发生电路210，使得不同的通过电压被施加至与已经执行编程操作的未选页联接的全部或一些字线以及与尚未执行编程操作的至少一些未选页联接的字线。例如，在编程操作期间，控制逻辑300可以基于参考页将页分组并且可以控制电压发生电路210，使得施加至未选页的通过电压根据包括被选页的组来调节。
图3是用于说明图2的存储块的示图。因为图2中例示的存储块MB1至MBk可以具有与图3中的存储块相似的配置，所以将以举例的方式来描述存储块当中的第一存储块MB1。
参照图3，第一存储块MB1可以包括联接在位线BL1至BLm(其中，m是正整数)和源线SL之间的多个串ST。位线BL1至BLm可以分别联接至串ST，而源线SL可以共同联接至串ST。由于串ST可以具有相同的配置，因此将以举例方式来详细描述与第一位线BL1联接的串ST。
串ST可以包括串联连接在源线SL和第一位线BL1之间的源极选择晶体管SST、多个存储单元F1至F16和漏极选择晶体管DST。单个串ST可以包括一个或更多个源极选择晶体管SST和漏极选择晶体管DST，并且可以包括比附图中例示的存储单元F1至F16多的存储单元。
源极选择晶体管SST的源极可以联接至源线SL，并且漏极选择晶体管DST的漏极可以联接至第一位线BL1。存储单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同的串ST中包括的源极选择晶体管SST的栅极可以联结至源极选择线SSL，漏极选择晶体管DST的栅极可以联结至漏极选择线DSL，并且存储单元F1至F6的栅极可以联结至多条字线WL1至WL16。在不同的串ST中包括的存储单元当中，联结至同一字线的一组存储单元可以被称为页PG。因此，存储块中可以包括与字线WL1至WL16的数目相同的多个页PG。第一存储块MB1中包括的串ST中的一些串可以被包括在存储正常数据的正常区域31中，而剩余串可以被包括在存储用于操作存储装置1100所需的标志数据的标志区域32中。正常数据可以包括用户数据，而标志数据可以包括关于是否已经对每个页执行编程操作的信息。
图4是用于说明根据本公开的实施方式的编程操作的流程图。
参照图4，存储装置1100可以响应于从存储控制器(例如，图1的1200)接收到的程序命令和地址而对被选页中的被选存储单元执行编程操作。例如，可以使用按步进电压增加编程电压的增量步进脉冲编程(ISPP)方法来执行编程操作。如有必要，基于ISPP方法的编程操作可以包括对被选页进行编程的步骤、验证被选页的步骤和增加编程电压的步骤。
下面将更详细地描述上述编程操作。
在编程操作执行步骤S410中，可以对从被选页中包括的存储单元当中选择的存储单元执行编程操作。
在已经对被选页执行编程操作达预定时间段之后，可以执行在步骤S420中确定是否验证被选页的操作。在验证操作期间，可以确定被选存储单元的阈值电压是否增至目标电压。
如果在被选页的被选存储单元当中存在具有未增至目标电压的阈值电压的存储单元，则验证操作失败。另一方面，如果被选页中的全部被选存储单元的阈值电压都增至目标电压，则被选存储单元通过验证操作。
当验证操作失败时，在步骤S430中增加施加至被选页的编程电压，并且可以执行使用增加后的编程电压的编程操作S410。以这种方式，可以重复步骤S410至S430，直到被选页通过验证操作为止。
如果被选页通过验证操作，则在步骤S440中可以执行确定已经执行编程操作的被选页是否是编程目标页当中的最后一页的操作。如果确定被选页不是最后一页(在“否”的情况下)，则可以在步骤S450中选择下一页，并且可以重复步骤S410至S450。如果在步骤S440中确定被选页是编程目标页当中的最后一页(在“是”的情况下)，则可以终止被选存储块的编程操作。
当执行上述操作当中的编程操作S410时，通过电压被施加至除被选页之外的未选页，并且以下将详细地描述该操作。
图5是用于详细说明图4的编程操作的流程图。
参照图5，图4的编程操作S410将描述如下。
当被选存储块的编程操作开始时，可以在步骤S411中执行确定是否存在已经执行编程操作的一个或更多个页的操作。例如，可以基于存储在相应页的标志单元中的数据来确定已经执行编程操作的页。例如，在页中包括的标志单元中，可以存储诸如关于是否已经预先对相应页执行编程操作的信息和经编程的逻辑页信息(例如，低位或高位)这样的与相应页的状态相关的数据。
如果在步骤S411中确定在存储块中不存在已经预先执行编程操作的页(在“否”的情况下)，则可以控制外围电路200，使得可以在步骤S413中将第二通过电压施加至与未选页联接的字线。例如，当在被选存储块中不存在已经预先执行编程操作的页时，被选页可以是从被选存储块首先选择的编程目标页。这里，可将施加至未选页的第二通过电压施加至与未选页联接的字线(例如，未选字线)。然后，可以在步骤S414中将编程电压施加至被选页并且可以对被选存储单元执行编程操作。这里，可将施加至被选页的编程电压施加至与被选页联接的字线(例如，被选字线)。
如果在步骤S411中确定在存储块中存在已经预先执行编程操作的页(在“是”的情况下)，则控制逻辑300可以控制外围电路200将不同的通过电压施加至尚未执行编程操作的未选页和已经预先执行编程操作的被选页。
例如，在步骤S412中，控制逻辑300可以控制外围电路200经由与已经执行编程操作的未选页联接的字线向全部或一些未选页施加第一通过电压，并且可以经由与尚未执行编程操作的未选页联接的字线向未选页施加比第一通过电压低的第二通过电压。例如，第一通过电压和第二通过电压二者可以被设置成高于0V的正电压，并且可以被施加至未选页的字线。例如，第一通过电压可以被设置成高于第二通过电压且低于编程电压的电压。换句话讲，第二通过电压可以被设置成在0V和第一通过电压之间的电压。另选地，第一通过电压可以被施加至已经执行编程操作的未选页中的一些，并且比第一通过电压低的第二通过电压可以被施加至尚未执行编程操作的未选页中的一些。例如，当第一通过电压被施加至已经预先执行编程操作的未选页中的一些并且第二通过电压被施加至尚未执行编程操作的未选页中的一些时，与第一通过电压和第二通过电压不同的附加通过电压可以被施加至剩余页。这里，与第一通过电压和第二通过电压不同的附加通过电压可以是被设置成存储装置中的默认值的通过电压。然后，在步骤S414中，可以向被选页施加编程电压，并因此可以对被选存储单元执行编程操作。
以这种方式，与尚未执行编程操作的未选页的全部或一些页相比，更高的通过电压被施加至已经预先执行编程操作的未选页的全部或一些页，从而防止沟道在已经预先执行编程操作的页上断开。也就是说，因为预先执行编程操作的存储单元具有比尚未执行编程操作的存储单元的阈值电压高的阈值电压，所以需要更高的通过电压来形成沟道。因此，如上所述，向已经预先执行编程操作的页的全部或一些页施加相对高的电压(例如，第一通过电压)，从而防止沟道断开并且减少在包括未选页的区域中出现的编程干扰现象。
下面将更详细地描述上述编程操作。
图6至图9是用于说明图5的编程操作的示例的示图。
图6是用于说明在从源极选择线SSL到漏极选择线DSL的方向上执行编程操作的示例的示图。
参照图6，第一页PG1可以与源极选择线SSL相邻布置并且第十六页PG16可以与漏极选择线DSL相邻布置。虽然在图6中例示了在第一存储块MB1中包括16页，但是该例示只对应于用于说明根据本公开的编程操作的示例的图，因此页的数目不限于此。
假定第九页PG9是被选页，剩余的第一页至第八页和第十页至第十六页是未选页。当在从第一页PG1至第十六页PG16的方向上执行编程操作时，第一页至第八页可以是已经执行编程操作的未选页，并且第十页至第十六页可以是尚未执行编程操作的未选页。
在被选页PG9的编程操作期间，可以向与已经执行编程操作的未选页联接的字线WL1至WL8施加第一通过电压Vpass1，并且可以向与尚未执行编程操作的未选页联接的字线WL10至WL16施加比第一通过电压Vpass1低的第二通过电压Vpass2。编程电压Vpgm可以被施加至与被选页PG9联接的字线WL9，因此可以对被选页执行编程操作。
下面将描述与上述示例的编程操作顺序不同的编程操作顺序的示例。
图7是用于说明在从漏极选择线DSL到源极选择线SSL的方向上执行编程操作的示例的示图。
参照图7，当在从第十六页PG16至第一页PG1的方向上依次执行编程操作并且被选页是第九页PG9时，第十六页至第十页可以是已经执行编程操作的未选页，并且第八页至第一页可以是尚未执行编程操作的未选页。
在被选页PG9的编程操作期间，可以向与已经执行编程操作的未选页联接的字线WL16至WL10施加第一通过电压Vpass1，并且可以向与尚未执行编程操作的未选页联接的字线WL8至WL1施加比第一通过电压Vpass1低的第二通过电压Vpass2。编程电压Vpgm可以被施加至与被选页PG9联接的字线WL9，因此可以对被选页执行编程操作。
下面将描述包括在串ST中的虚拟单元的示例。
图8是用于说明包括虚拟单元的存储块MB1的编程操作的示图。
参照图8，串ST中的每一个可以包括一个或更多个虚拟单元。例如，虚拟单元可以与源极选择晶体管SST相邻布置并且可以与漏极选择晶体管DST相邻布置。另选地，虚拟单元可以布置在存储单元之间。在图8中，以下将描述虚拟单元F1和F16与源极选择晶体管SST和漏极选择晶体管DST相邻布置的实施方式。
在被选页PG9的编程操作期间，可以根据是否已经预先对未选页执行编程操作来向未选字线WL2至WL8和WL10至WL15施加第一通过电压Vpass1或第二通过电压Vpass2(参见图6和图7)，并且可以向被选字线WL9施加编程电压Vpgm。这里，第一通过电压Vpass1或第二通过电压Vpass2可以被施加至与虚拟单元F1和F16的栅极联接的虚拟线WL1和WL16。例如，当虚拟单元F1和F16已经被编程并且其阈值电压已经增加时，可以向虚拟线WL1和WL16施加第一通过电压Vpass1。如果虚拟单元F1和F16已经被擦除，则可以向虚拟线WL1和WL16施加比第一通过电压Vpass1低的第二通过电压Vpass2。
图9是用于说明在从源极选择线SSL到漏极选择线DSL的方向上执行编程操作的示例的示图。
参照图9，第一页PG1可以与源极选择线SSL相邻布置，并且第十六页PG16可以与漏极选择线DSL相邻布置。虽然在图9中例示了在第一存储块MB1中包括16页，但是该例示只对应于用于说明根据本公开的编程操作的示例的图，因此页的数目不限于此。
假定第九页PG9是被选页，剩余的第一页至第八页和第十页至第十六页可以是未选页。当在从第一页PG1至第十六页PG16的方向上执行编程操作时，第一页至第八页可以是已经执行编程操作的未选页，并且第十页至第十六页可以是尚未执行编程操作的未选页。
在被选页PG9的编程操作期间，可以向与已经执行编程操作的未选页联接的字线WL1至WL8施加第一通过电压Vpass1，并且可以向与尚未执行编程操作的未选页联接的字线WL10至WL16施加比第一通过电压Vpass1低的第二通过电压Vpass2。例如，可以向与已经执行编程操作的未选页联接的字线WL1至WL8当中的第五字线WL5至第八字线WL8施加第一通过电压Vpass1，并且可以向剩余的第一字线WL1至第四字线WL4施加第二通过电压Vpass2或默认通过电压。编程电压Vpgm可以被施加至与被选页PG9联接的第九字线WL9，因此可以对被选页执行编程操作。
图9旨在描述仅向与已经完成编程操作的页当中的页联接的一些字线施加第一通过电压Vpass1的示例。因此，在与已经完成编程操作的页联接的字线当中，将施加有第一通过电压Vpass1的字线可以根据存储装置而改变。
图10是用于说明根据本公开的实施方式的编程操作的流程图。
参照图10，根据本公开的实施方式的编程操作可以被划分成在被选页到达参考页之前执行的操作9A和在被选页已经到达参考页之后执行的操作9B。
可以在考虑到经编程的存储单元的阈值电压变稳定所需的时间的情况下设置参考页。详细地，在已经对存储单元编程并且其阈值电压已经增加之后，阈值电压可能在预定时间段内不稳定。例如，存储单元可以进入其中在存储单元中捕获的电子会由于外部电压而在预定时间段内容易移动的不稳定状态，但是在经过该预定时间段之后，存储单元可以进入其中电子的移动被抑制的稳定状态。因此，通过执行测试操作来测量存储单元进入稳定状态所需的时间，并且可以基于测量时间来设置参考页。例如，可以在考虑到包括在第一页中的存储单元变稳定所需的时间的情况下设置参考页，或者可以在考虑到包括在第二页或第N(其中，N是正整数)页中的存储单元变稳定所需的时间的情况下设置参考页。
关于参考页的信息可以被存储在存储控制器(例如，图1的1200)、控制逻辑(例如，图2的300)或者存储块的标志区域(例如，图3的32)中包括的标志单元中。
当参考页信息被存储在存储控制器(例如，图1的1200)中时，存储控制器(例如，图1的1200)可以在向存储装置1100发送编程目标地址时将参考页信息与编程目标地址一起发送，并且存储装置(例如，图2的1100)可以基于接收到的信息来执行编程操作。
当参考页信息被存储在控制逻辑(例如，图2的300)时，控制逻辑(例如，图2的300)可以控制电压发生电路(例如，图2的210)，使得第一通过电压和第二通过电压中的一者或二者可以基于参考页信息来输出。
当参考页信息被存储在存储块的标志区域(例如，图3的32)中时，控制逻辑(例如，图2的300)可以通过从标志区域(例如，图3的32)中包括的标志单元读取信息来获取参考页信息，并且可以基于参考页信息来控制外围电路(例如，图2的200)。
下面将详细地描述使用参考页信息的编程操作。
当设置参考页时，可以在步骤S91中将参考页信息存储在存储控制器(例如，图1的1200)或存储装置(例如，图1的1100)中。控制逻辑300可以控制外围电路200在步骤S92中执行确定作为待编程的目标的选择页是否是参考页的操作。如果在被选页到达参考页之前确定被选页不是参考页(在“否”的情况下)，则在步骤S93中可以经由与尚未执行编程操作的未选页联接的字线向未选页施加第三通过电压，并且可以经由与已经预先执行编程操作的未选页联接的字线向未选页施加第三通过电压或比第三通过电压低的第四通过电压。这里，可以向未选页的字线施加第三通过电压或第四通过电压。然后，在步骤S94中，可以向被选页施加编程电压。这里，编程电压可以被施加至与被选页联接的字线。接下来，在步骤S95中，可以对被选页中包括的存储单元执行验证操作。
当验证操作失败时，在步骤S96中增加编程电压，并且可以重复步骤S93至S96，直到验证操作通过为止。
当验证操作通过时，在步骤S97中选择下一页，可以重复步骤S92至S97，直到被选页变成参考页为止。
如果在步骤S92中确定被选页是参考页(在“是”的情况下)，则控制逻辑300可以控制外围电路200，使得在步骤S98中可以经由与尚未执行编程操作的未选页联接的字线向未选页施加第三通过电压，并且可以经由与已经预先执行编程操作的未选页联接的字线向未选页施加比第三通过电压高的第五通过电压。例如，第三通过电压、第四通过电压和第五通过电压可以被设置成高于0V且低于编程电压的电压。第三通过电压可以被设置成高于第四通过电压且低于第五通过电压的电压。这里，第三通过电压或第五通过电压可以被施加至未选页的字线。然后，在步骤S99中，可以向被选页施加编程电压。这里，编程电压可以被施加至与被选页联接的字线。接下来，在步骤S100中，可以对被选页中包括的存储单元执行验证操作。
如果验证操作失败，则在步骤S101中增加编程电压，并且可以重复步骤S98至S101，直到验证操作通过为止。
如果验证操作通过，则在步骤S102中可以执行确定被选页是否是最后一页的操作。例如，可以确定从包括在被选存储块中的编程目标页当中选择的页是否是最后一页。
如果被选页不是最后一页(在“否”的情况下)，则在步骤S103中选择下一页，并且可以重复步骤S98至S103。
如果被选页是最后一页(在“是”的情况下)，则可以终止被选存储块的编程操作。
图11和图12是用于说明图10的编程操作的示例的示图。
图11是用于说明在被选页到达参考页之前执行的编程操作的示图。
参照图11，假定编程方向是从源极选择线SSL到漏极选择线DSL的方向并且参考页是第九页PG9。这里，因为从第一页起依次执行编程操作，所以当被选页被包括在第一页至第八页中时，可以执行图10的编程操作9A，并且当被选页被包括在第九页至第十六页中时，可以执行图10的编程操作9B。
在图11中，例示了被选页是第五页PG5的示例，因此这对应于被选页未到达参考页的情况。因此，可以向与已经预先执行编程操作的页联接的字线WL1至WL4施加第三通过电压Vpass3或第四通过电压Vpass4，并且可以向与尚未执行编程操作的页联接的字线WL6至WL16施加第三通过电压Vpass3。可以向与被选页联接的字线WL5施加编程电压Vpgm，因此可以对被选页执行编程操作。
图12是用于说明在被选页到达参考页之后执行的编程操作的示图。
参照图12，例示了被选页是第十二页的示例。也就是说，因为被选页被包括在第九页PG9至第十六页PG16中，所以可以执行在被选页到达参考页之后执行的编程操作(例如，图10的9B)。例如，可以向与已经预先执行编程操作的页联接的字线WL1至WL11施加第五通过电压Vpass5，并且可以向与尚未执行编程操作的页联接的字线WL13至WL16施加第三通过电压Vpass3。编程电压Vpgm可以被施加至与被选页联接的字线WL12，因此可以对被选页执行编程操作。
上述编程操作还可以应用于垂直布置在基板上的3D存储装置。与此相关，将参照以下附图进行描述。
图13是用于说明3D存储块的实施方式的示图。
参照图13，存储单元阵列100可以包括多个存储块MB1至MBk。在图13中例示了第一存储块MB1的内部配置以帮助理解本公开，并且省略了剩余存储块MB2至MBk的内部配置。第二存储块MB2至第k存储块MBk可以具有与第一存储块MB1相同的配置。
第一存储块MB1可以包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，串ST11至ST1m和ST21至ST2m中的每一个可以形成为“U”形。在第一存储块MB1中，可以在行方向(即，X方向)上布置m个串。在图13中，例示了在列方向(即，Y方向)上布置两个串。然而，该例示是为了方便描述而给出的，并且可以在列方向上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储单元MC1至MCn可以具有相似的结构。在实施方式中，源极选择晶体管SST和漏极选择晶体管DST以及存储单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可以针对每个串设置用于提供沟道层的柱。在实施方式中，可以针对每个串设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源线SL和存储单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可以联接至在行方向上延伸的源极选择线，并且布置在不同的行中的串的源极选择晶体管可以联接至不同的源极选择线。在图13中，第一行中的串ST11至ST1m的源极选择晶体管可以联接至第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以联接至第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接至单个源极选择线。
每个串中的第一存储单元MC1至第n存储单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可以被划分成第一存储单元MC1至第p存储单元MCp以及第p+1存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp可以在Z方向上依次布置，并且可以串联连接在源极选择晶体管SST和管晶体管PT之间。第p+1存储单元MCp+1至第n存储单元MCn可以在Z方向上依次布置，并且可以串联连接在管晶体管PT和漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp以及第p+1存储单元MCp+1至第n存储单元MCn可以通过管晶体管PT彼此联接。每个串的第一存储单元MC1至第n存储单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。
在实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚拟存储单元。当虚拟存储单元被设置时，可以稳定地控制对应串的电压或电流。因此，可以提高存储在存储块MB1中的数据的可靠性。
每个串的管晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接在对应位线和存储单元MCp+1至MCn之间。在行方向上布置的串可以联接到在行方向上延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接至第二漏极选择线DSL2。
在列方向上布置的串可以联接至在列方向上延伸的位线。在图13中，第一列中的串ST11至ST21可以联接至第一位线BL1。第m列中的串ST1m和ST2m可以联接至第m位线BLm。
在行方向上布置的串当中的与同一字线联接的存储单元构成单个页。例如，第一行中的串ST11至ST1m当中的与第一字线WL1联接的存储单元可以构成单个页。第二行中的串ST21至ST2m当中的与第一字线WL1联接的存储单元可以构成单个附加页。可以通过选择漏极选择线DSL1和DSL2中的任一条来选择在单个行方向上布置的串。可以通过选择字线WL1至WLn中的任一条从被选串中选择单个页。
图14是用于说明图13的编程操作的示例的示图。
参照图14，在这个示例中，假定从第一字线WL1至第a字线WLa依次执行编程操作，并且从第a+1字线WLa+1至第n字线WLn依次执行编程操作。
当第五字线WL5是与被选页联接的字线时，第一字线WL1至第四字线WL4所联接的页可以是已经执行编程的页，并且第六字线WL6至第n字线WLn所联接的页可以是尚未执行编程操作的页。因此，当将编程电压Vpgm施加至与被选页联接的字线WL5时，可以向第一字线WL1至第四字线WL4施加第一通过电压Vpass1，并且可以向第六字线WL6至第n字线WLn施加比第一通过电压低的第二通过电压Vpass2。第一通过电压Vpass1和第二通过电压Vpass2可以被设置成高于0V且低于编程电压Vpgm的电压。
另外，如果在串中包括虚拟单元，则当将编程电压Vpgm施加至与被选页联接的被选字线WL5时，可以向与虚拟单元联接的虚拟线DWL1至DWL4施加第一通过电压Vpass1或第二通过电压Vpass2。
另外，当在与图14中例示的编程方向相反的方向上执行编程操作时，如以上参照图7所述，可以将第一通过电压Vpass1或第二通过电压Vpass2施加至未选字线。
图15和图16是用于说明图13的编程操作的示例的示图。
参照图15，可以像以上参照图10所述的编程操作的情况一样来设置参考页。在这个示例中，假定与第五字线WL5联接的页被设置为参考页，并且假定从第一字线WL1至第a字线WLa依次执行编程操作，并且从第a+1字线WLa+1至第n字线WLn依次执行编程操作。
当第三字线WL3是与被选页联接的字线时，第一字线WL1和第二字线WL2所联接的页可以是已经执行编程操作的页，并且第四字线WL4至第n字线WLn所联接的页可以是尚未执行编程操作的页。因此，当编程电压Vpgm被施加至与被选页联接的字线WL3时，第三通过电压Vpass3或第四通过电压Vpass4可以被施加至第一字线WL1和第二字线WL2，并且第三通过电压Vpass3可以被施加至第四字线WL4至第n字线WLn。第三通过电压Vpass3和第四通过电压Vpass4可以被设置成高于0V且低于编程电压Vpgm的电压，并且第四通过电压Vpass4可以被设置成小于或等于第三通过电压Vpass3的电压。
另外，如果在串中包括虚拟单元，则当编程电压Vpmg被施加至被选字线WL3时，第三通过电压Vpass3或第四通过电压Vpass4可以被施加至与虚拟单元联接的虚拟线DWL1至DWL4。
参照图16，在这个示例中，假定第五字线WL5所联接的页被设置为参考页，并且假定从第一字线WL1至第a字线WLa依次执行编程操作，并且从第a+1字线WLa+1至第n字线WLn依次执行编程操作。
当第a-1字线WLa-1是与被选页联接的字线时，第一字线WL1至第a-2字线WLa-2所联接的页可以是已经执行编程操作的页，并且第a字线WLa至第n第n字线WLn所联接的页可以是尚未执行编程操作的页。因此，当编程电压Vpgm被施加至与被选页联接的字线WLa-1时，第五通过电压Vpass5可以被施加至第一字线WL1至第a-2字线WLa-2，并且第三通过电压Vpass3可以被施加至第a字线WLa至第n字线WLn。第三通过电压Vpass3和第五通过电压Vpass5可以被设置成高于0V且低于编程电压Vpgm的电压，并且第三通过电压Vpass3可以被设置成小于第五通过电压Vpass5的电压。
另外，如果在串中包括虚拟单元，则当编程电压Vpmg被施加至被选字线WLa-1时，第三通过电压Vpass3或第五通过电压Vpass5可以被施加至与虚拟单元联接的虚拟线DWL1至DWL4。
图17是用于说明3D存储块的实施方式的示图。
参照图17，存储单元阵列100可以包括多个存储块MB1至MBk。在图17中例示了第一存储块MB1的内部配置以帮助理解本公开，并且省略了剩余存储块MB2至MBk的内部配置。第二存储块MB2至第k存储块MBk可以具有与第一存储块MB1相同的配置。
第一存储块MB1可以包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可以沿Z方向延伸。在第一存储块MB1中，可以在X方向上布置m个串。虽然在图17中例示了在Y方向上布置两个串，但是该例示仅是为了方便描述，并且可以在列方向上布置三个或更多个串。
串ST11’至ST1m’和ST21’至ST2m’中的每一个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn和至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源线SL和存储单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可以联接到同一源极选择线。布置在第一行中的串ST11’至ST1m’的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21’至ST2m’的源极选择晶体管可以联接到第二源极选择线SSL2。在其它实施方式中，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可以共同联接到单条源选择线。
每个串中的第一存储单元MC1至第n存储单元MCn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。
在实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚拟存储单元。当提供虚拟存储单元时，可以稳定地控制对应串的电压或电流。因此，可以提高存储在存储块MB1中的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在对应位线和存储单元MC1至MCn之间。在行方向上布置的串的漏极选择晶体管DST可以联接至在行方向上延伸的漏极选择线。第一行中的串ST11’至ST1m’的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。第二行中的串ST21’至ST2m’的漏极选择晶体管DST可以联接至第二漏极选择线DSL2。
因此，除了每个串不包括管晶体管PT之外，图17的存储块MB1可以具有与图13的存储块MB1的等效电路相似的等效电路。
图18是用于说明图17的编程操作的示例的示图。
参照图18，在这个示例中，假定从第一字线WL1至第n字线WLn依次执行编程操作。
当第四字线WL4是与被选页联接的字线时，第一字线WL1至第三字线WL3所联接的页可以是已经执行编程操作的页，并且第五字线WL5至第n字线WLn所联接的页可以是尚未执行编程操作的页。因此，当编程电压Vpgm被施加至与被选页联接的字线WL4时，第一通过电压Vpass1可以被施加至第一字线WL1至第三字线WL3，并且比第一通过电压低的第二通过电压Vpass2可以被施加至第五字线WL5至第n字线WLn。第一通过电压Vpass1和第二通过电压Vpass2可以被设置成高于0V且低于编程电压Vpgm的电压。
另外，如果在串中包括虚拟单元，则当编程电压Vpmg被施加至被选字线WL4时，第一通过电压Vpass1或第二通过电压Vpass2可以被施加至与虚拟单元联接的虚拟线DWL1和DWL2。
此外，当在与图18中例示的编程方向相反的方向上执行编程操作时，如以上参照图7所述，第一通过电压Vpass1或第二通过电压Vpass2可以被施加至未选字线。
图19和图20是用于说明图17的编程操作的示例的示图。
参照图19，可以像以上参照图10描述的编程操作的情况一样设置参考页。例如，假定第n-4字线WLn-4所联接的页被设置为参考页，并且假定从第一字线WL1至第n字线WLn依次执行编程操作。
当第五字线WL5是与被选页联接的字线时，第一字线WL1至第四字线WL4所联接的页可以是已经执行编程操作的页，并且第六字线WL6至第n字线WLn所联接的页可以是尚未执行编程操作的页。因此，当编程电压Vpgm被施加至与被选页联接的字线WL5时，第三通过电压Vpass3或第四通过电压Vpass4可以被施加至第一字线WL1至第四字线WL4，并且第三通过电压Vpass3可以被施加至第六字线WL6至第n字线WLn。第三通过电压Vpass3和第四通过电压Vpass4可以被设置成高于0V且低于编程电压Vpgm的电压，并且第四通过电压Vpass4可以被设置成小于或等于第三通过电压Vpass3的电压。
另外，如果在串中包括虚拟单元，则当编程电压Vpmg被施加至被选字线WL5时，第三通过电压Vpass3或第四通过电压Vpass4可以被施加至与虚拟单元联接的虚拟线DWL1和DWL2。
参照图20，假定第n-4字线WLn-4所联接的页被设置为参考页，并且假定从第一字线WL1至第n字线WLn依次执行编程操作。
当第n-2字线WLn-2是与被选页联接的字线时，第一字线WL1至第n-3字线WLn-3所联接的页可以是已经执行编程操作的页，并且第n-1字线WLn-1和第n字线WLn所联接的页可以是尚未执行编程操作的页。因此，当编程电压Vpgm被施加至与被选页联接的字线WLn-2时，第五通过电压Vpass5可以被施加至第一字线WL1至第n-3字线WLn-3，并且第三通过电压Vpass3可以被施加至第n-1字线WLn-1和第n字线WLn。第三通过电压Vpass3和第五通过电压Vpass5可以被设置成高于0V且低于编程电压Vpgm的电压，并且第三通过电压Vpass3可以被设置成小于第五通过电压Vpass5的电压。
另外，如果在串中包括虚拟单元，则当编程电压Vpmg被施加至被选字线WLn-2时，第三通过电压Vpass3或第五通过电压Vpass5可以被施加至与虚拟单元联接的虚拟线DWL1和DWL2。
如上所述，当根据在编程操作期间是否已经对未选页编程来调节通过电压时，可以抑制经编程的存储单元的阈值电压的变化，并且可以减少编程干扰现象。对于该操作，上述实施方式中的每一个可以单独执行或与一些实施方式组合执行。因此，可以提高存储装置的编程操作可靠性。
图21是例示包括图2中示出的存储装置的存储系统的实施方式的示图。
参照图21，存储系统30000可以在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中实施。存储系统30000可以包括存储装置1100和能够控制存储装置1100的操作的存储控制器1200。存储控制器1200可以在处理器3100的控制下控制存储装置1100的数据访问操作(例如，编程、擦除或读取操作)。
在存储装置1100中编程的数据可以在存储控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT来发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变成可以在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将经处理的信号发送至存储控制器1200或显示器3200。存储控制器1200可以将由处理器3100处理的信号编程到存储装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变成无线电信号，并且通过天线ANT将经改变的无线电信号输出到外部装置。输入装置3400可以被用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可以被实现为诸如触摸焊盘或计算机鼠标、小型键盘或键盘这样的定点装置。处理器3100可以控制显示器3200的操作，使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据通过显示器3200输出。
在实施方式中，能够控制存储装置1100的操作的存储控制器1200可以被实现为处理器3100的部件或者与处理器3100分开设置的芯片。
图22是例示包括图2中示出的存储装置的存储系统的实施方式的示图。
参照图22，存储系统40000可以在个人计算机、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中实施。
存储系统40000可以包括存储装置1100和能够控制存储装置1100的数据处理操作的存储控制器1200。
处理器4100可以根据从输入装置4200输入的数据，通过显示器4300来输出存储在存储装置1100中的数据。例如，输入装置4200可以被实现为诸如触摸焊盘或计算机鼠标、小型键盘或键盘这样的定点装置。
处理器4100可以控制存储系统40000的整体操作和存储控制器1200的控制操作。在实施方式中，能够控制存储装置1100的操作的存储控制器1200可以被实现为处理器4100的部件或者与处理器4100分开设置的芯片。
图23是例示包括图2中示出的存储装置的存储系统的实施方式的示图。
参照图23，存储系统50000可以在例如数码相机的图像处理装置、设置有数码相机的便携式电话、设置有数码相机的智能电话或设置有数码相机的平板PC中实施。
存储系统50000可以包括存储装置1100和能够控制存储装置1100的数据处理操作(例如，编程、擦除或读取操作)的存储控制器1200。
存储系统50000的图像传感器5200可以将光学图像转换成数字信号。经转换的数字信号可以被发送到处理器5100或存储控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出或者通过存储控制器1200存储在存储装置1100中。存储在存储装置1100中的数据可以在处理器5100或存储控制器1200的控制下通过显示器5300输出。
在实施方式中，能够控制存储装置1100的操作的存储控制器1200可以被实现为处理器5100的部件或者与处理器5100分开设置的芯片。
图24是例示包括图2中示出的存储装置的存储系统的实施方式的示图。
参照图24，存储系统70000可以在存储卡或智能卡中实施。存储系统70000可以包括存储装置1100、存储控制器1200和卡接口7100。
存储控制器1200可以控制存储装置1100和卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。
卡接口7100可以根据主机60000的协议用接口进行主机60000和存储控制器1200之间的数据交换。在实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)USB协议。这里，卡接口可以是指能够支持供主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒这样的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储控制器1200与存储装置1100执行数据通信。
本公开可以提高存储装置的编程操作可靠性。
本文中已经公开了实施方式的示例，并且虽然采用了具体术语，但是仅以通用和描述性意义而非出于限制目的使用这些术语并且对其进行了解释。在一些情形下，除非另外具体指明，否则如提交本申请时本领域普通技术人员将显而易见的，结合具体实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解，可以在不脱离如所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年1月5日在韩国知识产权局提交的韩国专利申请No.10-2017-0001875的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。

Claims (20)

1.一种存储装置，该存储装置包括：
存储块，该存储块包括联接到存储单元的字线；
外围电路，该外围电路被配置成针对与所述存储块的被选字线联接的至少一个被选存储单元执行编程操作；以及
控制逻辑，该控制逻辑被配置成控制所述外围电路以在编程电压被施加到所述被选字线的同时向所述存储块的未选字线施加多个通过电压中的一个通过电压，
其中，当已经对所述未选字线执行所述编程操作时，所述多个通过电压中的第一通过电压被施加到所述未选字线，并且
其中，当尚未对所述未选字线执行所述编程操作时，所述多个通过电压中的与所述第一通过电压不同的第二通过电压被施加到所述未选字线。
2.根据权利要求1所述的存储装置，其中，所述存储块被形成为包括所述被选字线和所述未选字线的字线在水平方向布置在基板上的二维2D结构或者所述存储块被形成为包括所述被选字线和所述未选字线的字线在垂直方向布置在所述基板上的三维3D结构。
3.根据权利要求1所述的存储装置，其中，所述外围电路包括电压发生电路，所述电压发生电路被配置成产生：
要被施加至所述被选字线的所述编程电压，以及
要被施加至所述未选字线的所述多个通过电压。
4.根据权利要求1所述的存储装置，其中，在针对与所述存储块中包括的多条字线当中的所述被选字线联接的一个或更多个被选存储单元的所述编程操作期间，所述控制逻辑被配置成控制所述外围电路以确定所述存储块是否包括与已经执行编程操作的未选字线联接的一个或更多个存储单元并且基于所确定的结果来产生通过电压。
5.根据权利要求4所述的存储装置，其中，所述控制逻辑被配置成：
控制所述外围电路以当与已经执行所述编程操作的所述未选字线联接的所述一个或更多个存储单元被包括在所述存储块中时，向已经执行所述编程操作的所述未选字线施加所述第一通过电压，并且向尚未执行所述编程操作的所述未选字线施加比所述第一通过电压低的所述第二通过电压。
6.根据权利要求1所述的存储装置，其中，所述控制逻辑被配置成控制所述外围电路以当向已经执行所述编程操作的所述未选字线施加所述第一通过电压时，向尚未执行所述编程操作的一条或更多条剩余未选字线施加所述第二通过电压。
7.根据权利要求1所述的存储装置，该存储装置还包括：
多条字线，所述多条字线包括所述被选字线和多条未选字线，
其中，所述控制逻辑被配置成控制所述外围电路：
设置所述多条字线当中的参考字线并且确定所述被选字线是否是参考字线，并且
当所述被选字线是所述参考字线时，向位于被选页之前的第一组未选字线和位于所述被选页之后的第二组未选字线施加不同的通过电压，
其中，通过编程操作的编程电压已经被施加到所述第一组未选字线，并且
其中，通过所述编程操作的所述编程电压尚未被施加到所述第二组未选字线。
8.根据权利要求7所述的存储装置，其中，关于所述参考字线的信息被存储在所述控制逻辑和所述存储块的标志区域中的至少一者中。
9.根据权利要求7所述的存储装置，其中，所述控制逻辑被配置成控制所述外围电路以在所述被选字线到达所述参考字线之前，向尚未执行所述编程操作的所述第二组未选字线施加第三通过电压，并且向已经执行所述编程操作的所述第一组未选字线施加所述第三通过电压或者比所述第三通过电压低的第四通过电压。
10.根据权利要求7所述的存储装置，其中，所述控制逻辑被配置成控制所述外围电路以在所述被选字线到达所述参考字线之后，向尚未执行所述编程操作的所述第二组未选字线施加第三通过电压，并且向已经执行所述编程操作的所述第一组未选字线施加比所述第三通过电压高的第五通过电压。
11.一种操作存储装置的方法，该方法包括以下步骤：
向存储块中的多条字线当中的被选字线施加编程电压；
向所述多条字线当中的已经执行编程操作的未选字线施加第一通过电压；以及
向所述多条字线当中的尚未执行所述编程操作的未选字线施加比所述第一通过电压低的第二通过电压。
12.根据权利要求11所述的方法，其中，所述第一通过电压和所述第二通过电压被设置成大于零伏特并且小于所述编程电压的电压。
13.根据权利要求11所述的方法，该方法还包括以下步骤：在向所述被选字线施加所述编程电压之前，确定所述多条字线中是否包括已经执行所述编程操作的一条或更多条字线。
14.根据权利要求13所述的方法，该方法还包括以下步骤：如果在所述多条字线中不包括已经执行所述编程操作的未选字线，则向所述未选字线施加所述第二通过电压。
15.根据权利要求11所述的方法，其中，如果虚拟单元联接到所述未选字线，则当向所述被选字线施加所述编程电压时，向所述未选字线施加所述第一通过电压或所述第二通过电压。
16.一种操作存储装置的方法，该方法包括以下步骤：
设置存储块中包括的多条字线，所述多条字线包括被选字线和参考字线；
确定所述被选字线是否已经到达所述参考字线；
在所述被选字线到达所述参考字线之前，向多条字线当中的尚未执行编程操作的未选字线施加第一通过电压，向已经执行所述编程操作的所述未选字线施加所述第一通过电压或者比所述第一通过电压小的第二通过电压，并且向所述被选字线施加编程电压；以及
在所述被选字线到达所述参考字线之后，向尚未执行编程操作的所述未选字线施加所述第一通过电压并且向已经执行所述编程操作的所述未选字线施加比所述第一通过电压大的第三通过电压，并且向所述被选字线施加所述编程电压。
17.根据权利要求16所述的方法，其中，在考虑到与所述被选字线联接的存储单元在测试操作期间变稳定所需的时间的情况下设置所述参考字线。
18.根据权利要求17所述的方法，其中，与所述被选字线联接的所述存储单元变稳定所需的时间是抑制在所述存储单元中捕获的电子的移动所需的时间。
19.根据权利要求16所述的方法，其中，所述第一通过电压、所述第二通过电压和所述第三通过电压被设置成大于零伏特且小于所述编程电压的电压。
20.根据权利要求16所述的方法，其中，当虚拟单元联接到所述未选字线时，所述第一通过电压、所述第二通过电压或所述第三通过电压被施加至所述未选字线。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102532563B1 (ko) * 2018-03-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작방법
KR102396743B1 (ko) * 2018-07-16 2022-05-12 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
KR102461751B1 (ko) * 2018-07-31 2022-11-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102564566B1 (ko) * 2018-11-02 2023-08-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
CN109979509B (zh) 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
KR20200136747A (ko) * 2019-05-28 2020-12-08 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210010726A (ko) 2019-07-18 2021-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US11367493B2 (en) 2019-07-18 2022-06-21 Samsung Electronics Co., Ltd. Non-volatile memory devices and program methods thereof
JP2021047939A (ja) 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
JP7326582B2 (ja) 2020-02-10 2023-08-15 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20220052161A (ko) * 2020-10-20 2022-04-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20230009508A (ko) * 2020-12-07 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비-휘발성 메모리 및 그 동작 방법
TWI750026B (zh) * 2021-02-04 2021-12-11 力晶積成電子製造股份有限公司 快閃記憶體儲存裝置及其偏壓方法
TWI833580B (zh) * 2023-02-14 2024-02-21 旺宏電子股份有限公司 記憶體裝置之操作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
US7499319B2 (en) * 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
KR100761470B1 (ko) 2006-07-31 2007-09-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것의 프로그램 방법
KR100770754B1 (ko) * 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP5134007B2 (ja) 2006-12-12 2013-01-30 サンディスク コーポレイション 早期ソース側ブーストを用いた不揮発性記憶装置におけるプログラム妨害の低減
CN101617370B (zh) 2007-02-07 2014-07-16 莫塞德技术公司 源侧非对称预充电编程方案
JP5319917B2 (ja) * 2007-12-28 2013-10-16 株式会社東芝 半導体記憶装置
KR101407361B1 (ko) * 2008-04-14 2014-06-13 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20100043935A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20110002243A (ko) 2009-07-01 2011-01-07 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8169822B2 (en) * 2009-11-11 2012-05-01 Sandisk Technologies Inc. Data state-dependent channel boosting to reduce channel-to-floating gate coupling in memory
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101030617B1 (ko) * 2010-04-22 2011-04-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101642909B1 (ko) * 2010-05-19 2016-08-11 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8369149B2 (en) 2010-09-30 2013-02-05 Sandisk Technologies Inc. Multi-step channel boosting to reduce channel to floating gate coupling in memory
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
KR20130071689A (ko) 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101915719B1 (ko) * 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR102154851B1 (ko) * 2013-08-26 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법
US9123424B2 (en) * 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
KR102273185B1 (ko) * 2014-07-09 2021-07-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 구동 방법
WO2016028717A1 (en) * 2014-08-17 2016-02-25 Aplus Flash Technology, Inc Vsl-based vt-compensation and analog program scheme for nand array without csl

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