CN111798908B - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。一种存储器装置包括存储器单元块，该存储器单元块包括多个存储器单元。该存储器装置还包括外围电路，所述外围电路被配置为通过将第一擦除电压和第二擦除电压施加到存储器单元块的源极线来通过栅致漏极泄漏GIDL方法执行擦除操作。该存储器装置还包括控制逻辑，该控制逻辑被配置为控制外围电路在擦除操作期间依次执行施加第一擦除电压的操作和施加第二擦除电压的操作，其中，所述多个存储器单元当中的具有多个编程状态的存储器单元在施加第一擦除电压的操作期间被擦除为具有预擦除状态。

Description

存储器装置及其操作方法
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置及其操作方法。
背景技术
如今，随着计算机系统几乎随时随地可用，计算无处不在。此外，诸如蜂窝电话、数字相机和膝上型计算机的便携式电子装置的使用也已激增。便携式电子装置通常使用具有存储器装置的存储器系统，即，数据存储装置。数据存储装置用作便携式电子装置的主存储装置或辅助存储装置。
用于便携式电子装置的存储器装置通常具有优异的稳定性和耐久性，因为它们不具有任何移动的机械部件。另外，它们还享有快速的信息存取速度和低功耗。可被具体实现到具有这些优点的存储器系统中的数据存储装置的示例可包括通用串行总线(USB)、具有各种接口的存储卡以及固态驱动器(SSD)。
存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。非易失性存储器装置以相对低的读写速度操作，但其可在没有电力的情况下保留所存储的数据。因此，非易失性存储器装置可用于存储不管电力的可用性如何均需要存储的数据。非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存可被分类为NOR型存储器或NAND型存储器。
发明内容
本公开的各种实施方式提供了一种能够改进擦除阈值电压分布的存储器装置以及操作该存储器装置的方法。
根据实施方式，一种存储器装置可包括存储器单元块，该存储器单元块包括多个存储器单元。该存储器装置可包括外围电路，所述外围电路被配置为通过将第一擦除电压和第二擦除电压施加到存储器单元块的源极线来通过栅致漏极泄漏(GIDL)方法执行擦除操作。该存储器装置还可包括控制逻辑，该控制逻辑被配置为控制外围电路在擦除操作期间依次执行施加第一擦除电压的操作和施加第二擦除电压的操作，其中，所述多个存储器单元当中的具有多个编程状态的存储器单元在施加第一擦除电压的操作期间被擦除为具有预擦除状态。
根据实施方式，一种存储器装置可包括存储器单元块，该存储器单元块包括被编程为多个编程状态的多个存储器单元。该存储器装置还可包括外围电路，所述外围电路被配置为通过将第一擦除电压和大于第一擦除电压的第二擦除电压施加到存储器单元块的源极线来通过栅致漏极泄漏(GIDL)方法执行擦除操作，该擦除操作包括第一擦除电压施加操作和第二擦除电压施加操作，其中，外围电路被配置为在第一擦除电压施加操作期间将所述多个存储器单元擦除为具有预擦除状态，并且被配置为在第二擦除电压施加操作期间将处于预擦除状态的所述多个存储器单元擦除至目标擦除电压电平或更小。
根据实施方式，一种操作存储器装置的方法可包括通过将第一擦除电压施加到包括多个存储器单元的存储器单元块的源极线来将编程为多个编程状态的所述多个存储器单元擦除为具有预擦除状态。该方法还可包括在施加第一擦除电压之后，通过将第二擦除电压施加到源极线来通过栅致漏极泄漏(GIDL)方法擦除所述多个存储器单元，以使得所述多个存储器单元具有目标擦除电压电平或更小的阈值电压。
附图说明
图1是示出根据本公开的实施方式的存储器系统的框图。
图2是示出图1的存储器装置的图。
图3是示出图2的存储块的图。
图4是示出三维结构的存储块的实施方式的图。
图5是示出三维结构的存储块的另一实施方式的图。
图6是示出根据本公开的实施方式的对存储器装置执行擦除操作的方法的流程图。
图7是示出根据本公开的实施方式的存储器装置的擦除操作的信号的波形图。
图8是示出根据本公开的实施方式的存储器装置的擦除操作中的第一擦除电压施加操作的阈值电压分布图。
图9是示出根据本公开的实施方式的存储器装置的擦除操作中的第二擦除电压施加操作的阈值电压分布图。
图10是示出根据本公开的另一实施方式的对存储器装置执行擦除操作的方法的图。
图11是示出存储器系统的另一实施方式的图。
图12是示出存储器系统的另一实施方式的图。
图13是示出存储器系统的另一实施方式的图。
图14是示出存储器系统的另一实施方式的图。
具体实施方式
为了描述和示出本教导的实施方式，本文提供了特定结构和功能细节。然而，本教导不限于所呈现的具体细节。本领域技术人员从本公开将理解，可对所公开的任何实施方式进行包括改变和替换的各种修改。因此，本教导旨在涵盖落入权利要求的范围内的所有这些修改。
尽管可使用诸如“第一”和“第二”的术语来标识各种组件，但这些组件不由上述术语限制。上述术语用于将一个组件与另一组件区分，否则这些组件将具有相同或相似的名称。例如，在不脱离本教导的精神和范围的情况下，一个情况下的第一组件在另一情况下可被称为第二组件，反之亦然。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在一个或更多个中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式旨在也包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在特征、数量、步骤、操作、组件、部件或其组合，但不排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的术语应该被解释为具有在相关领域的上下文中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
在一些实施方式中，未详细描述熟知处理、装置结构和技术以避免本教导的歧义。这旨在避免使本教导的各方面模糊。
下面参照附图详细描述本公开的各种实施方式，以便于本领域技术人员能够容易地实现本教导。
图1是示出根据本公开的实施方式的存储器系统1000的图。
参照图1，存储器系统1000可包括存储数据的存储器装置1100以及响应于主机2000的控制来控制存储器装置1100的存储控制器1200。
主机2000可使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统1000通信。另外，为了主机2000与存储器系统1000之间的数据通信而提供的接口协议可能不限于上述示例，可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的接口协议之一。
存储控制器1200可控制存储器系统1000的一般操作并且控制主机2000与存储器装置1100之间的数据交换。例如，存储控制器1200可控制存储器装置1100响应于来自主机2000的请求来编程、读取或擦除数据。根据实施方式，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。
存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。存储器装置1100可使用第一擦除电压将处于编程状态的存储器单元一次擦除(primarily erase)为大于目标擦除电压电平的预擦除状态，然后可使用大于第一擦除电压的第二擦除电压将处于预擦除状态的存储器单元擦除为目标擦除电压电平或更小。这里，“一次擦除”意指利用第二擦除电压将存储器单元基本上擦除以将存储器单元完全擦除至目标擦除电压电平。
图2是示出图1所示的存储器装置1100的图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。存储器装置1100可包括响应于图1所示的存储控制器1200的控制来控制外围电路200的控制逻辑300。控制逻辑300可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑300可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。根据本公开的实施方式，存储器装置1100可使用第一擦除电压将包括在存储器单元阵列100中的存储器单元一次擦除为大于目标擦除电压的状态，然后可使用大于第一擦除电压的第二擦除电压将存储器单元最终擦除为小于或等于目标擦除电压的状态。
存储器单元阵列100可包括多个存储块(MB1至MBk)110，其中k是正整数。局部线LL和位线BL1至BLn可联接到存储块(MB1到MBk)110中的每一个，其中n是正整数。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多条字线。另外，局部线LL可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线、以及源极线SL。例如，局部线LL还可包括虚拟线。例如，局部线LL还可包括管线。局部线LL可分别联接到存储块(MB1至MBk)110，位线BL1至BLn可共同联接到存储块(MB1至MBk)110。存储块(MB1至MBk)110可具有二维(2D)或三维(3D)结构。例如，在2D存储块110中，存储器单元可与基板平行布置。例如，在3D存储块110中，存储器单元可在基板的垂直方向上层叠。
外围电路200可被配置为响应于控制逻辑300的控制来对所选存储块110执行编程操作、读操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD而生成被施加以执行编程、读和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD而将局部线LL选择性地放电。例如，电压发生电路210可响应于控制逻辑300的控制而生成编程电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可响应于行解码器控制信号AD_signals将操作电压Vop传送到联接到所选存储块110的局部线LL。例如，行解码器220可将由电压发生电路210生成的操作电压(例如，编程电压、验证电压和通过电压)选择性地施加到局部线LL，或者可响应于行解码器控制信号AD_signals将局部线LL中的一些线(例如，字线和源极选择线)浮置。
页缓冲器组230可包括联接到位线BL1至BLn的多个页缓冲器(PB1至PBn)231。页缓冲器(PB1至PBn)231可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器(PB1至PBn)231可在擦除操作中在擦除电压施加操作期间控制位线BL1至BLn处于浮置状态，并且可在擦除验证操作期间感测位线BL1至BLn的电流或电位电平。
列解码器240可响应于列地址CADD在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将命令CMD和地址ADD从如图1所示的存储控制器1200传送到控制逻辑300，或者可与列解码器240交换数据DATA。
在读操作或验证操作期间，通过/失败检查电路260可响应于允许比特VRY_BIT<#>生成基准电流，并且可将从页缓冲器组230接收的感测电压VPB与通过基准电流生成的基准电压进行比较以输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL来联接到包括在存储器单元阵列100中的存储器单元，并且可控制施加到源极线SL的电压。例如，源极线驱动器270可在擦除操作期间依次生成预擦除电压、第一擦除电压和第二擦除电压并将其施加到源极线SL。第一擦除操作可具有大于预擦除电压的电位电平，并且第二擦除电压可具有大于第一擦除电压的电位电平。
源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL并基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可通过响应于命令CMD和地址ADD输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>来控制外围电路200。此外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
图3是示出图2所示的存储块110的图。
参照图3，在存储块110中，彼此平行布置的多条字线可联接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块110可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn中的每一个可联接到各个串ST，并且源极线SL可共同联接到串ST。由于串ST可全部具有相同的配置，所以作为示例详细描述联接到第一位线BL1的串ST。
串ST可包括串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。单个串ST可包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST以及比图4所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同的串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。在包括在不同的串ST中的存储器单元当中，联接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块110可包括与字线WL1至WL16的数量一样多的物理页PPG。
单个存储器单元可存储一比特的数据。该存储器单元通常被称为单级单元(SLC)。包括SLC的一个物理页PPG可存储与一个逻辑页LPG对应的数据。与一个逻辑页LPG对应的数据可包括与包括在物理页PPG中的存储器单元的数量一样多的数据比特。另外，单个存储器单元可存储两比特或更多比特的数据。该单元通常被称为“多级单元(MLC)”。包括MLC的一个物理页PPG可存储与两个或更多个逻辑页LPG对应的数据。
图4是示出三维结构的存储块的实施方式的图。
参照图4，存储器单元阵列100可包括多个存储块(MB1至MBk)110。存储块110可包括多个串ST11至ST1m和ST21至ST2m。根据实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可具有“U”形状。在第一存储块MB1中，可在行方向(X方向)上布置“m”个串。为了说明方便，图4示出了在列方向(Y方向)上布置两个串。然而，可在列方向(Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层。例如，可在各个串中设置用于提供沟道层的柱。例如，可在各个串中设置用于提供沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层中的至少一个的柱。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。如图4所示，第一行中的串ST11至ST1m的源极选择晶体管SST可联接到第一源极选择线SSL1。布置在第二行中的串ST21至ST2m的源极选择晶体管SST可联接到第二源极选择线SSL2。
根据另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管SST可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被划分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可在垂直方向(Z方向)上依次布置并且串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在垂直方向(Z方向)上依次布置并且串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可联接到管线PL。
各个串的漏极选择晶体管DST可联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。如图4所示，第一列中的串ST11和ST21可联接到第一位线BL1。第m列中的串ST1m和ST2m可联接到第m位线BLm。
在布置在行方向上的串当中，联接到同一字线的存储器单元可形成单个页。例如，第一行中的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可构成一个页。在第二行中的串ST21至ST2m当中，联接到第一字线WL1的存储器单元可构成另一页。当漏极选择线DSL1和DSL2中的一个被选择时，布置在一个行方向上的串可被选择。当字线WL1至WLn中的任一个被选择时，可从所选串当中选择一个页。
图5是示出三维结构的存储块的另一实施方式的图。
参照图5，存储器单元阵列100可包括多个存储块(MB1至MBk)110。存储块110可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可在垂直方向(Z方向)上延伸。在存储块110中，可在行方向(X方向)上布置“m”个串。图5示出了在列方向(例如，Y方向)上布置两个串。然而，该实施方式是为了描述方便而给出的，在其它实施方式中，可在列方向(例如，Y方向)上布置三个或更多个串。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行中的串ST11’至ST1m’的源极选择晶体管SST可联接到第一源极选择线SSL1。布置在第二行中的串ST21’至ST2m’的源极选择晶体管可联接到第二源极选择线SSL2。根据另一实施方式，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管SST可共同联接到单条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。结果，可改进存储在存储块110中的数据的可靠性。
各个串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行中的串CS11’至CS1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串CS21’至CS2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图6是示出根据本公开的实施方式的对存储器装置执行擦除操作的方法的流程图。
图7是示出根据本公开的实施方式的存储器装置的擦除操作的信号的波形图。
下面参照图1至图7描述根据本公开的实施方式的存储器装置的擦除操作。
当从主机2000接收到擦除命令时(S610)，存储控制器1200可生成与所接收的擦除命令对应的命令CMD以及与包括在存储器装置1100中的多个存储块MB1至MBk当中的执行擦除操作的存储块(例如，MB1)对应的地址ADD，并且可将命令CMD和地址ADD输出到存储器装置1100。
存储器装置1100的控制逻辑300可响应于通过输入/输出电路250接收的命令CMD和地址ADD而控制外围电路200对所选存储块MB1执行擦除操作。
源极线驱动器270可在时间间隔t1期间响应于源极线控制信号CTRL_SL生成预擦除电压Vepre并将预擦除电压Vepre施加到联接到所选存储块MB1的源极线SL(S620)。
在时间间隔t1期间，页缓冲器组230的页缓冲器(PB1至PBn)231可控制位线BL1至BLn处于浮置状态，并且行解码器220可控制源极选择线SSL处于接地电压电平。
可通过施加到源极线SL的预擦除电压Vepre在源极选择晶体管SST下方的沟道中形成栅致漏极泄漏(GIDL)电流。换言之，可在源极选择晶体管SST的漏极区域中生成热空穴。字线WLs可被控制为处于浮置状态。
在自施加预擦除电压Vepre起过去了预定时间之后，源极线驱动器270可在时间间隔t2期间响应于源极线控制信号CTRL_SL生成大于预擦除电压Vepre的第一擦除电压Vera1并将所生成的第一擦除电压Vera1施加到联接到所选存储块MB1的源极线SL(S630)。结果，所选存储块MB1的沟道电位电平可进一步增加。在时间间隔t3期间，行解码器220可响应于行解码器控制信号AD_signals使源极选择线SSL浮置。
行解码器220可将字线WLs从浮置状态控制到接地电压电平。所选存储块MB1中所包括的多个存储器单元MC1至MCn当中的处于编程状态的存储器单元的电荷存储层中所存储的电子可通过沟道的高电位电平和字线WLs的接地电位电平被解除俘获。使用栅致漏极泄漏(GIDL)电流擦除存储器单元的上述方法可被定义为GIDL擦除方法。通过该GIDL擦除方法，存储器单元MC1至MCn当中的处于编程状态的存储器单元的阈值电压分布可如图8中的箭头所指示向左移位，以使得存储器单元MC1至MCn可处于初步擦除状态。处于初步擦除状态的存储器单元的阈值电压分布可通过控制第一擦除电压Vera1的电位电平来控制，以使得处于初步擦除状态的存储器单元的阈值电压可具有大于目标阈值电压的电压电平。例如，通过将第一擦除电压Vera1施加到所选存储块MB1的源极线SL来执行擦除操作，由此编程为多个编程状态当中的具有较大阈值电压分布的编程状态的存储器单元可被一次擦除为具有阈值电压分布较低的编程状态，以使得存储器单元可处于初步擦除状态。
源极线驱动器270可在时间间隔t3期间响应于源极线控制信号CTRL_SL生成大于第一擦除电压Vera1的第二擦除电压Vera2并将所生成的第二擦除电压Vera2施加到联接到所选存储块MB1的源极线SL(S640)。因此，所选存储块MB1的沟道电位电平可进一步增加，并且处于初步擦除状态的存储器单元的阈值电压分布可通过GIDL擦除方法进一步向左移位，以使得存储器单元可被二次擦除为具有小于或等于目标擦除阈值电压的阈值电压。
随后，可执行擦除验证操作(S650)以检查所选存储块MB1中所包括的存储器单元MC1至MCn的阈值电压是否小于或等于目标擦除阈值电压。
当作为擦除验证操作的结果(S660)，所有存储器单元或第一预定数量或更多的存储器单元的阈值电压小于或等于目标擦除阈值电压时，可确定通过。当第二预定数量或更多的存储器单元的阈值电压大于目标擦除阈值电压时，可确定失败。
当擦除验证操作的结果(S660)被确定为通过时，擦除操作可结束。当擦除验证操作的结果(S660)被确定为失败时，第一擦除电压Vera1和第二擦除电压Vera2二者或第二擦除电压Vera2可增加，并且可从上述预擦除电压施加操作(S620)重新开始擦除操作。根据另一实施方式，当上述擦除验证操作的结果(S660)被确定为失败时，第二擦除电压Vera2可增加并且可从第二擦除电压施加操作(S640)开始擦除操作。
图8是示出根据本公开的实施方式的存储器装置的擦除操作中的第一擦除电压施加操作的阈值电压分布图。
图9是示出根据本公开的实施方式的存储器装置的擦除操作中的第二擦除电压施加操作的阈值电压分布图。
参照图8和图9，在水平轴上示出阈值电压Vt。在包括编程为擦除状态E和多个编程状态P1至P7的存储器单元的存储块的擦除操作期间，可通过使用第一擦除电压执行擦除操作来将编程为多个编程状态P1至P7的存储器单元一次擦除为具有初步擦除状态E’。初步擦除状态E’可具有大于目标擦除电压Hev的阈值电压分布。
在第一擦除电压施加操作期间，编程为多个编程状态P1至P7的存储器单元当中的具有较高编程状态(例如，P4至P7)的存储器单元的阈值电压分布可向左移位，以使得存储器单元可如图8所示具有初步擦除状态E’。
当如图9所示执行第二擦除电压施加操作时，具有初步擦除状态E’的存储器单元的阈值电压分布可向擦除状态E移位，以使得存储器单元可被完全擦除。擦除状态E可小于或等于目标擦除电压Hev。
如上所述，根据本公开的实施方式，处于具有较大阈值电压分布的编程状态的存储器单元可使用具有较低电压电平的第一擦除电压向左移位以将存储器单元擦除为具有初步擦除状态，并且处于初步擦除状态的存储器单元可使用具有较大电压电平的第二擦除电压被擦除为具有小于或等于目标擦除电压的擦除状态。
通过将存储器单元从初步擦除状态擦除为擦除状态，在擦除操作期间施加的第二擦除电压的电位电平可减小，并且由擦除电压导致的施加到存储器单元的应力可减小。
另外，与存储器单元从多个编程状态被直接擦除为具有擦除状态时相比，可最终在具有比多个编程状态的整个阈值电压分布宽度小的阈值电压分布宽度的初步擦除状态下执行擦除操作，以使得擦除状态的阈值电压分布宽度可改进。
图10是示出根据本公开的实施方式的对存储器装置1100执行擦除操作的方法的流程图。
下面参照图1至图5、图7和图10描述根据本公开的实施方式的存储器装置1100的擦除操作。
当从主机2000接收到擦除命令时(S1010)，存储控制器1200可生成与所接收的擦除命令CMD对应的命令CMD以及与存储器装置1100中所包括的多个存储块MB1至MBk当中的执行擦除操作的存储块(例如，MB1)对应的地址ADD，并且可将命令CMD和地址ADD输出到存储器装置1100。
存储器装置1100的控制逻辑300可响应于通过输入/输出电路250接收的命令CMD和地址ADD来控制外围电路200对所选存储块MB1执行擦除操作。
源极线驱动器270可在时间间隔t1期间响应于源极线控制信号CTRL_SL生成预擦除电压Vepre并将预擦除电压Vepre施加到联接到所选存储块MB1的源极线SL(S1020)。
在时间间隔t1期间，页缓冲器组230的页缓冲器(PB1至PBn)231可控制位线BL1至BLn处于浮置状态，并且行解码器220可控制源极选择线SSL处于接地电压电平。
可通过施加到源极线SL的预擦除电压Vepre在源极选择晶体管SST下方的沟道中形成栅致漏极泄漏(GIDL)电流。换言之，可在源极选择晶体管SST的漏极区域中生成热空穴。字线WLs可被控制为处于浮置状态。
在自施加预擦除电压Vepre起过去了预定时间之后，源极线驱动器270可在时间间隔t2期间响应于源极线控制信号CTRL_SL生成大于预擦除电压Vepre的第一擦除电压Vera1并将所生成的第一擦除电压Vera1施加到联接到所选存储块MB1的源极线SL(S1030)。结果，所选存储块MB1的沟道电位电平可进一步增加。在时间间隔t3期间，行解码器220可响应于行解码器控制信号AD_signals使源极选择线SSL浮置。
行解码器220可将处于浮置状态的字线WLs控制为处于接地电压电平。所选存储块MB1中所包括的多个存储器单元MC1至MCn当中的处于编程状态的存储器单元的电荷存储层中所存储的电子可通过沟道的高电位电平和字线WLs的接地电位电平而被解除俘获。通过GIDL擦除方法，存储器单元MC1至MCn当中的处于编程状态的存储器单元的阈值电压分布可向左移位，以使得存储器单元MC1至MCn可处于初步擦除状态。通过控制第一擦除电压的电位电平，可控制处于初步擦除状态的存储器单元的阈值电压分布以使得存储器单元的阈值电压可具有大于目标阈值电压的电压电平。例如，通过将第一擦除电压Vera1施加到所选存储块MB1的源极线SL来执行擦除操作，由此编程为多个编程状态当中的具有较大阈值电压分布的编程状态的存储器单元可被一次擦除为具有阈值电压分布较低的编程状态，以使得存储器单元可处于初步擦除状态。
源极线驱动器270可在时间间隔t3期间响应于源极线控制信号CTRL_SL生成大于第一擦除电压Vera1的第二擦除电压Vera2并将所生成的第二擦除电压Vera2施加到联接到所选存储块MB1的源极线SL(S1040)。因此，所选存储块MB1的沟道电位电平可进一步增加，并且处于初步擦除状态的存储器单元的阈值电压分布可通过GIDL擦除方法进一步向左移位，以使得存储器单元可被二次擦除为具有小于或等于目标擦除阈值电压的阈值电压。
随后，可执行擦除验证操作(S1050)以检查所选存储块MB1中所包括的存储器单元MC1至MCn的阈值电压是否小于或等于目标擦除阈值电压。
当作为擦除验证操作的结果(S1060)，所有存储器单元或第一预定数量或更多的存储器单元的阈值电压小于或等于目标擦除阈值电压时，可确定通过，并且当第二预定数量或更多的存储器单元的阈值电压大于目标擦除阈值电压时，可确定失败。
当擦除验证操作的结果(S1060)被确定为通过时，擦除操作可结束。当擦除验证操作的结果(S1060)被确定为失败时，第二擦除电压Vera2可增加以将第二擦除电压Vera2重置。
随后，源极线驱动器270可生成预擦除电压Vepre并将所生成的预擦除电压Vepre施加到联接到所选存储块MB1的源极线SL(S1080)。
在自施加预擦除电压Vepre起过去了预定时间之后，源极线驱动器270可响应于源极线控制信号CTRL_SL生成新设定的第二擦除电压Vera2并将所生成的第二擦除电压Vera2施加到联接到所选存储块MB1的源极线SL(S1090)。结果，所选存储块MB1的沟道电位电平可通过第二擦除电压Vera2而增加。行解码器220可响应于行解码器控制信号AD_signals将源极选择线SSL从浮置状态控制为接地电压电平。所选存储块MB1中所包括的多个存储器单元MC1至MCn当中的处于编程状态的存储器单元的电荷存储层中所存储的电子可通过沟道的高电位电平和字线WLs的接地电位电平而被解除俘获并被擦除。
随后，可执行擦除验证操作(S1100)以检查所选存储块MB1中所包括的存储器单元MC1至MCn的阈值电压是否小于或等于目标擦除阈值电压。
当作为擦除验证操作的结果(S1110)，所有存储器单元或第一预定数量或更多的存储器单元的阈值电压小于或等于目标擦除阈值电压时，可确定通过，并且擦除操作结束。当第二预定数量或更多的存储器单元的阈值电压大于目标擦除阈值电压时，可确定失败，并且可从擦除电压增加操作(S1070)重新开始擦除操作。
如上所述，根据本公开的另一实施方式，当根据增量步进脉冲擦除(ISPE)方法施加擦除电压时，可在第一擦除循环中依次执行第一擦除电压施加操作和第二擦除电压施加操作，并且在后续擦除循环中，第一擦除电压施加操作可被跳过并且可执行第二擦除电压施加操作。结果，在使用ISPE方法的擦除操作期间，由于在第一擦除循环之后的擦除循环中跳过第一擦除电压施加操作，所以擦除操作时间可改进。
图11是示出存储器系统的另一实施方式的图。
参照图11，存储器系统30000可被具体实现在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置1100以及控制存储器装置1100的操作的存储控制器1200。存储控制器1200可响应于处理器3100的控制来控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作或读操作)。
存储控制器1200可响应于存储控制器1200的控制来控制编程到存储器装置1100中的数据通过显示器3200输出。
无线电收发器3300可通过天线ANT来交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号传送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100所处理的信号编程到存储器装置1100中。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据可通过输入装置3400输入，并且输入装置3400可包括诸如触摸板和计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据、或者从输入装置3400输出的数据可显示在显示器3200上。
根据实施方式，控制存储器装置1100的操作的存储控制器1200可形成处理器3100的一部分，或者形成为与处理器3100分离的芯片。存储器装置1100可通过如图2所示的存储器装置1100的示例实施方式来实现。
图12是示出存储器系统的另一实施方式的图。
参照图12，存储器系统40000可作为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器提供。
存储器系统40000可包括存储器装置1100以及控制存储器装置1100的数据处理操作的存储控制器1200。
处理器4100可根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。输入装置4200的示例可包括诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的一般操作并且控制存储控制器1200的操作。根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可形成处理器4100的一部分，或者可形成为与处理器4100分离的芯片。存储器装置1100可通过如图2所示的存储器装置1100的示例实施方式来实现。
图13是示出存储器系统的另一实施方式的图。
参照图13，存储器系统50000可作为图像处理装置(例如数字相机、配备有数字相机的移动电话、配备有数字相机的智能电话或者配备有数字相机的平板PC)提供。
存储器系统50000可包括存储器装置1100以及控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且数字信号可被传送到处理器5100或存储控制器1200。处理器5100可控制数字信号通过显示器5300输出或者通过存储控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可根据处理器5100或存储控制器1200的控制通过显示器5300输出。
根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可形成处理器5100的一部分，或者可形成为与处理器5100分离的芯片。存储器装置1100可通过如图2所示的存储器装置1100的示例实施方式来实现。
图14是示出存储器系统的另一实施方式的图。
参照图14，存储器系统70000可按照存储卡或智能卡的形式具体实现。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。存储控制器1200可通过如图2所示的存储控制器1200的示例实施方式来实现。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。存储器装置1100可通过如图2所示的存储器装置1100的示例实施方式来实现。
根据本公开，在擦除操作期间，处于编程状态的存储器单元的阈值电压可使用第一擦除电压被减小为大于目标擦除阈值电压电平的预擦除状态，并且处于预擦除状态的存储器单元的阈值电压可被擦除为具有小于目标擦除阈值电压电平的电平，以使得存储器单元的擦除应力可减小并且擦除阈值电压分布可改进。
对于本领域技术人员而言将显而易见的是，在不脱离本教导的精神或范围的情况下，可对本教导的上述任何实施方式进行各种修改。因此，本教导旨在涵盖所有这些修改，只要其落入所附权利要求书及其等同物的范围内即可。
应该理解，本文所描述的实施方式的许多变化和修改仍将落入所附权利要求书及其等同物中限定的本公开的精神和范围内。
因此，本教导旨在涵盖所有这些修改，只要其落入所附权利要求书及其等同物的范围内即可。
在上述实施方式中，所有步骤可被选择性地执行或跳过。另外，各个实施方式中的步骤可能不总是以所呈现的顺序执行。此外，本说明书和附图所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，可基于本公开的技术范围进行各种修改。
已参照附图描述了本公开的实施方式，并且在不限制其主题的情况下，应该根据本公开的精神来解释在说明书中使用的特定术语或词语。应该理解，本文所描述的基本教导的许多变化和修改仍将落入所附权利要求书及其等同物中限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求2019年4月2日提交的韩国专利申请号10-2019-0038683的优先权，其完整公开通过引用并入本文。

Claims (11)

1.一种存储器装置，该存储器装置包括：
存储器单元块，该存储器单元块包括具有多个编程状态的多个存储器单元；
外围电路，所述外围电路被配置为通过将预擦除电压、第一擦除电压和第二擦除电压施加到所述存储器单元块的源极线来通过栅致漏极泄漏GIDL方法执行擦除操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路在所述擦除操作期间依次执行施加所述预擦除电压的操作、施加所述第一擦除电压的操作、以及施加所述第二擦除电压的操作，
其中，在施加所述第一擦除电压的操作期间，所述多个存储器单元当中的具有较高编程状态的存储器单元的阈值电压分布朝着较低阈值电压移位，使得所述存储器单元具有其中所述存储器单元的所述阈值电压分布大于目标电平的预擦除状态，
其中，在施加所述第二擦除电压的操作期间，所述多个存储器单元的阈值电压分布朝着较低阈值电压移位，使得所述多个存储器单元具有小于或等于所述目标电平的阈值电压分布，并且
其中，所述预擦除电压的电位电平低于所述第一擦除电压的电位电平，并且所述第一擦除电压的电位电平低于所述第二擦除电压的电位电平。
2.根据权利要求1所述的存储器装置，其中，所述外围电路包括：
源极线驱动器，该源极线驱动器被配置为向所述源极线依次施加所述预擦除电压、所述第一擦除电压和所述第二擦除电压；
页缓冲器组，该页缓冲器组联接到所述存储器单元块的位线并且被配置为在所述擦除操作期间控制所述位线处于浮置状态；以及
行解码器，该行解码器联接到所述存储器单元块的局部线，其中，所述行解码器被配置为：
在施加所述预擦除电压的操作期间，使所述局部线当中的源极选择线接地，
在施加所述第一擦除电压的操作期间以及在施加所述第二擦除电压的操作期间，使所述局部线当中的所述源极选择线浮置，并且
在施加所述第一擦除电压的操作期间，控制所述局部线当中的处于浮置状态的字线处于接地电压电平。
3. 根据权利要求2所述的存储器装置，其中，所述行解码器被配置为当所述预擦除电压被施加到所述源极线时，控制所述字线处于所述浮置状态。
4.根据权利要求1所述的存储器装置，其中，所述控制逻辑被配置为控制所述外围电路在所述擦除操作之后执行擦除验证操作，并且
其中，所述控制逻辑被配置为当所述擦除验证操作的结果被确定为失败时，控制所述外围电路根据增量步进脉冲擦除ISPE方法增加所述第二擦除电压并重新执行施加所述第二擦除电压的操作。
5. 一种存储器装置，该存储器装置包括：
存储器单元块，该存储器单元块包括被编程为多个编程状态的多个存储器单元；以及
外围电路，所述外围电路被配置为通过将预擦除电压、第一擦除电压和大于所述第一擦除电压的第二擦除电压施加到所述存储器单元块的源极线来通过栅致漏极泄漏GIDL方法执行擦除操作，该擦除操作包括预擦除电压施加操作、第一擦除电压施加操作和第二擦除电压施加操作，
其中，所述外围电路被配置为在所述第一擦除电压施加操作期间将所述多个存储器单元擦除为具有预擦除状态，并且被配置为在所述第二擦除电压施加操作期间将处于所述预擦除状态的所述多个存储器单元擦除至目标擦除电压电平或更小，
其中，所述外围电路被配置为在所述第一擦除电压施加操作期间将所述多个存储器单元当中的具有较高编程状态的存储器单元擦除为具有其中所述存储器单元的阈值电压分布大于目标电平的所述预擦除状态，并且被配置为在所述第二擦除电压施加操作期间将所述多个存储器单元擦除为具有小于或等于所述目标电平的阈值电压分布，并且
其中，所述预擦除电压的电位电平低于所述第一擦除电压的电位电平。
6.根据权利要求5所述的存储器装置，其中，所述外围电路包括：
源极线驱动器，该源极线驱动器被配置为向所述源极线依次施加所述预擦除电压、所述第一擦除电压和所述第二擦除电压；
页缓冲器组，该页缓冲器组联接到所述存储器单元块的位线并且被配置为在所述擦除操作期间控制所述位线处于浮置状态；以及
行解码器，该行解码器联接到所述存储器单元块的局部线，其中，所述行解码器被配置为：
在施加所述预擦除电压的操作期间，使所述局部线当中的源极选择线接地，
在所述第一擦除电压施加操作和所述第二擦除电压施加操作期间，使所述局部线当中的所述源极选择线浮置，并且
在所述第一擦除电压施加操作期间控制所述局部线当中的处于浮置状态的字线处于接地电压电平。
7.根据权利要求6所述的存储器装置，其中，所述行解码器被配置为当所述预擦除电压被施加到所述源极线时，控制所述字线处于所述浮置状态。
8.一种操作存储器装置的方法，该方法包括以下步骤：
将预擦除电压施加到包括编程到多个编程状态的多个存储器单元的存储器单元块的源极线；
通过将第一擦除电压施加到包括所述多个存储器单元的所述存储器单元块的源极线以使得所述多个存储器单元中的编程到较高编程状态的存储器单元的阈值电压朝着较低阈值电压移位，来将所述多个存储器单元中的编程到所述较高编程状态的所述存储器单元擦除为具有大于目标擦除电压电平的预擦除电压电平；以及
在施加所述第一擦除电压之后，通过将第二擦除电压施加到所述源极线以使得所述多个存储器单元的阈值电压朝着较低阈值电压移位，来将所述多个存储器单元擦除为具有其中所述多个存储器单元的阈值电压为所述目标擦除电压电平或更小的状态。
9.根据权利要求8所述的方法，其中，所述第一擦除电压小于所述第二擦除电压，并且所述预擦除电压小于所述第一擦除电压。
10.根据权利要求8所述的方法，其中，当所述预擦除电压被施加到所述源极线时，所述存储器单元块的源极选择线具有接地电压电平，并且当所述第一擦除电压和所述第二擦除电压被施加到所述源极线时，所述源极选择线被控制为处于浮置状态。
11. 根据权利要求8所述的方法，该方法还包括以下步骤：
在将所述第二擦除电压施加到所述源极线之后，执行擦除验证操作；以及
当所述擦除验证操作的结果被确定为失败时，增加所述第二擦除电压并将经增加的第二擦除电压施加到所述源极线。
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