JP2005216345A - 不揮発性半導体記憶システム - Google Patents
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Abstract
【解決手段】 電気的に消去及び書き込みが可能な不揮発性半導体メモリセルと、複数個の前記メモリセルで構成されるメモリブロック(BLOCK)と、複数個の前記メモリブロックで構成される第1のメモリブロック群と、複数個の前記メモリブロックで構成される第2のメモリブロック群と、を備え、前記第1のメモリブロック群のメモリブロックアドレスと前記第2のメモリブロック群のメモリブロックアドレスは空虚メモリブロックアドレス(0820h〜0FFFh)を挟んで非連続である。
【選択図】 図14
Description
"TENTATIVE TOSHIBA MOS DIGITAL INTEGRATED CIRCUIT SILICON GATE CMOS 2GBIT(256M×8BIT/128M×16BIT)CMOS NAND E2PROM"、[online]、TOSHIBA、[2004年1月23日検索]、インターネット<URL: http://www.semicon.Toshiba.co.jp/td/en/Memory/NAND_EEPROM/en_20031202_TC58NVG1S8BFT00_datasheet.pdf>
即ち、本発明の一態様に係る不揮発性半導体記憶システムは、電気的に消去及び書き込みが可能な不揮発性半導体メモリセルと、複数個の前記メモリセルで構成されるメモリブロックと、複数個の前記メモリブロックで構成される第1のメモリブロック群と、複数個の前記メモリブロックで構成される第2のメモリブロック群と、を備え、前記第1のメモリブロック群のメモリブロックアドレスと前記第2のメモリブロック群のメモリブロックアドレスは空虚メモリブロックアドレスを挟んで非連続であることを特徴とする。
Claims (6)
- 電気的に消去及び書き込みが可能な不揮発性半導体メモリセルと、
複数個の前記メモリセルで構成されるメモリブロックと、
複数個の前記メモリブロックで構成される第1のメモリブロック群と、
複数個の前記メモリブロックで構成される第2のメモリブロック群と、
を備えた不揮発性半導体記憶システムであって、
前記第1のメモリブロック群のメモリブロックアドレスと前記第2のメモリブロック群のメモリブロックアドレスは空虚メモリブロックアドレスを挟んで非連続であることを特徴とする不揮発性半導体記憶システム。 - 少なくとも前記第1のメモリブロック群は、2のn乗個のメモリブロックとN個(N<2のn乗)のメモリブロックで構成されることを特徴とする請求項1記載の不揮発性半導体記憶システム。
- 前記第1と第2のメモリブロック群はそれぞれ、2のn乗個のメモリブロックとN個(N<2のn乗)のメモリブロックで構成されることを特徴とする請求項1記載の不揮発性半導体記憶システム。
- さらに、各メモリブロックの管理を行う制御エンジンを含み、前記制御エンジンは不良メモリブロックを検出してその不良メモリブロックに対する消去および書き込みを行わないことを特徴とする請求項1記載の不揮発性半導体記憶システム。
- 前記第1と第2のメモリブロック群のそれぞれは、各メモリブロックに共通なビット線を有することを特徴とする請求項1記載の不揮発性半導体記憶システム。
- 前記メモリブロックは消去の最小単位であることを特徴とする請求項1記載の不揮発性半導体記憶システム。
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