TWI603333B

TWI603333B - 反及型快閃記憶體及其編程方法

Info

Publication number: TWI603333B
Application number: TW105131177A
Authority: TW
Inventors: 矢野勝
Original assignee: 華邦電子股份有限公司
Priority date: 2015-11-18
Filing date: 2016-09-29
Publication date: 2017-10-21
Also published as: TW201719661A; KR101946507B1; US20170140826A1; KR20170058268A; JP6154879B2; CN107103933A; CN107103933B; US10049747B2; JP2017097927A

Description

反及型快閃記憶體及其編程方法

本發明涉及一種反及（Not AND，NAND）型快閃記憶體（flash memory），尤其涉及一種被選擇的頁面（page）的編程（program）方法。

在NAND型的快閃記憶體中，進行頁面的讀出或編程時，為了抑制因位元線（bit line）間的電容耦合（capacity coupling）引起的雜訊（noise），將1根字元線（word line）分成偶數頁面與奇數頁面而使其動作。例如，進行偶數頁面的讀出時，將奇數頁面接地，進行奇數頁面的讀出時，將偶數頁面接地，而且，進行偶數頁面的編程時，將奇數頁面設為禁止編程，進行奇數頁面的編程時，將偶數頁面設為禁止編程（例如專利文獻1）。現有技術文獻專利文獻

專利文獻1：日本專利特開平11-176177號公報 [發明所要解決的問題]

隨著快閃記憶體的低電壓化、高集成化的推進，除了位元線間的電容耦合以外，由儲存胞元（memory cell）間的浮閘（Floating Gate，FG）耦合造成的影響也變得無法忽視。例如，當對偶數頁面的儲存胞元編程資料（data）“0”時，若鄰接的儲存胞元儲存有資料“1”，則兩儲存胞元間的電位差將變大，因FG耦合而導致鄰接的儲存胞元的閾值上升。若在此種環境下實施編程，則結果會導致資料“1”、“0”的儲存胞元的閾值分佈幅度變大，從而導致快閃記憶體的可靠性下降。

本發明的目的在於解決此種習知的問題，提供一種能抑制由鄰接的儲存胞元間的FG耦合造成的影響，而可靠性高的NAND型快閃記憶體。 [解決問題的技術手段]

本發明的編程方法是對NAND型快閃記憶體的頁面進行編程，包括：選擇記憶體陣列的頁面的步驟；對選擇頁面的偶數頁面進行編程的步驟；對與所述偶數頁面鄰接的儲存胞元進行軟編程的第1軟編程步驟；以及在所述偶數頁面的編程結束後對所述選擇頁面的奇數頁面進行編程的步驟。

優選的是，所述第1軟編程步驟包括對奇數頁面進行軟編程的操作。優選的是，所述第1軟編程步驟包括對與所述選擇頁面鄰接的下條字元線的偶數頁面進行軟編程的操作。優選的是，所述對奇數頁面進行編程的步驟包括：對奇數頁面施加編程電壓的步驟；以及對與奇數頁面鄰接的下條字元線的奇數頁面進行軟編程的第2軟編程步驟。優選的是，所述第1軟編程步驟包括用於軟編程的校驗（verify）。優選的是，所述第2軟編程步驟包括用於軟編程的校驗。優選的是，所述對偶數頁面進行編程的步驟包括用於編程的校驗。優選的是，所述對奇數頁面進行編程的步驟包括用於編程的校驗。

本發明的NAND型的快閃記憶體包括：記憶體陣列，形成有多個儲存胞元；頁面選擇部件，選擇所述記憶體陣列的頁面；以及編程部件，進行由所述頁面選擇部件所選擇的選擇頁面的編程，所述編程部件包括對選擇頁面的偶數頁面進行編程的部件、對儲存胞元進行軟編程的部件、及對所述選擇頁面的奇數頁面進行編程的部件，所述進行軟編程的部件是對與偶數頁面鄰接的儲存胞元進行軟編程。

優選的是，所述進行軟編程的部件是在偶數頁面的編程過程中，對選擇頁面的奇數頁面以及與選擇頁面鄰接的下條字元線的偶數頁面進行軟編程。優選的是，所述進行軟編程的部件進而在奇數頁面的編程過程中，對與奇數頁面鄰接的下條字元線的奇數頁面進行軟編程。優選的是，所述進行軟編程的部件包括用於軟編程的校驗。優選的是，所述對偶數頁面進行編程的部件包括用於編程的校驗，所述對奇數頁面進行編程的部件包括用於編程的校驗。（發明的效果）

根據本發明，通過對鄰接的儲存胞元進行軟編程，從而能夠抑制由FG耦合造成的影響，使儲存胞元的閾值分佈幅度窄幅化。由此，能夠提供可靠性高的快閃記憶體。

以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部，與實際元件（device）的比例（scale）並不相同。

圖1是表示本實施例的NAND型快閃記憶體的一結構例的方塊圖。如所述圖1所示，快閃記憶體100包括：記憶體陣列110，形成有排列成矩陣狀的多個儲存胞元；輸入/輸出緩衝器（buffer）120，連接於外部輸入/輸出端子I/O；位址暫存器（address register）130，接收來自輸入/輸出緩衝器120的位址資料；高速緩衝記憶體（cache memory）140，保持輸入/輸出的資料；控制器（controller）150，生成控制信號C1、C2、C3等，所述控制信號C1、C2、C3等是基於來自輸入/輸出緩衝器120的命令資料（command data）及外部控制信號（未圖示的晶片致能（chip enable）CE、命令鎖存致能CLE、位址鎖存致能ALE、就緒/忙碌（ready/busy）RY/BY等）來控制各部；字元線選擇電路160，對來自位址暫存器130的列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊（block）的選擇及字元線的選擇等；頁面緩衝器/讀出（sense）電路170，保持經由位元線而讀出的資料，或者保持經由位元線來編程的資料等；行選擇電路180，對來自位址暫存器130的行位址資訊Ay進行解碼，並基於所述解碼結果來進行位元線的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程（寫入）及抹除等所需的電壓（編程電壓Vprog、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers（包括抹除脈衝））。

記憶體陣列110具有沿行方向配置的多個區塊BLK（0）、BLK（1）、…、BLK（m）。在區塊的其中一個端部，配置有頁面緩衝器/讀出電路170。但是，頁面緩衝器/讀出電路170也可配置在區塊的另一個端部或者兩側的端部。

在1個區塊中，如圖2所示，形成有多個NAND串單元NU，所述多個NAND串單元NU是將多個儲存胞元串聯連接而成。圖例中，在1個區塊內，沿相對於行方向的列方向排列有n+1個串單元NU。串單元NU包括：串聯連接的多個儲存胞元MCi（i=1、2、3…、64）；位元線側選擇電晶體（transistor）TD，連接於作為其中一個端部的儲存胞元MC64的汲極（drain）側；以及源極線（source line）側選擇電晶體TS，連接於儲存胞元MC1的源極側。位元線側選擇電晶體TD的汲極連接於對應的1根位元線GBL，源極線側選擇電晶體TS的源極連接於共用源極線SL。

儲存胞元MCi的控制閘極（gate）連接於字元線WLi，選擇電晶體TD、TS的閘極連接於選擇閘極線SGD、SGS。字元線選擇電路160基於列位址Ax來選擇區塊，對被選擇的區塊的選擇閘極線SGS、SGD供給與動作相應的電壓。

典型的是，儲存胞元具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，所述MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；隧道（tunnel）氧化膜，形成在源極/汲極間的通道（channel）上；浮動閘極（電荷蓄積層），形成在隧道氧化膜上；以及控制閘極，隔著介電質膜而形成在浮動閘極上。當在浮動閘極中未蓄積有電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當在浮動閘極中蓄積有電子時，即寫入有資料“0”時，閾值偏移（shift）為正，儲存胞元為常斷（normally off）。

表1是表示在快閃記憶體的各動作時施加的偏壓電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對被選擇的字元線施加某電壓（例如0 V），對未被選擇的字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），將位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，將共用源極線SL設為0 V。在編程動作時，對被選擇的字元線施加高電壓的編程電壓Vprog（15 V～20 V），對未被選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS關斷，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對區塊內的被選擇的字元線施加0 V，對P阱施加高電壓（例如20 V），將浮動閘極的電子抽出至基板，從而以區塊為單位來抹除數據。表1

圖3是表示位元線選擇電路與頁面緩衝器/讀出電路的一例的圖，此處，作為一對位元線，例示了偶數位元線GBL_e與奇數位元線GBL_o。位元線選擇電路200具有：偶數選擇電晶體SEL_e，連接於偶數位元線GBL_e；奇數選擇電晶體SEL_o，連接於奇數位元線GBL_o；偶數偏壓選擇電晶體YSEL_e，連接於偶數位元線GBL_e與假想電位VIR之間；奇數偏壓選擇電晶體YSEL_o，連接於奇數位元線GBL_o與假想電位VIR之間；以及位元線選擇電晶體BLS，連接於偶數選擇電晶體SEL_e及奇數選擇電晶體SEL_o的共用節點（node）N1。

頁面緩衝器/讀出電路170經由位元線選擇電晶體BLS而連接於位元線選擇電路200，1個頁面緩衝器/讀出電路170由一對偶數位元線GBL_e與奇數位元線GBL_o所共用。頁面緩衝器/讀出電路170具有：預充電電晶體BLPRE，用於對位元線供給預充電電位；電容器C，與形成在預充電電晶體BLPRE與位元線選擇電晶體BLS之間的讀出節點SN連接；以及傳輸電晶體BLCD等，將讀出節點SN的電位傳輸至鎖存電路172。

在進行被選擇的頁面的讀出或編程時，分成偶數頁面（偶數位元線）與奇數頁面（奇數位元線）來進行動作。即，當進行偶數頁面的讀出動作時，使偶數選擇電晶體SEL_e、位元線選擇電晶體BLS導通，使奇數選擇電晶體SEL_o關斷，使偶數偏壓選擇電晶體YSEL_e關斷，使奇數偏壓選擇電晶體YSEL_o導通，通過假想電位VIR，對奇數位元線GBL_o供給GND電位。在進行奇數頁面的讀出時，使奇數選擇電晶體SEL_o、位元線選擇電晶體BLS導通，使偶數選擇電晶體SEL_e關斷，使偶數偏壓選擇電晶體YSEL_e導通，使奇數偏壓選擇電晶體YSEL_o關斷，通過假想電位VIR對偶數位元線GBL_e供給GND電位。這樣，進行基於位元線遮罩（bit line shield）的讀出，因鄰接的位元線間的電容耦合造成的雜訊得以降低。

而且，進行偶數頁面的編程時，使偶數選擇電晶體SEL_e、位元線選擇電晶體BLS導通，使奇數選擇電晶體SEL_o關斷，使偶數偏壓選擇電晶體YSEL_e關斷，使奇數偏壓選擇電晶體YSEL_o導通，通過假想電位VIR對奇數位元線GBL_o供給禁止編程的電壓（例如某正電壓）。進行奇數頁面的編程時，使奇數選擇電晶體SEL_o、位元線選擇電晶體BLS導通，使偶數選擇電晶體SEL_e關斷，使偶數偏壓選擇電晶體YSEL_e導通，使奇數偏壓選擇電晶體YSEL_o關斷，通過假想電位VIR對偶數位元線GBL_e供給禁止編程的電壓。

接下來，對本實施例的快閃記憶體的詳細的編程動作進行說明。本實施例具備下述編程模式（mode），即，當進行被選擇的頁面的編程時，抑制了鄰接的儲存胞元間的FG耦合的影響。

圖4表示本實施例的選擇頁面的編程動作的流程。請配合圖1所示，首先，當經由輸入/輸出緩衝器120而收到編程命令、編程資料、位址等時（S10），通過控制器150開始編程序列（program sequence）。字元線選擇電路160基於列位址資訊Ax來選擇記憶體陣列110的區塊，且選擇被選擇的區塊的字元線。另一方面，行選擇電路180基於行位址資訊Ay，將編程資料載入（load）至頁面緩衝器/讀出電路170。

接下來，開始由字元線選擇電路160所選擇的字元線、即被選擇的頁面的編程（S20）。在選擇頁面的編程時，最先進行偶數頁面的編程（S30），當偶數頁面的編程結束時，接著進行奇數頁面的編程（S40）。為了準確或者有效地進行對儲存胞元的電子注入，使用增量步進脈衝編程（Incremental Step Pulse Program，ISPP）方式。所述方式中，施加初始的編程脈衝，當通過編程校驗判定為不合格時，施加比初始的編程脈衝僅高出1階電壓的編程脈衝，使編程脈衝的電壓依序增加，直至頁面內的所有儲存胞元的編程被判定為合格為止。另外，本例中，在偶數頁面的編程之後進行奇數頁面的編程，但偶數頁面或奇數頁面的分配為任意，在奇數頁面的編程之後進行偶數頁面的編程本質上也相同。

圖5表示偶數頁面的編程的流程，圖6表示奇數頁面的編程的流程。圖7A～圖7F示意性地表示對偶數頁面/奇數頁面進行編程時的因FG耦合造成的儲存胞元的閾值的偏移，e1、e2、e3、e4表示偶數位元線，o1、o2、o3表示奇數位元線，WL1、WL2、WL3表示字元線，影線（hatching）表示儲存胞元的閾值的偏移。而且，表2A～表2C是表示在本實施例的編程中，進行偶數頁面的編程時的閾值的數值例，表2D～表2F是表示在本實施例的編程中，進行奇數頁面的編程時的閾值的數值例。表2A～表2F中，為了便於理解因FG耦合造成的儲存胞元的閾值變化，以“0”至“10”為止的數值例來表示資料“1”的抹除的閾值分佈的下限值至資料“0”的編程的閾值分佈的上限值為止。表2A表2B表2C表2D表2E表2F

首先，如圖5所示，為了進行被選擇的頁面的偶數頁面的編程，對偶數頁面施加第1次的編程脈衝（S100）。將此時的狀態示於圖7A。字元線WL1為選擇頁面。另外，在進行編程之前，設所有儲存胞元處於抹除狀態。此時，頁面緩衝器/讀出電路170中設置有如表2A所示的編程資料“0111010”。即，對於奇數位元線o1、o2、o3，供給資料“1”、即作為禁止編程的電壓，對於偶數位元線e1、e2、e3、e4，供給與資料“0100”相應的電壓。

對於字元線WL1，施加由內部電壓產生電路190所生成的第1次的編程脈衝，對資料“0”的偶數位元線e1、e3、e4的儲存胞元注入電子，儲存胞元的閾值朝正的方向偏移，設閾值偏移至“3”。由於編程有資料“0”的儲存胞元的閾值朝正的方向偏移，因而與此鄰接的儲存胞元的閾值因FG耦合而朝正的方向偏移。具體而言，如表2A所示，奇數位元線o1的儲存胞元的閾值因與偶數位元線e1的儲存胞元的FG耦合而偏移至“1.5”，奇數位元線o2的儲存胞元的閾值因與偶數位元線e3的儲存胞元的FG耦合而成為“1.5”。奇數位元線o3的儲存胞元的閾值因與偶數位元線e3、e4的2個儲存胞元的FG耦合而偏移至“2”。進而，在與選擇頁面WL1鄰接的下條字元線WL2中，偶數位元線e1、e3、e4的儲存胞元的閾值因FG耦合的影響而偏移至“1.2”。而且，奇數位元線o3的儲存胞元的閾值也偏移至“0.2”。通過第1次的編程脈衝的施加，如圖7A所示，與偶數頁面的資料“0”的儲存胞元鄰接的奇數頁面以及下條字元線WL2的偶數頁面的閾值稍許上升。

再次返回圖5，當對偶數頁面的第1次編程脈衝的施加結束時，接下來，控制器150實施用於在選擇頁面內鄰接的儲存胞元即奇數頁面的軟編程的校驗（S102）。如上所述，與編程有資料“0”的偶數頁面的儲存胞元鄰接的儲存胞元的閾值因FG耦合而上升，但在本實施例中，以儲存胞元的閾值因此種FG耦合而上升為前提來進行鄰接的儲存胞元的軟編程，使鄰接的儲存胞元的閾值收斂為固定的值。校驗是對選擇字元線WL1施加校驗電壓，除此以外與通常的讀出動作同樣地進行。表2A的示例中，判定軟編程的校驗合格與否的閾值例如被設定為“2”。其結果，奇數位元線o1、o2的閾值為“1.5”，因此為不合格，奇數位元線o3的閾值為“2”，因此為合格。

控制器150基於校驗的判定結果，對被視為不合格的奇數頁面實施軟編程（S104）。表2A的示例中，對奇數位元線o1、o2的儲存胞元進行軟編程。在軟編程中，將被設定為比通常的編程脈衝低的電壓的軟編程電壓Vsoft施加至選擇字元線WL1，對被視為不合格的奇數位元線o1、o2供給可編程的電壓，對被視為合格的奇數位元線o3供給禁止編程的電壓。而且，對偶數位元線也供給禁止編程的電壓。被視為不合格的奇數位元線o1、o2的儲存胞元的閾值通過軟編程而朝正的方向偏移。反覆進行軟編程及其校驗，直至所有的奇數位元線的儲存胞元的閾值為合格為止（本例中，直至閾值為“2”為止）。其結果，如表2B所示，奇數位元線o1、o2、o3的閾值被收斂為“2”。

接下來，控制器150實施用於與選擇頁面鄰接的下條字元線的偶數頁面的軟編程的校驗（S106）。通過字元線WL1的偶數頁面的資料“0”的編程，鄰接的字元線WL2的偶數頁面的儲存胞元的閾值也會因FG耦合而上升。本實施例中，以鄰接的字元線的偶數頁面的儲存胞元的閾值因FG耦合而上升為前提，對此種儲存胞元進行軟編程，使閾值收斂為大致固定。判定校驗的閾值與奇數頁面的軟編程時相同，因而，判定閾值是否已達到“2”。表2A的示例中，字元線WL2的位元線e1、e2、e3、e4的儲存胞元的閾值小於“2”，因此這些儲存胞元被判定為不合格。

接下來，控制器150對被視為不合格的下條字元線的偶數頁面的儲存胞元進行軟編程（S108）。所述軟編程是與步驟S104時同樣地進行。其結果，如表2B所示，鄰接的字元線WL2的偶數頁面的儲存胞元的閾值被收斂為“2”。這樣，字元線WL1、WL2的鄰接的儲存胞元的閾值通過軟編程而被設定為“2”。

接下來，控制器150實施偶數頁面的編程校驗（S110）。即，當應注入電荷的資料“0”的儲存胞元被判定為不合格時（S112），對所述儲存胞元施加下個編程脈衝，反覆進行步驟S100～步驟S110，直至所有儲存胞元的編程被判定為合格為止。例如，若通過編程校驗而判定的閾值設為“8”，則如表2C所示，選擇頁面的偶數位元線e1、e3、e4的儲存胞元的閾值為“8”或“8”以上。由於偶數位元線e1、e3、e4的儲存胞元的閾值為“8”以上，因而與他們鄰接的儲存胞元的閾值也會因FG耦合而進一步上升。此處應留意的是，當對編程有資料“0”的儲存胞元施加編程電壓時，鄰接的儲存胞元的閾值因軟編程而上升至固定值為止，因此若與不對鄰接的儲存胞元進行軟編程的情況相比，則鄰接的儲存胞元與偶數頁面的編程有資料“0”的儲存胞元之間的電壓差變小，因FG耦合，而閾值的偏移量變小。這樣，當偶數頁面的編程結束時，接著開始奇數頁面的編程（S114）。

接下來，參照圖6來說明奇數頁面的編程。控制器150為了對奇數頁面進行編程，對字元線WL1施加第1次的編程脈衝（S200）。此時，對於偶數位元線，以資料“1”的形式而供給禁止編程電壓，對於奇數位元線，供給與編程資料相應的電壓。表2D～表2F的示例中，對奇數位元線o1、o2、o3設置有“010”，位元線o1、o3的閾值偏移至“4.5”、“4.7”，伴隨於此，鄰接的儲存胞元的閾值也會因FG耦合而上升。圖7D表示奇數頁面的第1次編程的情況。

接下來，控制器150實施用於鄰接的下條字元線WL2的奇數頁面的軟編程的校驗（S202）。判定校驗的閾值與偶數頁面時相同，因而，判定閾值是否已達到“2”。表2D～表2F的示例中，字元線WL2的奇數位元線o1、o2、o3的閾值均小於“2”，因此這些儲存胞元被判定為不合格。

接下來，對被判定為不合格的字元線WL2的奇數頁面進行軟編程（S204）。其結果，如表2E所示，字元線WL2的奇數位元線o1、o2、o3的儲存胞元的閾值被收斂為“2”。

接下來，控制器150進行奇數頁面的編程校驗，若存在不合格的儲存胞元，則對所述儲存胞元施加下個編程脈衝（S200），反覆進行步驟S200～步驟S206，直至最終所有的奇數頁面的儲存胞元合格為止。並且，當奇數頁面的編程結束時，選擇頁面的編程結束（S210）。

圖7F、表2F表示奇數頁面的編程結束時的各儲存胞元的閾值。此處應留意的是，在奇數頁面的編程中，也對鄰接的字元線的奇數頁面進行軟編程，因此資料“1”的儲存胞元與編程有資料“0”的儲存胞元間的電壓差變小，因此，能夠減小因FG耦合造成的閾值的偏移。進而，鄰接的字元線WL2的所有儲存胞元的閾值通過軟編程而朝正的方向偏移，但這些閾值可被收斂在固定的範圍內。這是因為，與編程有資料“0”的儲存胞元的電壓差變小，因FG耦合造成的影響變小。

在進行下條字元線WL2的編程時，在偶數頁面的編程中，也可與奇數頁面的編程時相同，僅實施鄰接的下條字元線WL3的偶數頁面的軟編程。即，跳過（skip）圖5所示流程的步驟S102、步驟S104。其原因在於，如7F或表2F所示，在進行字元線WL2的編程時，字元線WL2的偶數頁面及奇數頁面的所有儲存胞元的閾值已處於經軟編程的狀態。在字元線WL2中，進行資料“0”的編程的儲存胞元與資料“1”的儲存胞元之間的電壓差與未實施軟編程時相比變小，因此，因FG耦合造成的閾值的偏移得以抑制。

圖8表示資料“1”的閾值分佈與資料“0”的閾值分佈。波形J是未對鄰接的儲存胞元實施軟編程的習知的編程方法時的閾值分佈，虛線所示的K是對鄰接的儲存胞元實施了軟編程時的本實施例的編程方法的閾值分佈。本實施例中，如上所述，在偶數頁面的編程過程中，對鄰接的儲存胞元實施軟編程，由此，資料“1”的閾值上升，在編程資料“0”時，與資料“1”的儲存胞元的電壓差變小，因FG耦合造成的閾值的偏移得以抑制。其結果，資料“1”、“0”的閾值的分佈幅度較之習知而窄幅化。

所述實施例中，表示了儲存胞元儲存1位元的資料的示例，但儲存胞元也可儲存多位元的資料。進而，所述實施例中，表示了NAND串形成在基板表面的示例，但NAND串也可立體地形成在基板表面。

如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。

100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧高速緩衝記憶體
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧頁面緩衝器/讀出電路
172‧‧‧鎖存電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧位元線選擇電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLCD‧‧‧傳輸電晶體
BLK（0）～BLK（m）‧‧‧區塊
BLPRE‧‧‧預充電電晶體
BLS‧‧‧位元線選擇電晶體
C‧‧‧電容器
C1、C2、C3‧‧‧控制信號
e1、e2、e3、e4、GBL_e‧‧‧偶數位元線
J、K‧‧‧閾值分佈
MC1～MC64‧‧‧儲存胞元
N1‧‧‧共用節點
NU‧‧‧NAND串單元
o1、o2、o3、GBL_o‧‧‧奇數位元線
S10～S40、S100～S114、S200～S210‧‧‧步驟
SEL_e‧‧‧偶數選擇電晶體
SEL_o‧‧‧奇數選擇電晶體
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共用源極線
SN‧‧‧讀出節點
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
Vers‧‧‧抹除電壓
VIR‧‧‧假想電位
Vpass‧‧‧通過電壓
Vprog‧‧‧編程電壓
Vread‧‧‧讀出電壓
WL1、WL2、WL3‧‧‧字元線
YSEL_e‧‧‧偶數偏壓選擇電晶體
YSEL_o‧‧‧奇數偏壓選擇電晶體

圖1是表示本發明的實施例的快閃記憶體的一結構例的方塊圖。圖2是表示本發明的實施例的快閃記憶體的NAND串（string）的結構的電路圖。圖3是表示本實施例的快閃記憶體的位元線選擇電路及頁面緩衝器/讀出電路的一例的圖。圖4是本發明的實施例的快閃記憶體的選擇頁面的編程的動作流程。圖5是本實施例的選擇頁面的偶數頁面的編程的動作流程。圖6是本實施例的選擇頁面的奇數頁面的編程的動作流程。圖7A、圖7B、圖7C是示意性地表示在本實施例的編程中，進行偶數頁面的編程時的儲存胞元的閾值變化的圖。圖7D、圖7E、圖7F是示意性地表示在本實施例的編程中，進行奇數頁面的編程時的儲存胞元的閾值變化的圖。圖8是對本實施例的編程的效果進行說明的圖。

S100~S114‧‧‧步驟

Claims

一種反及型快閃記憶體的編程方法，其中，所述編程方法是對反及型快閃記憶體的頁面進行編程，所述編程方法包括：選擇記憶體陣列的頁面的步驟；對選擇頁面的偶數頁面進行編程的步驟；以及在所述偶數頁面的編程結束後對所述選擇頁面的奇數頁面進行編程的步驟，其中所述對所述選擇頁面的所述偶數頁面進行編程的步驟包括：對所述選擇頁面的所述偶數頁面施加編程電壓的步驟；在對所述選擇頁面的所述偶數頁面施加編程電壓之後，對用於所述選擇頁面的奇數頁面實施軟編程的第1校驗的步驟；以及基於所述第1校驗的判定結果，對所述選擇頁面的所述奇數頁面進行軟編程的步驟。
如申請專利範圍第1項所述的反及型快閃記憶體的編程方法，其中所述對所述選擇頁面的所述偶數頁面進行編程的步驟還包括：對用於與所述選擇頁面鄰接的下條字元線的偶數頁面實施軟編程的第2校驗的步驟；以及基於所述第2校驗的判定結果，對與所述選擇頁面鄰接的下條字元線的偶數頁面進行軟編程的步驟。
如申請專利範圍第1項或第2項所述的反及型快閃記憶體的編程方法，其中，所述對所述選擇頁面的所述奇數頁面進行編程的步驟包括：對所述奇數頁面施加編程電壓的步驟；以及對與所述奇數頁面鄰接的下條字元線的奇數頁面進行軟編程的步驟。
如申請專利範圍第3項所述的反及型快閃記憶體的編程方法，其中，所述對與所述奇數頁面鄰接的下條字元線的奇數頁面進行軟編程的步驟包括用於軟編程的校驗。
如申請專利範圍第1項或第2項所述的反及型快閃記憶體的編程方法，其中，所述對所述選擇頁面的所述偶數頁面進行編程的步驟包括用於編程的校驗，所述對所述選擇頁面的所述奇數頁面進行編程的步驟包括用於編程的校驗。
一種反及型的快閃記憶體，包括：記憶體陣列，形成有多個儲存胞元；頁面選擇部件，選擇所述記憶體陣列的頁面；以及編程部件，進行由所述頁面選擇部件所選擇的選擇頁面的編程，所述編程部件包括對所述選擇頁面的偶數頁面進行編程的部件、對所述儲存胞元進行軟編程的部件、及對所述選擇頁面的奇數頁面進行編程的部件，所述編程部件對所述選擇頁面的偶數頁面施加編程電壓，在對所述選擇頁面的所述偶數頁面施加編程電壓之後，所述編程部件對用於所述選擇頁面的奇數頁面實施軟編程的第1校驗，並基於所述第1校驗的判定結果，對所述選擇頁面的所述奇數頁面進行軟編程。
如申請專利範圍第6項所述的快閃記憶體，其中，所述編程部件對用於與所述選擇頁面鄰接的下條字元線的偶數頁面實施軟編程的第2校驗，並基於所述第2校驗的判定結果，對與所述選擇頁面鄰接的下條字元線的偶數頁面進行軟編程。
如申請專利範圍第6項或第7項所述的快閃記憶體，其中，所述進行軟編程的部件進而在所述奇數頁面的編程過程中，對與所述奇數頁面鄰接的下條字元線的奇數頁面進行軟編程。
如申請專利範圍第6項所述的快閃記憶體，其中，所述對所述選擇頁面的偶數頁面進行編程的部件包括用於編程的校驗，所述對所述選擇頁面的奇數頁面進行編程的部件包括用於編程的校驗。