JP2017162528A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ消去動作におけるメモリセルの閾値分布を改善することのできる不揮発性
半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、複数のメモリセルがそれぞれ直列に
接続された複数のメモリストリングと、前記複数のメモリセルにそれぞれ接続され、前記
複数のメモリストリングに共通接続された複数のワード線と、を含むメモリセルブロック
と、前記メモリセルブロックに含まれる前記複数のメモリセルのデータの消去を行う制御
回路であって、ベリファイ動作によって前記複数のワード線のうち特定のワード線に接続
されたメモリセルの閾値電圧の判定を行い、前記判定の結果に基づき前記メモリセルブロ
ックに対し行われる消去シークエンスを制御する制御回路と、を備える。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

半導体記憶装置の一つとして、電気的に書き替え可能なＥＥＰＲＯＭが知られている。
特に、ＮＡＮＤセル型ＥＥＰＲＯＭは他メモリと比較して高集積化ができるものとして注
目されている。

特開２００６−１６４４０８号公報

本実施形態が解決しようとする課題は、データ消去動作におけるメモリセルの閾値分布
を改善することのできる不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置は、複数のメモリセルがそれぞれ直列に接続された
複数のメモリストリングと、前記複数のメモリセルにそれぞれ接続され、前記複数のメモ
リストリングに共通接続された複数のワード線と、を含むメモリセルブロックと、前記メ
モリセルブロックに含まれる前記複数のメモリセルのデータの消去を行う制御回路であっ
て、ベリファイ動作によって前記複数のワード線のうち特定のワード線に接続されたメモ
リセルの閾値電圧の判定を行い、前記判定の結果に基づき前記メモリセルブロックに対し
行われる消去シークエンスを制御する制御回路と、を備える。

第一乃至第三の実施形態にかかるＮＡＮＤ型フラッシュメモリの構成を示すブロック図。 第一乃至第三の実施形態にかかるメモリセルアレイの回路図。 第一の実施形態にかかるデータ消去シークエンスを説明するフローチャート。 第一の実施形態にかかるデータ消去シークエンスを説明するフローチャート。 第一の実施形態にかかるメモリセルの閾値分布を説明する図。 第一の実施形態にかかるデータ消去シークエンス時にメモリセルに印加される電圧の詳細を説明する図。 第二の実施形態にかかるデータ消去シークエンスを説明するフローチャート。 第二の実施形態にかかるデータ消去シークエンスを説明するフローチャート。 第三の実施形態にかかるデータ消去シークエンスを説明するフローチャート。 第三の実施形態にかかるデータ消去シークエンスを説明するフローチャート。

（第一の実施形態）
以下、第一の実施形態にかかるＮＡＮＤ型フラッシュメモリについて図１〜図６を参照
して説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類
似の符号で表している。但し、図面は厚さと平面寸法との関係、比率等は現実のものとは
異なり、模式的または概念的なものである。

図１は、第一の実施形態にかかるＮＡＮＤ型フラッシュメモリ１０のブロック図である
。ＮＡＮＤ型フラッシュメモリ１０は、電気的に書き替え可能なＥＥＰＲＯＭセルから構
成されたメモリセルが、マトリクス状に配置されたメモリセルアレイ１１を備える。メモ
リセルアレイ１１には、メモリセルに印加される電圧を制御するために、複数のビット線
ＢＬ、複数のワード線ＷＬ、及びソース線ＳＬが配設される。

複数のワード線にはワード線制御回路１２が接続され、複数のビット線にはビット線制
御回路１３が接続される。カラムデコーダ１４はアドレスデコーダ１５の出力信号に応じ
てビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をビット線制
御回路１３に送る。

入出力制御回路１６は外部から各種コマンドＣＭＤ及びアドレス信号ＡＤＤを受け、デ
ータＤＴの送受信を行う。入出力制御回路１６からデータ入出力バッファ１７に送られた
アドレス信号はアドレスデコーダ１５でデコードされ、ロウアドレスをワード線制御回路
１２に送り、カラムアドレスをカラムデコーダ１４に送る。入出力制御回路１６からデー
タ入出力バッファ１７に送られたコマンドは、制御回路１８に送られる。制御回路１８に
は外部からチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネ
ーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ及びコマンドラッチイネーブル
信号ＣＬＥ等を含む外部制御信号が入力される。制御回路１８は、制御信号を発生し、ワ
ード線制御回路１２、ビット線制御回路１３及び制御電圧発生回路１９等に送られる。制
御回路１８はこの制御信号を用いて、ＮＡＮＤ型フラッシュメモリ１０の各種動作を統括
的に制御する。パラメータ記憶部２０は入出力制御回路１６及び制御回路１８に接続され
る。

次に、図１に示したメモリセルアレイ１１の構成について説明する。図２はメモリセル
アレイ１１の回路図である。本実施形態においてメモリセルアレイ１１は複数のブロック
ＢＬＫ０〜ｊ−１（ｊ個）に分割されている。ここでは、「ブロック」とはデータ消去の
最小単位である。各ブロックは、Ｘ方向に沿って順に配列された複数（ｍ個）のＮＡＮＤ
ストリングＮＳを備える。各ＮＡＮＤストリングにおいて、複数（ｎ個）のメモリセルは
、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それ
ぞれの電流経路が直列に接続して構成される。ＮＡＮＤストリングに含まれる選択トラン
ジスタＳＴ１は、ドレインがビット線に接続され、ゲートが選択ゲート線ＳＧＤに共通接
続される。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ２は、ソースがソース線
に共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続される。

各メモリセルはｐ型ウェル上に形成され、電荷蓄積層（浮遊ゲート電極等）を有する積
層ゲートを備えたＭＯＳＦＥＴから構成される。メモリセルの積層ゲートはｐ型ウェル上
にゲート絶縁膜を介して形成された電荷蓄積層及び電荷蓄積層上に絶縁膜を介して形成さ
れた制御ゲート電極を含む。メモリセルは、電荷蓄積層に蓄えられる電子の数に応じて閾
値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルは２値を記
憶するようにしても良いし、多値を記憶するように構成しても良い。

ＮＡＮＤストリングにおいて、最もソース線側（選択トランジスタＳＴ２側）に位置す
るメモリセルから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続さ
れる。したがって、ワード線ＷＬｎ−１に接続されるメモリセルのドレインは選択トラン
ジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されるメモリセルのソースは選
択トランジスタＳＴ２のドレインに接続される。ワード線ＷＬ０〜ＷＬｎ−１はＸ方向（
ロウ方向）に延在する。

ワード線ＷＬ０〜ＷＬｎ−１は、１つのブロック内の複数のＮＡＮＤストリング間で、
メモリセルの制御ゲート電極を共通接続する。つまり、ブロック内において同一行にある
メモリセルの制御ゲート電極は、同一のワード線に接続される。同一のワード線に接続さ
れるｍ個のメモリセルはページとして取り扱われ、このページごとにデータの書き込み及
び読み出しが行われる。

また、ビット線ＢＬ０〜ｍ−１は、ブロックＢＬＫ０〜ｊ−１間で、選択トランジスタ
ＳＴ１のドレインを共通接続する。つまり、ブロックＢＬＫ０〜ｊ−１内において同一列
にあるＮＡＮＤストリングは、同一のビット線に接続される。ビット線ＢＬ０〜ｍ−１は
、Ｘ方向と交差するＹ方向（カラム方向）に延在する。

各ビット線は、センスアンプＳＡ及びデータラッチＤＬに接続される。センスアンプ及
びデータラッチは、ビット線制御回路１３に含まれる。センスアンプは、データの読み出
し時、ビット線の電位変動を検知及び増幅し、メモリセルが記憶するデータを判別する。
また、センスアンプは、データの書き込み時、ビット線を充電又は放電させる。データラ
ッチは、メモリセルから読み出されたデータ及びメモリセルに書き込むデータを、一時的
に記憶する。

次に、本実施形態にかかるＮＡＮＤ型フラッシュメモリ１０のデータ消去について説明
する。

図３にＮＡＮＤ型フラッシュメモリ１０のデータ消去の一連の流れを説明するフローチ
ャートを示す。この図３に示す一連の流れをデータ消去シークエンスとする。

データ消去シークエンスでは、まず、プリ−プリプログラムベリファイ（Ｐｒｅ−Ｐｒ
ｅ Ｐｒｏｇｒａｍ Ｖｅｒｉｆｙ）Ｓ３０を行う。プリ−プリプログラムベリファイＳ
３０では任意のブロックに対して、プリプログラム（Ｐｒｅ Ｐｒｏｇｒａｍ）Ｓ３１を
実行するか否かを判定する。

プリ−プリプログラムベリファイＳ３０における判定動作は、任意のブロック中の特定
ワード線（特定ＷＬ）に任意のプリ−プリプログラムベリファイ判定閾値電圧Ｖ１（たと
えば０．５Ｖ）を印加する。プリ−プリプログラムベリファイ判定閾値電圧Ｖ１は特定ワ
ード線に接続されたメモリセルの閾値を読み出す時の電圧のため、特定のワード線以外に
接続されたメモリセルをそれらの閾値によらず導通させるため、特定ワード線以外のワー
ド線に印加される読み出し電圧を超えないように設定する。

この時、特定ワード線の全てのメモリセルが任意のプリ−プリプログラムベリファイ判
定閾値電圧Ｖ１よりも小さな閾値電圧を有する場合には、プリプログラムＳ３１が必要（
Ｙｅｓ）と判定されプリプログラムＳ３１を実行する。特定ＷＬにＶ１以上の閾値電圧を
有するメモリセルが少なくとも１つ存在する場合は、プリプログラムＳ３１が不要（Ｎｏ
）と判定され、プリプログラムＳ３１を行わずにデータ消去動作Ｓ３３が行われる。すな
わち、Ｖ１以上の閾値電圧を有するメモリセルの数が１未満（つまり０）である場合に書
き込み動作を行い、Ｖ１以上の閾値電圧を有するメモリセルの数が１以上の場合は書き込
み動作を行わない。そのため、本実施形態では、プリプログラムＳ３１の発生頻度が小さ
くなる。

なお、上記のプリ−プリプログラムベリファイの判定動作において、Ｖ１以上の閾値電
圧を有するメモリセルの数は１に限定されず、あらかじめ決められた任意の数としてもよ
い。例えば、任意の数が５の場合、Ｖ１以上の閾値電圧を有するメモリセルの数が１〜４
である場合に書き込み動作を行い、Ｖ１以上の閾値電圧を有するメモリセルの数が５以上
の場合は書き込み動作を行わない。

特定ワード線とは、たとえばＳＧＳ側の１本のワード線ＷＬ０である。つまり、ＷＬ０
に位置する全てのメモリセルの閾値電圧がＶ１未満であった場合に、プリプログラムＳ３
１が実行される。ただし特定のワード線は、ワード線ＷＬ０に限定されない。

なお、本実施形態におけるワード線とは実効的なデータを保持するワード線であり、ダ
ミーワード線を含まない。また、以下に記載のワード線においても全て同様に扱うことと
する。

プリプログラムＳ３１が必要と判定された場合、選択したブロックに対しブロック単位
で全てのワード線に“０”データの書き込み動作をし、選択したブロック内のメモリセル
の閾値電圧は正に動く。プリプログラムＳ３１を実行する際のプリプログラム電圧Ｖｐ１
はたとえば１３Ｖである。

プリプログラムＳ３１実行後はプリプログラムベリファイ（Ｐｒｅ Ｐｒｏｇｒａｍ
Ｖｅｒｉｆｙ）Ｓ３２を行なう。プリプログラムベリファイＳ３２では、プリプログラム
Ｓ３１の書き込みによる閾値の上昇が十分であるかどうかを確認する。この時全てのワー
ド線にプリプログラムベリファイ判定閾値電圧Ｖｐｐ１を印加し、任意のメモリストリン
グの少なくとも１つのメモリセルの閾値電圧がＶｐｐ１より大きい場合に書き込みが十分
と判定される。全てのメモリセルの閾値電圧がＶｐｐ１以下である場合に、書き込みが不
十分であると判定され、再びプリプログラムＳ３１へと戻り、プリプログラムベリファイ
Ｓ３２がパスになるまで実行される。プリプログラムベリファイＳ３２をパスすると、デ
ータ消去動作Ｓ３３（Ｅｒａｓｅ）が行なわれる。

データ消去動作Ｓ３３では、選択したブロック内の全ての制御ゲートを０Ｖとし、ビッ
ト線、ソース線、p型ウェル(もしくはp型基板)、非選択ブロック中の制御ゲート及び全て
の選択ゲートに高電圧を印加する。これにより、選択ブロック中の全てのメモリセルにお
いて浮遊ゲートの電子がp型ウェル(もしくはp型基板)に放出され、閾値電圧は負方向にシ
フトする。

データ消去動作Ｓ３３が行われた後は、選択したブロックにおける全てのメモリセルが
消去状態にあるかどうかの確認動作を行う。この確認動作を「イレーズベリファイ（Ｅｒ
ａｓｅ Ｖｅｒｉｆｙ）Ｓ３４」とする。消去状態とは、閾値電圧が負に維持された状態
（“１”データを記憶した状態）である。イレーズベリファイによって全てのメモリセル
が消去状態にある場合には、データ消去シークエンスが終了する。一方、選択したブロッ
ク中に消去が不十分なメモリセルが存在する場合、再度データ消去動作Ｓ３３を行う。す
べてのメモリセルが消去状態となるまでこのステップを繰り返す。

プリ−プリプログラムベリファイＳ３０において、プリプログラムＳ３１が不要と判定
されたメモリセルを有するブロックにおいても同様にイレーズＳ３３及びイレーズベリフ
ァイＳ３４が実行される。

プリプログラムＳ３１を行うことによって、イレーズ後にプログラムをした場合のメモ
リセルの閾値分布幅の広がりが改善する。しかし、全てのブロックでプリプログラムＳ３
１を行うと、書き込みの必要が無いメモリセルに対しても余分なストレスが加わることと
なる。そのため、本実施形態にかかるＮＡＮＤ型フラッシュメモリ１０は、プリプログラ
ムＳ３１前にプリ−プリプログラムベリファイＳ３０を行い、ブロック単位でプリプログ
ラムＳ３１を行うか否かを判定し、その結果に基づき、プリプログラムＳ３１を行うべき
ブロックだけプリプログラムＳ３１の対象とする。その結果書き込みストレスが低減し、
不良ビットを低減することができる。

なお、本実施形態において、図４に示すようにプリプログラムベリファイＳ３２を行わ
ずに消去動作Ｓ３３に進むことも可能である。その場合、プリプログラムＳ３１を複数回
行うことがないので、書き込みストレスが低減し、データ消去シークエンスに要する時間
が短くなる。

図５（ａ）は本実施形態にかかるメモリセルの閾値分布を示したものである。図５（ａ
）には、イレーズのみを行う場合（Ｘ）、イレーズ前に必ずプリプログラムを行う場合（
Ｚ）及びプリ−プリプログラムベリファイを導入し、イレーズ前にプリプログラムを行う
か否かを判定する場合（本実施形態：Ｙ）の３パターンのメモリセルのイレーズ後に再び
プログラムを行った際の閾値分布幅を示す。

図５（ｂ）には、図５（ａ）と同条件下でプログラム及びイレーズを繰り返したときの
プログラム及びイレーズ回数（ＷＥ ｃｙｃｌｅ）に対する不良ビット数（Ｆａｉｌ Ｂ
ｉｔ Ｃｏｕｎｔ：ＦＢＣ）を示す。図５（ａ）、（ｂ）に示すように、プリプログラム
Ｓ３１を行うことによってメモリセルの閾値分布幅が狭く改善されているが、プログラム
及びイレーズ回数が多くなるにつれて、ＦＢＣが上昇する（Ｚ）。一方でプリ−プリプロ
グラムベリファイをプリプログラム前に行うことで、プリプログラムを行わない場合と同
程度にまでＦＢＣが減少する（Ｙ）。

以下、図５（ａ）においてプリプログラムによって分布幅が狭く改善される理由につい
て説明する。閾値分布はプリプログラム後にイレーズをすると、プリプログラムによって
過消去が抑えられるためイレーズ後の閾値分布幅が狭くなる。その後プログラムを行うと
、イレーズ状態からプログラム状態へのスイング量が小さくなり、隣接セル間の干渉が小
さくなることで、結果的に分布が狭く見える。

次に、上述したデータ消去シークエンス時のメモリセルに印加される電圧の詳細を説明
する。図６は本実施形態にかかるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１１中
の図２に示したＹ方向の１ＮＡＮＤストリングＮＳを示す模式図である。本実施形態にか
かるメモリセルアレイ１１では選択ゲート線ＳＧＳ及びＳＧＤの間に１２８本のワード線
（ＷＬ０〜１２７）が並ぶ。

図６（ａ）は上述したプリ−プリプログラムベリファイＳ３０におけるＮＡＮＤストリ
ングの状態を示す。特定ＷＬであるＷＬ０にプリ−プリプログラムベリファイ判定閾値電
圧Ｖ１を印加する。ＷＬ０以外のワード線（ＷＬ１〜１２７）には読み出し電圧Ｖｒｅａ
ｄ１が印加される。読み出し電圧Ｖｒｅａｄ１はＶ１よりも高い電圧、たとえば５Ｖを用
いる。

プリ−プリプログラムベリファイＳ３０によってプリプログラムＳ３１が必要と判定さ
れた場合、図６（ｂ）に示すように、全てのワード線にプリプログラム電圧Ｖｐ１を印加
する。プリプログラムＳ３１後、図６（ｃ）に示すように、全てのワード線にプリプログ
ラムベリファイ判定閾値電圧Ｖｐｐ１を印加する（プリプログラムベリファイＳ３２）。
なお、上述したように、図６（ｃ）の動作は省略することもできる。

プリプログラムベリファイＳ３２をパスすると、図６（ｄ）に示すようにｐ型ウェル（
ｐ型基板）に消去電圧Ｖｅｒａが印加され、データ消去動作Ｓ３３が終了する。図６（ａ
）においてプリプログラムＳ３１が必要ないと判定された場合は、図６（ｂ）、（ｃ）の
過程を飛ばして図６（ｄ）が実行される。

プリ−プリプログラムベリファイＳ３０において、ワード線ＷＬ０以外のワード線を特
定ワード線とすることも可能である。たとえば、ＮＡＮＤストリングの中央やＳＧＤ側に
位置するワード線である。

なお、ＮＡＮＤストリングのＳＧＳ側、中央、ＳＧＤ側といったように特定ワード線の
位置を選択する理由は、プリ−プリプログラムベリファイＳ３０前の書き込みにおいて、
ＳＧＳ側または中央のワード線までしか書き込まれていない場合を考慮するものである。

ＳＧＳ側を選択する利点は以下のような内容が考えられる。ＳＧＳ側または中央のワー
ド線までしか書き込まれていない場合に、ＳＧＤ側のメモリセルを選択すると、実際には
閾値電圧Ｖ１よりも閾値電圧が高いメモリセルが他のワード線に存在するにもかかわらず
、全てのメモリセルが閾値電圧Ｖ１未満と判定される。その後プリプログラムを行うこと
になり、余分な書き込みストレスが加わる。その結果不良ビットが多発する可能性がある
。ＳＧＳ側のワード線（たとえばＷＬ０）を選択すれば、ＳＧＳ側または中央のワード線
までしか書き込まれていない場合も確実に書き込みがあると判定されるためプリプログラ
ムを行う必要がなく、不良ビットの発生を避けることができる。

一方でＳＧＤ側を選択する利点は以下のような内容が考えられる。ＳＧＳ側または中央
のワード線までしか書き込まれていない場合、ＳＧＤ側のワード線のメモリセルは消去状
態にある。ＳＧＳ側を選択した場合に、書き込みがあると判定され、プリプログラムを行
わずに消去動作を行う。ＳＧＤ側の消去状態のメモリセルは、さらに消去動作を行うため
過消去状態となる。ＳＧＤ側のワード線（たとえばＷＬ１２７）を選択すれば、全てのメ
モリセルが閾値電圧Ｖ１未満のためプリプログラムＳ３１によって書き込みを行った後に
消去動作を行うことが可能となる。よって過消去状態を避けることができる。

また、ＮＡＮＤストリングのＳＧＳ側、中央及びＳＧＤ側のワード線を組み合わせて特
定ワード線としても良い。その場合、特定ワード線は複数となる。もちろん、ＳＧＳ側、
中央及びＳＧＤ側のいずれか一つの領域からワード線を複数本選択し特定ワード線として
も良い。

なお、本実施形態では１２８本のワード線を示しているが、メモリセルアレイ内のワー
ド線の本数はこれに限定されない。

本実施形態に係るＮＡＮＤ型フラッシュメモリ１０によれば、プリプログラムＳ３１を
行うか否かを全てのワード線によって判定するのではなく、特定ワード線によって判定す
るため、消去動作に要する時間が短くなる。

（第二の実施形態）
次に、第二の実施形態にかかるＮＡＮＤ型フラッシュメモリ１０について図７及び図８
を用いて説明する。

図７は第二の実施形態にかかるＮＡＮＤ型フラッシュメモリ１０のデータ消去シークエ
ンスを説明するフローチャートである。なお、本実施形態にかるＮＡＮＤ型フラッシュメ
モリ１０やメモリセルアレイ１１の構成は、第一の実施形態と同様である。

本実施形態のデータ消去シークエンスは、メモリセルの閾値電圧に応じたプリプログラ
ム電圧を選択するという点で第一の実施形態と異なる。

図７に示すようにプリ−プリプログラムベリファイＳ４０は三段階の判定閾値電圧によ
って実行される。第一のプリ−プリプログラムベリファイ（Ｓ４０ａ）では、プリ−プリ
プログラムベリファイ判定閾値電圧Ｖ０（たとえば２Ｖ）を特定ワード線に印加する。次
に、第二のプリ−プリプログラムベリファイ（Ｓ４０ｂ）では、Ｖ０より大きいプリ−プ
リプログラムベリファイ判定閾値電圧Ｖ１（たとえば４Ｖ）を特定ワード線に印加する。
第三のプリ−プリプログラムベリファイ（Ｓ４０ｃ）では、Ｖ１より大きいプリ−プリプ
ログラムベリファイ判定閾値電圧Ｖ２（たとえば６Ｖ）を特定ワード線に印加する。つま
り、Ｖ０、Ｖ１、Ｖ２の順に大きくなっている。最後に、プリ−プログラムジャッジ（Ｐ
ｒｅ−Ｐｒｅ Ｐｒｏｇｒａｍ Ｊｕｄｇｅ）を行なう（Ｓ４０ｄ）。プリ−プログラム
ジャッジＳ４０ｄでプリプログラムＳ４１を行うか否か、また、プリプログラムＳ４１を
行う場合の望ましいプリプログラム電圧Ｖｐを判定する。

次にプリプログラムＳ４１を行う。プリ−プリプログラムベリファイＳ４０において、
特定ワード線の全てのメモリセルの閾値電圧がＶ０よりも低いと判定された場合は、プリ
プログラム電圧Ｖｐ２（たとえば１４Ｖ）が印加される（Ｓ４１ｃ）。特定ワード線の少
なくとも１つのメモリセルの閾値電圧がＶ０以上であるが、全てのメモリセルの閾値電圧
がＶ１よりは低いと判定された場合は、Ｖｐ２より小さいプリプログラム電圧Ｖｐ１（た
とえば１３Ｖ）が印加される（Ｓ４１ｂ）。特定ワード線の少なくとも１つのメモリセル
の閾値電圧がＶ１以上であるが、全てのメモリセルの閾値電圧がＶ２よりは低いと判定さ
れた場合は、Ｖｐ１より小さいプリプログラム電圧Ｖｐ０（たとえば１２Ｖ）が印加され
る（Ｓ４１ａ）。つまり、Ｖｐ２、Ｖｐ１、Ｖｐ０の順に小さくなっている。特定ワード
線の少なくとも１つのメモリセルの閾値電圧がＶ２以上であると判定された場合は、プリ
プログラムＳ４１は行わない。

プリプログラムＳ４１後は第一の実施形態の同様なプリプログラムベリファイＳ４２に
よってプリプログラムＳ４１の書き込みによる閾値の上昇が十分であるかどうかを確認す
る。十分ではなく再度プリプログラムＳ４１を行うように判定された場合は、再びプリ−
プリプログラムベリファイＳ４０へと戻り再び三段階の判定閾値電圧を印加し、プリプロ
グラム電圧（Ｖｐ０／Ｖｐ１／Ｖｐ２）を決定し直す。このプリ−プリプログラムベリフ
ァイＳ４０及びプリプログラムＳ４１は、プリプログラムベリファイＳ４２をパスするま
で繰り返される。プリプログラムベリファイＳ４２をパスすると、その後は第一の実施形
態同様にイレーズ（Ｓ４３）及びイレーズベリファイ（Ｓ４４）が実行される。

なお、図８に示すように、プリプログラムベリファイＳ４２を行わずに消去動作Ｓ４３
に進むことも可能である。この場合、プリプログラムＳ４１が一度で終わるため、書き込
みストレスが低減し、データ消去シークエンスに要する時間が短くなる。また、本実施形
態における特定ワード線とは、第一の実施形態と同様であるためその説明は省略する。

本実施形態にかかるＮＡＮＤ型フラッシュメモリによると、第一の実施形態と比較して
、プリ−プリプログラムベリファイＳ４０によって望ましいプリプログラム電圧の設定が
可能であるため、不良ビットの発生を抑制することができる。

（第三の実施形態）
次に、図９及び図１０を用いて第三の実施形態について説明する。第三の実施形態は、
第一及び第二の実施形態の変形例である。

図９（ａ）は第一の実施形態にかかるデータ消去シークエンスにソフトプログラム（Ｓ
ｏｆｔ Ｐｒｏｇｒａｍ）動作を加えたものである。ソフトプログラム動作は、データ消
去後の過消去状態を避けるために、データ消去後のメモリセルに低い書き込み電圧を印加
する動作である。

図９（ａ）に示すように、イレーズベリファイＳ３４後にソフトプログラムＳ３５を行
なう。ソフトプログラムＳ３５では通常の書き込み時にかかるプログラム電圧Ｖｐよりも
低い書き込み電圧Ｖｓｐを全てのワード線に印加する。ソフトプログラムＳ３５実行後は
、インテリジェントソフトプログラムベリファイ（ＩＴＳＰ Ｖｅｒｉｆｙ）を行う（Ｓ
３６）。ここでは図９（ｂ）の閾値分布に示すように、消去状態のメモリセルのうち、所
定個数がＩＴＳＰベリファイ閾値電圧ＳＰＶ０（たとえば−０．８５Ｖ）を超えたことを
確認する動作として行われる。所定個数がＳＰＶ０を超えると、ＩＴＳＰベリファイＳ３
６がパスとなる。パスしない場合は再びソフトプログラムＳ３５に戻り、ソフトプログラ
ム電圧Ｖｓｐ値を大きくし、パスになるまで繰り返す。ＩＴＳＰベリファイＳ３６をパス
すると、ソフトプログラムベリファイ（Ｓｏｆｔ Ｐｒｏｇｒａｍ Ｖｅｒｉｆｙ）を行
う（Ｓ３７）。

ソフトプログラムベリファイＳ３７では、ＳＰＶ０より少し高い閾値であるソフトプロ
グラムベリファイ判定閾値ＳＰＶ１（たとえば−０．６５Ｖ）を設定し、全メモリセルが
ＳＰＶ１以下に分布していることを確認する。全メモリセルがＳＰＶ１以下のときソフト
プログラムベリファイＳ３７がパスとなるが、メモリセルの閾値の上限値がＳＰＶ１を超
えてしまった場合は、フェイル（失敗）となる。その場合データ消去シークエンスの始め
からやり直し、ソフトプログラムベリファイＳ３７がパスするまで繰り返される（図示し
ていない）。以上でソフトプログラム動作を追加したデータ消去シークエンスが完了する
。

なお、ソフトプログラム動作は図１０に示すように、第二の実施形態で示したデータ消
去シークエンスに追加することも可能である。

また、第一及び第二の実施形態で示したように、図９及び図１０においてプリプログラ
ムベリファイ動作（Ｓ３２、Ｓ４２）を行わずに消去動作（Ｓ３３、Ｓ４３）に進むこと
も可能である。

本実施形態に係るＮＡＮＤ型フラッシュメモリによると、消去動作後にソフトプログラ
ム動作を追加することにより、メモリセルの過消去状態を解消できる。そのため、消去動
作時に過消去状態となった際、次に書き込みをするときに不良ビットが増加するという問
題を解決することができる。

なお、第一、第二及び第三の実施形態において、二次元のＮＡＮＤ型フラッシュメモリ
を例として説明したが、全ての実施形態は三次元のメモリセルにも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。

１０ ＮＡＮＤ型フラッシュメモリ、１１ メモリセルアレイ、１２ ワード線制御回路
、１３ ビット線制御回路、１４ カラムデコーダ、１５ アドレスデコーダ、１６ 入
出力制御回路、１７ データ入出力バッファ、１８ 制御回路、１９ 制御電圧発生回路
、２０ パラメータ記憶部

Claims (6)

1. 複数のメモリセルがそれぞれ直列に接続された複数のメモリストリングと、前記複数の
   メモリセルにそれぞれ接続され、前記複数のメモリストリングに共通接続された複数のワ
   ード線と、を含むメモリセルブロックと、
   前記メモリセルブロックに含まれる前記複数のメモリセルのデータの消去を行う制御回路
   であって、
   ベリファイ動作によって前記複数のワード線のうち特定のワード線に接続されたメモリ
   セルの閾値電圧の判定を行い、前記判定の結果に基づき前記メモリセルブロックに対し行
   われる消去シークエンスを制御する制御回路と、
   を備えた不揮発性半導体記憶装置。
2. 前記制御回路は、前記ベリファイ動作によって前記特定のワード線に接続されたメモリ
   セルのうち、特定の閾値電圧以上の閾値電圧を有するメモリセルの数があらかじめ決めら
   れた数未満であると判定された場合に書き込み動作を行い、前記特定の閾値電圧以上の閾
   値電圧を有するメモリセルの数が前記あらかじめ決められた数以上であると判定された場
   合は書き込み動作を行わないことを特徴とする請求項１に記載の不揮発性半導体記憶装置
   。
3. 前記複数のワード線は２本の選択ゲート線で挟まれ、
   前記特定のワード線は選択ゲート線と隣接しているワード線、または、中央に位置する
   ワード線を含み、
   前記特定のワード線に接続されたメモリセルは実効的なデータを保持することを特徴と
   する請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記特定のワード線は、１本であることを特徴とする請求項１乃至３のいずれか１項に
   記載の不揮発性半導体記憶装置。
5. 前記書き込み動作は複数回行うことを特徴とする請求項２に記載の不揮発性半導体記憶
   装置。
6. 前記ベリファイ動作は、複数値の閾値電圧によって複数回行なうことを特徴とする請求
   項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。

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