KR20060042881A

KR20060042881A - 불휘발성 반도체 기억 시스템

Info

Publication number: KR20060042881A
Application number: KR1020050008059A
Authority: KR
Inventors: 도모하루 다나까
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-01-28
Filing date: 2005-01-28
Publication date: 2006-05-15
Also published as: US20050188147A1; JP4284200B2; US20090279365A1; JP2005216345A; KR100671365B1

Abstract

불휘발성 반도체 기억 시스템은, 복수의 전기적으로 소거 및 기입 가능한 불휘발성 반도체 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 제1 메모리 블록 그룹과, 복수의 전기적으로 소거 및 기입 가능한 불휘발성 반도체 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 제2 메모리 블록 그룹을 구비한다. 상기 제2 메모리 블록 그룹의 블록 어드레스는, 상기 제1 메모리 블록 그룹의 블록 어드레스와, 블랭크 어드레스를 사이에 두고, 비연속이다.

불휘발성 반도체 기억 시스템, 불휘발성 반도체 메모리 셀, 메모리 블록, 메모리 블록 그룹, 블랭크 어드레스

Description

불휘발성 반도체 기억 시스템{NONVOLATILE SEMICONDUCTOR MEMORY SYSTEM}

도 1은 본 발명의 일 실시예에 따른 불휘발성 반도체 기억 장치인 플래시 메모리의 구성예를 도시하는 블록도.

도 2는 도 1에 도시하는 메모리 셀 어레이의 회로 구성예를 도시하는 도면.

도 3은 도 1에 도시하는 메모리 셀 어레이(1)의 컬럼 방향을 따른 단면 구조예를 도시하는 단면도.

도 4는 도 1에 도시하는 메모리 셀 어레이(1)의 로우 방향을 따른 단면 구조예를 도시하는 단면도.

도 5는 도 1에 도시하는 메모리 셀 어레이(1)의 로우 방향을 따른 단면 구조예를 도시하는 단면도.

도 6은 컬럼 제어 회로(2)의 주요 부분의 구성예를 도시하는 도면.

도 7은 본 발명의 일 실시예에 따른 플래시 메모리의 데이터와 메모리 셀의 임계값의 관계를 도시하는 도면.

도 8은 본 발명의 일 실시예에 따른 플래시 메모리 시스템의 시스템예를 도시하는 블록도.

도 9는 도 8에 도시하는 플래시 메모리 시스템의 판독 제어예를 도시하는 동작 파형도.

도 10은 도 8에 도시하는 플래시 메모리 시스템의 소거 제어예를 도시하는 동작 파형도.

도 11은 도 8에 도시하는 플래시 메모리 시스템의 기입 제어예를 도시하는 동작 파형도.

도 12는 도 8에 도시하는 플래시 메모리 시스템의 블록 어드레스의 할당예를 도시하는 도면.

도 13은 비교예의 블록 수를 도시하는 도면.

도 14는 본 발명의 일 실시예의 블록 수를 도시하는 도면.

도 15는 메모리 카드의 일례를 도시하는 블록도.

도 16은 메모리 카드의 다른 예를 도시하는 블록도.

도 17은 IC 카드의 일례를 도시하는 평면도.

도 18은 IC 카드의 일례를 도시하는 블록도.

도 19는 카드 홀더의 일례를 도시하는 사시도.

도 20은 전자 기기의 일례를 도시하는 사시도.

도 21은 전자 기기의 다른 예를 도시하는 사시도.

도 22는 휴대 전화 단말기의 일례를 도시하는 블록도.

도 23은 디지털 스틸 카메라/비디오 카메라의 일례를 도시하는 도면.

도 24는 텔레비전의 일례를 도시하는 도면.

도 25는 오디오/비주얼 기기의 일례를 도시하는 도면.

도 26은 오디오 기기의 일례를 도시하는 도면.

도 27은 게임 기기의 일례를 도시하는 도면.

도 28은 전자 악기의 일례를 도시하는 도면.

도 29는 휴대 전화의 일례를 도시하는 도면.

도 30은 퍼스널 컴퓨터의 일례를 도시하는 도면.

도 31은 퍼스널 디지털 어시스턴트의 일례를 도시하는 도면.

도 32는 보이스 레코더의 일례를 도시하는 도면.

도 33은 PC 카드의 일례를 도시하는 도면.

도 34는 전자 서적 단말기의 일례를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 컬럼 제어 회로

3 : 로우 제어 회로

4 : 소스선 제어 회로

5 : P 웰 제어 회로

6 : 데이터 입출력 버퍼

7 : 커맨드 인터페이스

8 : 스테이트 머신

9 : p형 반도체 기판

10 : n형 웰

11 : p형 웰

12 : n형 확산층

13 : p형 확산층

14 : 터널 산화막

15 : 0N0막

16 : 데이터 기억 회로

17 : 플래시 메모리

18 : 제어 엔진

본 발명은 전기적으로 재기록 가능한 불휘발성 반도체 기억 시스템에 관한 것이다. 특히, 플래시 메모리 시스템에 관한 것이다.

플래시 메모리는 메모리 셀 트랜지스터의 부유 게이트의 전하량을 바꿈으로써(소거·기입 동작) 그 임계값을 바꾸어 데이터를 기억한다. 예를 들면, 마이너스의 임계값을 1 데이터, 플러스의 임계값을 0 데이터에 대응시킨다.

메모리 셀은 매트릭스 형상으로 배치되어 메모리 어레이를 구성하고, 로우 어드레스와 컬럼 어드레스에 의해 선택되며, 선택된 메모리 셀에 대하여 소거·기입·판독이 행해진다.

메모리 어레이 내의 모든 메모리 셀이 정상적으로 동작하지 않는 경우, 불량 메모리 셀은 미리 구비되어 있는 용장 메모리 셀과 로우 어드레스나 컬럼 어드레스 를 변경함으로써 치환된다. 최근에는, 용장 메모리 셀이 부족한 경우, 불량 메모리 셀의 치환을 하지 않고, 불량 메모리 셀에의 소거·기입을 시스템 레벨에서 금지하여 대처하는 방법도 있다. 이 방법은, 예를 들면 문헌 1의 제34 페이지 (13) Invalid blocks (bad blocks)의 란에 기재되어 있다.

문헌 1 : "TENTATIVE TOSHIBA MOS DIGITAL INTEGRATED CIRCUIT SILICON GATE CMOS 2GBIT (256M×8BIT/128M×16BIT) CMOS NAND E²PROM", [online], TOSHIBA, [2OO4년 1월 23일 검색], 인터넷 <URL : http://www.semicon.Toshiba.co.jp/td/en/Memory/NAND_EEPROM/en_20031202_TC58NVG1S8BFTOO_datasheet.pdf>

불휘발성 반도체 메모리의 미세화가 진행함에 따라, 불량 메모리 셀이 나타나는 확률이 높아지고 있다. 이 때문에, 용장 메모리 셀의 수가 증가하고 있다. 불량 메모리 셀을 용장 메모리 셀로 치환하기 위해서는 어드레스 변환 회로가 필요하며, 미세화에 의해 메모리 셀의 면적은 작게 되지만 어드레스 변환 회로의 면적이 증가하여 미세화에 의한 코스트 메리트가 충분하게 얻어지지 않는다고 하는 사정이 있다.

또한, 용장 메모리 셀이 부족한 경우에 불량 메모리 셀의 치환을 하지 않고, 불량 메모리 셀에의 소거·기입을 시스템 레벨에서 금지하여 대처하여도 불량 메모리 셀의 수가 증가하면 기억 용량이 감소되어 상품 가치가 떨어진다.

본 발명은, 한층 더한 미세화에 유리하며 또한 충분한 기억 용량을 확보할 수 있는 불휘발성 반도체 기억 시스템을 제공한다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 시스템은, 복수의 전기적으로 소거 및 기입 가능한 불휘발성 반도체 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 제1 메모리 블록 그룹과, 복수의 전기적으로 소거 및 기입 가능한 불휘발성 반도체 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 제2 메모리 블록 그룹을 구비한다. 그리고, 상기 제2 메모리 블록 그룹의 블록 어드레스는, 상기 제1 메모리 블록 그룹의 블록 어드레스와, 블랭크 어드레스를 사이에 두고, 비연속이다.

<실시예>

이하, 본 발명의 일 실시예를, 도면을 참조하여 설명한다. 본 설명에서, 모든 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 붙인다.

도 1은 본 발명의 일 실시예에 따른 불휘발성 반도체 기억 장치인 플래시 메모리의 구성예를 도시하는 블록도이다.

도 1에 도시하는 바와 같이, 메모리 셀 어레이(1)는 플래시 메모리 셀이 매트릭스 형상으로 배치되어 구성되어 있다. 메모리 셀 어레이(1)의 비트선을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 또한 메모리 셀로부터의 데이터 판독을 행하는 컬럼 제어 회로(2)가 메모리 셀 어레이(1)에 인접하여 설치되어 있다. 메모리 셀 어레이(1)의 워드선을 선택하고, 소거, 기입, 판독에 필요한 전압을 인가하기 위해 로우 제어 회로(3)가 설치되어 있다. 또한, 메모리 셀 어레이(1)의 소스선을 제어하는 소스선 제어 회로(4)와 메모리 셀 어레이(1)가 형성되는 p형 웰을 제어하는 P 웰 제어 회로(5)가 설치되어 있다.

플래시 메모리는, 예를 들면 외부의 호스트(도시 생략)에 I/0선을 통하여 접속되어 기입 데이터의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행하는 데이터 입출력 버퍼(6)가 설치된다. 수취한 기입 데이터를 컬럼 제어 회로(2)에 보내고, 컬럼 제어 회로(2)로부터 판독한 데이터를 수취한다. 메모리 셀의 선택을 하기 위해서, 외부로부터의 어드레스 데이터를 컬럼 제어 회로(2)나 로우 제어 회로(3)에 스테이트 머신(8)을 통하여 보낸다. 또한, 호스트로부터의 커맨드 데이터를 커맨드 인터페이스(7)에 보낸다.

커맨드 인터페이스(7)는 호스트로부터의 제어 신호를 받아, 데이터 입출력 버퍼(6)에 입력된 데이터가 기입 데이터인지, 커맨드 데이터인지, 어드레스 데이터인지를 판단하고, 커맨드 데이터이면 수취 커맨드 신호로서 스테이트 머신(8)에 전송한다.

스테이트 머신(8)은 플래시 메모리 전체의 관리를 행하는 것이다. 호스트로부터의 커맨드를 받아, 판독, 기입, 소거, 데이터의 입출력 관리를 행한다.

도 2는 메모리 셀 어레이(1)의 회로 구성예를 도시하는 도면이다.

도 2에 도시하는 바와 같이, 메모리 셀 어레이(1)는 복수의 메모리 셀 블록 BLOCK0∼2079로 분할되어 있다. 블록은 소거의 최소 단위이다. 각 블록 BLOCKi는 8512개의 NAND형 메모리 유닛으로 구성된다.

본 예에서는, 각 NAND형 메모리 유닛은 4개의 메모리 셀 M이 직렬로 접속되어 구성되고, 그 일단은 선택 게이트선 SGD에 연결되는 선택 게이트 S를 통하여 비트선 BL에 접속되며, 그 타단은 선택 게이트선 SGS에 연결되는 선택 게이트 S를 통하여 공통 소스선 C-source에 접속된다. 각각의 메모리 셀은 워드선 WL에 연결된다. 0부터 세어 짝수번째의 비트선 BLe와 홀수번째의 비트선 BLo는 상호 독립적으로 데이터의 기입과 판독이 행해진다. 1개의 워드선 WL에 연결되는 8512개의 메모리 셀 중, 짝수번째의 비트선 BLe에 접속되는 4256개의 메모리 셀에 대하여 동시에 데이터의 기입과 판독이 행해진다. 각 메모리 셀이 기억하는 1 비트의 데이터가 4256개의 메모리 셀분으로 되어 페이지라고 하는 단위를 구성한다. 마찬가지로, 홀수번째의 비트선 BLo에 접속되는 4256개의 메모리 셀에서 다른 1 페이지가 구성되고, 페이지 내의 메모리 셀에 대하여 동시에 데이터의 기입과 판독이 행해진다.

도 3은 메모리 셀 어레이(1)의 컬럼 방향을 따른 단면 구조예를 도시하는 단면도이다.

도 3에 도시하는 바와 같이, p형 기판(9) 상에 n형 웰(10)이 형성되고, n형 웰(10) 내에 p형 웰(11)이 형성된다. 각 메모리 셀 M은 n형 확산층(12)으로 형성되는 소스/드레인과 부유 게이트 FG와 워드선 WL로 되는 제어 게이트로 구성된다. 선택 게이트 S는 n형 확산층(12)으로 형성되는 소스/드레인과 2중 구조의 선택 게이트 SG(SGS, SGD)선으로 구성된다. 워드선 WL과 선택 게이트 SG선은 로우 제어 회로(3)에 접속되어 제어된다.

NAND형 메모리 유닛의 일단은 제1 컨택트홀 CB를 통하여 제1 메탈 배선층 M0 에 접속되고, 또한 제2 컨택트홀 V1을 통하여 비트선 BL로 되는 제2 메탈 배선층 M1에 접속된다. 비트선 BL은 컬럼 제어 회로(2)에 접속된다. 타단은 제1 컨택트홀 CB를 통하여 공통 소스선 C-source로 되는 제1 메탈 배선층 M0에 접속된다. 공통 소스선 C-source는 소스선 제어 회로(4)에 접속된다.

n형 웰(1O)과 p형 웰(11)은 동일한 전위로 되어, 웰선 C-p-well을 통하여 P 웰 제어 회로(5)에 접속된다.

도 4 및 도 5는 각각 메모리 셀 어레이(1)의 로우 방향을 따른 단면 구조예를 도시하는 단면도이다. 도 4에 도시하는 단면은, 예를 들면 도 3 중의 Ⅳ-Ⅳ선을 따르고, 도 5에 도시하는 단면은, 예를 들면 도 3 중의 Ⅴ-Ⅴ선을 따른다.

도 4에 도시하는 바와 같이, 각 메모리 셀 M은 소자 분리 STI에서 상호 분리되어 있다. 터널 산화막(14)을 개재하여 부유 게이트 FG가 채널 영역 상에 적층된다. 워드선 WL은 ONO막(15)을 개재하여 부유 게이트 FG 상에 적층된다.

선택 게이트선 SG는 도면에 보이는 바와 같이 2중 구조로 되어 있다. 메모리 셀 어레이(1)의 끝 혹은 일정 수의 비트선마다 상하의 선택 게이트선 SG는 접속된다.

도 6은 컬럼 제어 회로(2)의 주요 부분의 구성예를 도시하는 도면이다. 도 6은, 컬럼 제어 회로(2) 중, 특히 짝수번 비트선 BLe인지, 홀수번 비트선 BLo인지를 선택하는 부분을 도시하고 있다.

도 6에 도시하는 바와 같이, 동일한 컬럼 번호의 짝수번 비트선 BLe와 홀수번 비트선 BLo의 2개(예를 들면, BLe5와 BLo5)마다 데이터 기억 회로(16)가 설치된 다. 어느 하나가 선택되어 데이터 기억 회로(16)에 접속되고, 데이터 기입 혹은 판독을 위해 제어된다. 신호 EVENBL이 H 레벨, 신호 ODDBL이 L 레벨로 되어 짝수번 비트선 BLe가 선택되어, n 채널 MOS 트랜지스터 Qn1을 통하여 데이터 기억 회로(16)에 접속된다. 신호 EVENBL이 L 레벨, 신호 ODDBL이 H 레벨로 되어 홀수번 비트선 BLo가 선택되어, n 채널 NIOS 트랜지스터 Qn2를 통하여 데이터 기억 회로(16)에 접속된다. 신호 EVENBL은 모든 짝수번째의 비트선 BLe에, 신호 ODDBL은 모든 홀수번째의 비트선 BLo에 공통이다. 비선택 비트선 BL은 도시되어 있지 않은 회로에 의해 제어된다.

데이터 기억 회로(16)는 데이터 기억부 DS를 포함한다. 데이터 기억부 DS는 데이터 입출력선(I/0선)을 통하여 데이터 입출력 버퍼(6)와 접속되고, 외부로부터 입력된 기입 데이터나 외부로 출력하는 판독 데이터를 기억한다.

도 7은 본 발명의 일 실시예에 따른 플래시 메모리의 데이터와 메모리 셀 M 의 임계값의 관계를 도시하는 도면이다. 도 7에 도시하는 예에서는 1 비트의 데이터를 1개의 메모리 셀 M에 기억한다.

도 7에 도시하는 바와 같이, 소거 후, 메모리 셀 M의 데이터는 "1"로 되어 있다. 이 메모리 셀 M에의 기입 데이터가 0이면, 기입에 의해 "1"의 상태로부터 "0"으로 옮겨진다. "1" 데이터 기입의 경우에는 "1" 그대로 유지된다. 임계값이 0V 이하이면 "1"이라고 간주되고, 임계값이 0V 이상이면 "0"이라고 간주된다.

표 1은 소거, 기입, 판독, 기입 베리파이 시의 각 부의 전압을 나타내고 있다.

	소거	기입	기입 금지	판독	기입 베리파이
BLe	플로팅	0V	Vdd	H or L	H or L
BLo	플로팅	Vdd	Vdd	0V	0v
SGD	플로팅	Vdd	Vdd	4.5V	4.5V
WL3	0V	10V	10V	4.5V	4.5V
WL2	0V	Vpgm	Vpgm	0V	0.8V
WL1	0V	0V	0V	4.5V	4.5V
WL0	0V	10V	10V	4.5V	4.5V
SGS	플로팅	0V	0V	4.5V	4.5V
C-source	플로팅	0V	0V	0V	0V
C-p-well	20V	0V	0V	0V	0V

표 1에 따라서, 기입과 판독 시에 워드선 WL2와 짝수번째의 비트선 BLe가 선택된 경우를 설명한다.

소거는 p형 웰(11)을 20V, 선택된 블록의 모든 워드선 WL0를 0V로 한다. 이에 의해, 메모리 셀 M의 부유 게이트 FG로부터 전자가 방출되어 임계값이 마이너스로 되어, "1" 상태로 된다. 여기서, 비선택 블록의 워드선 및 비트선 BL 등은 플로팅으로 되고, p형 웰(11)과의 용량 결합에 의해 20V 가까이로 되어 있다.

기입은 선택된 워드선 WL2에 14V∼20V의 Vpgm을 인가하여 행해진다. 선택된 비트선 BLe를 OV로 하면, 부유 게이트 FG에 전자가 주입되어 임계값이 상승한다(기입). 임계값의 상승을 금지하기 위해서는 비트선 BLe를 전원 전압 Vdd(∼3V)로 한다(기입 금지).

판독은 선택된 워드선 WL2에 판독 전압(OV)을 인가하여 행한다. 메모리 셀 M의 임계값이 판독 전압 이하이면, 비트선 BLe와 공통 소스선 C-source가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다("1" 판독). 메모리 셀 M의 임계값이 판독 전압 이상이면, 비트선 BLe와 공통 소스선 C-source가 비도통하여, 비트선 BLe의 전위는 비교적 높은 레벨 H로 된다("0" 판독).

"0" 상태의 임계값은, 판독 전압 0V에 대하여 0.8V의 판독 마진을 갖게 하기 위해서, 0.8V 이상으로 한다. 이 때문에, "0"으로 기입하는 경우, 기입 베리파이하여 메모리 셀 M의 임계값이 0.8V에 도달하였다고 검출되면, 기입 금지하여 임계값의 제어를 한다.

도 8은 본 발명의 일 실시예에 따른 플래시 메모리 시스템의 시스템예를 도시하는 블록도이다.

도 8에 도시하는 바와 같이, 본 실시예에서는 도 1에 도시되는 플래시 메모리(17)를 4개 이용한 플래시 메모리 시스템의 구성을 나타내고 있다. 4개의 플래시 메모리(17-1∼17-4)는 제어 엔진(18)에 의해 제어된다.

도 9는 도 8에 도시하는 플래시 메모리 시스템의 판독 제어예를 도시하는 동작 파형도이다.

도 9에 도시하는 바와 같이, 제어 엔진(18)은 플래시 메모리(17)에 대하여 우선 판독 커맨드 OOh를 발행한다. 계속해서, 어드레스를 입력하여 메모리 셀을 선택한다. 4회의 어드레스 입력(AO∼A7, A9∼A16, A17∼A24, A25∼A32) 후에, 자동적으로 플래시 메모리는 BUSY 상태로 된다. 이 BUSY 기간 중에 선택된 메모리 셀로부터 대응하는 데이터 기억부 DS에 데이터가 판독된다. BUSY가 해제된 후, 리드 인에이블 신호를 토글하면, 데이터 기억부 DS에 판독된 데이터가 제어 엔진(18)에 출력된다. 또한, 어드레스 A8이 나타나 있지 않은 것은 본 예를 실제의 디바이스의 사양에 맞추고 있기 때문이다. 실제의 디바이스에는, 예를 들면 어드레스 A8 의 전환을 커맨드로 행하는 것이 있다. 이하의 소거 제어예, 기입 제어예에서도, 마찬가지의 이유에서 어드레스 A8을 나타내고 있지 않은 예에 따른다.

도 10은 도 8에 도시하는 플래시 메모리 시스템의 소거 제어예를 도시하는 동작 파형도이다.

도 10에 도시하는 바와 같이, 제어 엔진(18)은 플래시 메모리(17)에 대하여 우선 소거 어드레스 입력 커맨드 60h를 발행한다. 계속해서, 어드레스를 입력하여 메모리 셀 블록을 선택한다. 3회의 어드레스 입력(A9∼A16, A17∼A24, A25∼A32) 후에, 소거 커맨드 DOh를 입력하면 플래시 메모리는 BUSY 상태로 된다. 이 BUSY 기간 중에 선택된 메모리 셀 블록으로부터 데이터가 소거된다. BUSY가 해제된 후, 스테이터스 리드 커맨드를 발행하여, 리드 인에이블 신호를 토글하면 소거가 올바르게 행하여졌는지를 제어 엔진(18)은 확인할 수 있다. 리세트 커맨드 FFh를 발행하면, 플래시 메모리는 리세트된다.

도 11은 도 8에 도시하는 플래시 메모리 시스템의 기입 제어예를 도시하는 동작 파형도이다.

도 11에 도시하는 바와 같이, 제어 엔진(18)은 플래시 메모리(17)에 대하여 우선 기입 어드레스 입력 커맨드 80h를 발행한다. 계속해서, 어드레스를 입력하여 페이지를 선택한다. 4회의 어드레스 입력(AO∼A7, A9∼A16, A17∼A24, A25∼A32) 후에, 기입 데이터와 기입 커맨드 10h를 입력하면, 플래시 메모리는 BUSY 상태로 된다. 이 BUSY 기간 중에 선택된 페이지에 입력된 데이터를 기입한다. BUSY가 해제된 후, 스테이터스 리드 커맨드를 발행하여, 리드 인에이블 신호를 토글하면, 기 입이 올바르게 행하여졌는지를 제어 엔진(18)은 확인할 수 있다. 리세트 커맨드 FFh를 발행하면, 플래시 메모리는 리세트된다.

도 12는 도 8에 도시하는 플래시 메모리 시스템의 블록 어드레스의 할당예를 도시하는 도면이다.

도 12에 도시하는 바와 같이, 플래시 메모리(17(17-1∼17-4))는, 종래의 반도체 메모리와 같이 불량 블록을 용장 블록으로 치환하는 것은 하지 않는다. 종래의 용장 블록에 대응하는 부분에도 블록 어드레스를 할당하고, 외부, 예를 들면 제어 엔진(18)에게 관리받는다. 불량 블록이 있는 경우에는, 예를 들면 제어 엔진(18)이 그것을 검지하고, 그 불량 블록에 대한 소거·기입을 행하지 않는다(사용하지 않는다). 본 예에서는 2의 11승=2048개의 블록에 대하여 32개의 용장 블록을 설정하고 있다. 따라서, 32개의 불량 블록이 발생하여도 2048 블록분의 기억 용량을 확보할 수 있다. 이에 의해, 플래시 메모리(17) 내에 불량 블록을 용장 블록으로 치환하기 위한 회로가 불필요하게 된다.

제1 플래시 메모리(17-1)의 2080개의 블록에는 논리 블록 어드레스 0000h부터 0819h까지가 연속적으로 할당된다. 제2 플래시 메모리(17-2)의 2080개의 블록에는 논리 블록 어드레스 1000h부터 1819h까지가 연속적으로 할당된다. 논리 블록 어드레스 0820h부터 0FFFh까지는 할당되는 블록이 존재하지 않는다. 이에 의해, 제2 플래시 메모리(17-2)의 선두 블록 어드레스를 간이한 표현으로 할 수 있어, 플래시 메모리 내에서 행해지는 외부 어드레스와 내부 어드레스의 변환이 간소한 회로에서 행해지며, 나아가서는 플래시 메모리(17)를 염가로 할 수 있다.

마찬가지로, 제3 플래시 메모리(17-3)의 2080개의 블록에는 논리 블록 어드레스 2000h부터 2819h까지가 연속적으로 할당된다. 제4 플래시 메모리(17-4)의 2080개의 블록에는 논리 블록 어드레스 3000h부터 3819h까지가 연속적으로 할당된다.

여기서는, 1개의 플래시 메모리(17)가 1개의 메모리 셀 어레이(1)를 구비하고 있는 경우를 설명하였지만, 1개의 플래시 메모리가, 예를 들면 4개의 메모리 셀 어레이를 구비하고 있는 경우에 도 12와 같은 블록 어드레스의 할당을 행하면 마찬가지의 효과가 얻어진다. 또한, 예를 들면 1개의 플래시 메모리가, 예를 들면 2개의 메모리 셀 어레이를 구비하고 있는 경우에 2개의 그 플래시 메모리를 이용한 시스템에서 도 12와 같은 블록 어드레스의 할당을 행하면 마찬가지의 효과가 얻어진다.

도 13은 비교예의 블록 수를 도시하는 도면이고, 도 14는 본 발명의 일 실시예의 블록 수를 도시하는 도면으로서, 비교예와 본 발명의 일 실시예의 차이를 나타내고 있다. 여기서, 총 블록 수는 동일하게 하고 있다. 비교예는 일반적인 용장 회로 내장의 메모리에 상당한다.

비교예는, 예를 들면 2048(2의 11승)개의 블록에 대하여 32개의 치환용의 용장 블록(RD BLOCK)을 형성하고 있다. 불량 블록(BAD BLOCK)이 발생하면, 그것을 RD BLOCK 내의 1개로 치환한다. 따라서, 플래시 메모리의 외부에는 2048개보다 많은 블록 수는 보이지 않는다. 또한, 통상, 이러한 치환은 출하 전에 행하여, 시장에서 발생하는 불량 블록을 치환하는 것은 불가능하다. 예를 들면, 출하 후에 3 블록이 불량하게 되면, 블록 수는 2045로 된다.

한편, 본 발명의 일 실시예에서는 플래시 메모리의 외부로부터 2080개의 블록을 볼 수 있다. 따라서, 불량 블록(BAD BLOCK)이 1개 발생하여도, 아직 2079개의 블록을 공급할 수 있다. 또한, 출하 후에 3 블록이 불량으로 되어도, 역시 2076개의 블록을 공급할 수 있다.

이와 같이, 본 발명의 일 실시예에 따르면, 동일한 개수의 블록을 이용하여 만들어지는 플래시 메모리에서도 메모리 용량을 크게 할 수 있고, 나아가서는 보다 많은 불량 블록이 발생하여도 종래와 동일한 레벨의 기억 용량을 제공할 수 있어 신뢰성도 향상된다.

즉, 본 발명의 일 실시예에 따른 불휘발성 반도체 기억 장치는, 전기적으로 소거 및 기입이 가능한 불휘발성 반도체 메모리 셀(M)과, 복수개의 상기 메모리 셀로 구성되는 메모리 블록(BLOCK)과, 복수개의 상기 메모리 블록으로 구성되는 제1 메모리 블록군(ARRAY)과, 복수개의 상기 메모리 블록으로 구성되는 제2 메모리 블록군(ARRAY)을 포함하고, 상기 제1 메모리 블록군의 메모리 블록 어드레스와 상기 제2 메모리 블록군의 메모리 블록 어드레스는 공허 메모리 블록 어드레스를 사이에 두고 비연속인 것을 특징으로 한다.

또한, 기술적 이점이 얻어지는 실시 양태로서는 다음의 것을 들 수 있다.

(1) 적어도 상기 제1 메모리 블록군은 2의 n승개의 메모리 블록과 N개(N<2의 n승)의 메모리 블록으로 구성된다.

(2) 상기 제1 및 제2 메모리 블록군은 각각 2의 n승개의 메모리 블록과 N개 (N<2의 n승)의 메모리 블록으로 구성된다.

(3) 각 메모리 블록의 관리를 행하는 제어 엔진(18)을 더 포함하고, 상기 제어 엔진은 불량 메모리 블록을 검출하며, 그 불량 메모리 블록에 대한 소거 및 기입을 행하지 않는다.

(4) 상기 제1 및 제2 메모리 블록군의 각각은 각 메모리 블록에 공통인 비트선 BL을 갖는다.

(5) 상기 메모리 블록은 소거의 최소 단위이다.

이상과 같이 하여, 불휘발성 반도체 메모리 내의 회로를 간소화하여 미세화에 의한 코스트 메리트가 충분하게 얻어지고, 또한 충분한 기억 용량을 확보할 수 있으며, 신뢰성도 높은 불휘발성 반도체 기억 시스템을 제공할 수 있다.

다음으로, 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리를 이용한 몇개의 애플리케이션예를 설명한다.

도 15에 메모리 카드의 예를 도시한다.

도 15에 도시하는 바와 같이, 메모리 카드(100)는 본 발명의 일 실시예 또는 그 변형예에 따른 불휘발성 반도체 기억 장치(110)를 구비하고 있다. 반도체 기억 장치(110)는 도시하지 않은 외부 장치로부터 소정의 제어 신호 및 데이터를 수취한다. 또한, 도시하지 않은 외부 장치로 소정의 제어 신호 및 데이터를 출력한다.

메모리 카드(100)에 탑재된 반도체 기억 장치(110)에는 데이터, 어드레스, 혹은 커맨드를 전송하는 신호선(DAT), 신호선 DAT에 커맨드가 전송되고 있는 것을 나타내는 커맨드 라인 인에이블 신호선(CLE), 신호선 DAT에 어드레스가 전송되고 있는 것을 나타내는 어드레스 라인 인에이블 신호선(ALE), 및 반도체 기억 장치(11O)가 동작 가능한지의 여부를 나타내는 레디 비지 신호선(R/B)이 접속된다.

도 16에 다른 메모리 카드의 예를 도시한다.

도 16에 도시하는 다른 예가, 도 15에 도시한 메모리 카드(100)와 다른 점은, 반도체 기억 장치(110)를 제어하여, 도시하지 않은 외부 장치와 소정의 신호의 교환을 행하는 컨트롤러(120)를 구비하고 있다는 점이다.

컨트롤러(120)는, 각각 반도체 기억 장치(110) 및 도시하지 않은 외부 장치로부터 소정의 신호를 수신하거나 혹은 외부 장치로 소정의 신호를 출력하는 인터페이스부(I/F)(121, 122)와, 외부 장치로부터 입력된 논리 어드레스를 물리 어드레스로 변환하기 위한 소정의 계산을 행하는 마이크로프로세서부(MPU)(123)와, 데이터를 일시적으로 기억하는 버퍼 램(Buffer RAM)(124)과, 오류 정정 부호를 생성하는 오류 정정부(ECC)(125)를 구비하고 있다. 또한, 메모리 카드(1OO)에는 커맨드 신호선(CMD), 클럭 신호선(CLK), 신호선(DAT)이 접속되어 있다.

이들 애플리케이션예에 따른 메모리 카드(100)에서, 제어 신호의 개수, 신호선의 비트 폭, 혹은 컨트롤러(120)의 구성은 여러 가지의 변형이 가능하다.

도 17 및 도 18에 IC 카드의 예를 도시한다.

도 17 및 도 18에 도시하는 바와 같이, IC 카드(200)는 MPU(210)를 포함한다. 예를 들면, MPU(210)는 본 발명의 일 실시예 또는 그 변형예에 따른 불휘발성 반도체 기억 장치(110) 및 그 밖의 회로, 예를 들면 ROM(220), RAM(230), 및 CPU(240)를 구비하고 있다. IC 카드(200)는, 예를 들면 전자 기기에 접속 가능한 평면 단자(250)를 구비하고, 평면 단자(250)는 MPU(210)에 접속된다. CPU(240)는 연산부(241), 제어부(242)를 포함한다. 제어부(242)는, 반도체 기억 장치(110), ROM(220), RAM(230), 및 연산부(241)에 접속된다.

도 19에 카드 홀더의 예를 도시한다.

도 19에 도시하는 바와 같이, 메모리 카드(100) 혹은 IC 카드(200)는 카드 홀더(130)에 삽입되고, 도시하지 않은 전자 기기에 접속된다. 카드 홀더(130)는 컨트롤러(120)의 기능의 일부나 CPU(240)의 기능의 일부를 갖고 있어도 된다.

도 20에 메모리 카드(100) 또는 IC 카드(200) 또는 카드 홀더(130)를 이용하는 전자 기기의 예를 도시한다.

도 20에 도시하는 바와 같이, 접속 장치(140)에는 메모리 카드(100) 또는 IC 카드(200) 또는 카드 홀더(130)가 삽입된다. 접속 장치(140)는 접속 배선(142) 및 인터페이스 회로(143)를 통하여 보드(141)에 접속된다. 보드(141)에는 CPU(144)나 버스(145)가 탑재된다. 이러한 보드(141)는 컴퓨터, 프린터, 및 휴대 전화 등의 회로 기판으로서 이용하는 것이 가능하다.

도 21에 메모리 카드(100) 또는 카드 홀더(130)를 이용하는 전자 기기의 다른 예를 도시한다.

도 21에 도시하는 바와 같이, 메모리 카드(100) 혹은 메모리 카드(100)가 삽입된 카드 홀더(130)는 접속 장치(140)에 삽입된다. 접속 장치(140)는 접속 배선(142)을 통하여 전자 기기, 예를 들면 퍼스널 컴퓨터(PC)(150)에 접속된다.

이와 같이, 본 발명의 일 실시예 또는 그 변형예에 따른 불휘발성 반도체 기 억 장치를 이용한 메모리 카드나 IC 카드는 여러 가지 전자 기기에 이용하는 것이 가능하다.

도 22에 휴대 전화 단말기의 예를 도시한다.

도 22에 도시하는 바와 같이, 휴대 전화 단말기는 통신부 및 제어부를 포함한다.

통신부는 송수신 안테나(311), 안테나 공용기(312), 수신부(313), 베이스 밴드 처리부(314), 음성 코덱으로서 이용되는 DSP(Digital Signal Processor)(315), 스피커(316), 마이크로폰(317), 송신부(318), 및 주파수 신시사이저(319)를 구비하고 있다.

제어부는 CPU(321) 및 CPU(321)에 CPU 버스(330)를 통하여 접속되는 ROM(322), RAM(323), 및 본 발명의 일 실시예 또는 그 변형예에 따른 불휘발성 반도체 기억 장치(플래시 메모리)(324)를 구비하고 있다. ROM(322)은 CPU(321)에서 실행되는 프로그램이나 표시용의 폰트 등의 필요로 되는 데이터를 기억하고, RAM(323)은 작업 영역으로서 주로 이용되며, 예를 들면 CPU(321)가 프로그램 실행 중에서, 계산 도중의 데이터 등을 필요에 따라 기억하거나, 제어부와 제어부 이외의 각 부 사이에서 교환되는 데이터를 일시 기억하기도 한다. 플래시 메모리(324)는 불휘발성 반도체 기억 장치로서, 휴대 전화 단말기의 전원이 오프로 되더라도, 이것에 기억되어 있는 데이터는 소멸되지 않는다. 이 때문에, 플래시 메모리(324)는, 예를 들면 휴대 전화 단말기의 전원이 오프되더라도, 예를 들면 직전의 설정 조건 등을 기억하여 다음의 전원 온 시에 동일한 설정으로 하도록 하는 사용 방법 을 취하는 경우에, 이들 설정 파라미터를 기억한다.

본 애플리케이션예에 관련되는 휴대 전화 단말기는, 또한, 키 조작부(340), LCD 컨트롤러(350), 링거(360), 외부 입출력 단자(370), 외부 메모리 슬롯(380), 및 오디오 재생 처리부(390)를 구비하고 있다.

키 조작부(340)는 인터페이스 회로(I/F)(341)를 통하여 CPU 버스(330)에 접속된다. 키 조작부(340)로부터 키 입력된 키 입력 정보는, 예를 들면 CPU(321)에 전달된다.

LCD 컨트롤러(350)는, 예를 들면 CPU(321)로부터의 표시 정보를, CPU 버스(330)를 통하여 받아, LCD(액정 디스플레이)(351)를 제어하는 LCD 제어 정보로 변환하여 LCD(351)에 전달한다.

링거(360)는, 예를 들면 호출음 등을 발생한다.

외부 입출력 단자(370)는 인터페이스 회로(I/F)(371)를 통하여 CPU 버스(330)에 접속되고, 휴대 전화 단말기에 외부로부터 정보를 입력받거나 혹은 휴대 전화 단말기로부터 외부로 정보를 출력하거나 할 때의 단자로서 기능한다.

외부 메모리 슬롯(380)에는 메모리 카드 등의 외부 메모리(400)가 삽입된다. 외부 메모리 슬롯(380)은 인터페이스 회로(I/F)(381)를 통하여 CPU 버스(330)에 접속된다. 휴대 전화 단말기에 슬롯(380)을 설치함으로써, 휴대 전화 단말기로부터의 정보를 외부 메모리(400)에 기입하거나 혹은 외부 메모리(400)에 기억된 정보를 판독하여 휴대 전화 단말기에 입력하거나 하는 것이 가능하게 된다. 또한, 외부 메모리(400)에는 상술한 메모리 카드(100), 카드 홀더(130), IC 카드(200)를 사용 하는 것이 가능하다.

오디오 재생 처리부(390)는 휴대 전화 단말기에 입력된 오디오 정보 혹은 외부 메모리(400)에 기억된 오디오 정보를 재생한다. 재생된 오디오 정보는 외부 단자(391)를 통하여, 예를 들면 헤드폰, 휴대형 스피커 등으로 전달함으로써, 외부에 취출하는 것이 가능하다. 휴대 전화 단말기에 오디오 재생 처리부(390)를 설치함으로써, 오디오 정보의 재생이 가능하게 된다.

또한, 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리를 이용한 메모리 카드나 IC 카드는, 도 23∼도 34에 도시하는 바와 같이, 예를 들면 디지털 스틸 카메라/비디오 카메라(도 23), 텔레비전(도 24), 오디오/비주얼 기기(도 25), 오디오 기기(도 26), 게임 기기(도 27), 전자 악기(도 28), 휴대 전화(도 29), 퍼스널 컴퓨터(도 30), 퍼스널 디지털 어시스턴트 : PDA(도 31), 보이스 레코더(도 32), PC 카드(도 33), 전자 서적 단말기(도 34) 등에도 이용할 수 있다. 또한, 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리는 메모리 카드나 IC 카드에 이용되는 것 뿐만 아니라, IC 태그에도 이용될 수 있다.

이상, 본 발명을 일 실시예에 의해 설명하였지만, 본 발명은 일 실시예에 한정되는 것이 아니고, 그 실시에서는 발명의 요지를 일탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다. 예를 들면, 메모리 셀의 일례로서, 부유 게이트를 구비한 불휘발성 반도체 메모리를 설명하였지만, 그 이외의 메모리 셀로 변형하는 것도 가능하다. 물론, 일 실시예가 유일한 실시예도 아니다.

또한, 일 실시예는 여러 가지의 단계의 발명을 포함하고 있고, 일 실시예에 서 개시한 복수의 구성 요건의 적당한 조합에 의해 여러 가지 단계의 발명을 추출하는 것이 가능하다.

또한, 실시예는 본 발명을 불휘발성 반도체 메모리 및 이를 이용한 기억 시스템에 적용한 예에 기초하여 설명하였지만, 본 발명은 불휘발성 반도체 메모리 및 이를 이용한 기억 시스템에 한정되는 것이 아니고, 불휘발성 반도체 메모리 및 이를 이용한 기억 시스템을 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한 본 발명의 범주이다.

본 발명에 따르면, 한층 더한 미세화에 유리하며 또한 충분한 기억 용량을 확보할 수 있는 불휘발성 반도체 기억 시스템을 제공할 수 있다.

Claims

불휘발성 반도체 기억 시스템에 있어서,

복수의 전기적으로 소거 및 기입 가능한 불휘발성 반도체 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 제1 메모리 블록 그룹과,

복수의 전기적으로 소거 및 기입 가능한 불휘발성 반도체 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 제2 메모리 블록 그룹

을 구비하고,

상기 제2 메모리 블록 그룹의 블록 어드레스가, 상기 제1 메모리 블록 그룹의 블록 어드레스와, 블랭크 어드레스를 사이에 두고 비연속인 불휘발성 반도체 기억 시스템.
제1항에 있어서,

적어도 상기 제1 메모리 블록 그룹은 2ⁿ개의 메모리 블록과 N개(단, N<2ⁿ)의 메모리 블록을 포함하는 불휘발성 반도체 기억 시스템.
제1항에 있어서,

상기 제1 메모리 블록 그룹 및 상기 제2 메모리 블록 그룹은 각각, 2ⁿ개의 메모리 블록과 N개(단, N<2ⁿ)의 메모리 블록을 포함하는 불휘발성 반도체 기억 시스 템.
제1항에 있어서,

제어 엔진을 더 구비하고,

상기 제어 엔진은 상기 제1, 제2 메모리 블록 그룹에 대하여 소거 제어 및 기입 제어를 실행하며, 상기 제어 엔진은 상기 복수의 메모리 블록으로부터 불량 메모리 블록(bad memory block)을 검출하고, 검출한 불량 메모리 블록에 대하여 상기 소거 제어 및 상기 기입 제어는 실행하지 않는 불휘발성 반도체 기억 시스템.
제1항에 있어서,

상기 제1 메모리 블록 그룹은, 상기 제1 메모리 블록 그룹 내의 상기 복수의 메모리 블록에 공통인 비트선을 갖고,

상기 제2 메모리 블록 그룹은, 상기 제2 메모리 블록 그룹 내의 상기 복수의 메모리 블록에 공통인 비트선을 갖는 불휘발성 반도체 기억 시스템.
제1항에 있어서,

상기 메모리 블록은 소거의 최소 단위인 불휘발성 반도체 기억 시스템.
제1항에 있어서,

상기 제1 메모리 블록 그룹의 블록 어드레스는 연속적으로 할당되고, 상기 제2 메모리 블록 그룹의 블록 어드레스는 연속적으로 할당되는 불휘발성 반도체 기억 시스템.
제1항에 있어서,

상기 제1 메모리 블록 그룹의 블록 어드레스 및 상기 제2 메모리 블록 그룹의 블록 어드레스는 각각,

상기 제1 메모리 블록 그룹인지, 상기 제2 메모리 블록 그룹인지의 지정에 사용되는 제1 영역과,

상기 제1 메모리 블록 그룹 내의 메모리 블록의 지정 및 상기 제2 메모리 블록 그룹 내의 메모리 블록의 지정에 사용되는 제2 영역

을 포함하는 불휘발성 반도체 기억 시스템.
제8항에 있어서,

상기 제1 영역의 값은, 상기 제1 메모리 블록 그룹의 블록 어드레스와 상기 제2 메모리 블록 그룹의 블록 어드레스에서 서로 다르고,

상기 제2 영역의 값은, 상기 제1 메모리 블록 그룹의 블록 어드레스와 상기 제2 메모리 블록 그룹의 블록 어드레스에서 서로 일치하는 불휘발성 반도체 기억 시스템.
제9항에 있어서,

상기 제1 메모리 블록 그룹 내의 메모리 블록의 총 수는 2ⁿ+N개(단, N<2ⁿ)인 불휘발성 반도체 기억 시스템.
제9항에 있어서,

상기 제1 메모리 블록 그룹 내의 메모리 블록의 총 수 및 상기 제2 메모리 블록 그룹 내의 메모리 블록의 총 수는 각각 2ⁿ+N개(단, N<2ⁿ)인 불휘발성 반도체 기억 시스템.