JPH07182850A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】 メモリセルアレイ１におけるアクセス対象と
なるメモリセルの存在するロウアドレスをロウアドレス
信号により設定し、カラムアドレスをカラムアドレス信
号により設定し、更にモードアドレス信号で、１ワード
のうちのどのビットフィールドをアクセスするかを指定
する。つまり、このモードアドレス信号がゲート回路４
７〜４０のうちアクセス対象とするビットフィールドに
対応するものを開状態とし、ロウ及びカラムアドレス信
号により指定されたワードのうちアクセス対象となるビ
ットフィールドだけが活性化され、そのワードのメモリ
セルに関してデータ入出力バッファ８７〜８０、入出力
回路２２７〜２２０を通して読出し・書込みアクセスが
実行される。 【効果】 リードモディファイライトやビットフィール
ド操作命令のように速度や回路規模を犠牲にしなくても
データフィールドアクセスが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
ものである。特に、この半導体記憶装置はマイクロコン
ピュータなどの半導体装置に内蔵するとその利点が大き
く生かされることとなる。勿論、この半導体記憶装置は
マイクロコンピュータなど半導体装置に内蔵せず、外付
の記憶装置としても利用可能である。

【０００２】

【従来の技術】図７は、マイクロコンピュータなどに内
蔵されている半導体記憶装置の一つであるデータ幅８ビ
ット、２５６バイトすなわち２０４８ビットの従来のＳ
ＲＡＭ（スタティックランダムアクセスメモリ）につい
て概略構成を示すものである。この図において、メモリ
セルアレイ１は１個のアレイに８ビットのメモリセルを
持ち、８×３２個のアレイで構成されている。アドレス
バスより上位５ビットのアドレス信号Ａ７〜Ａ３がロウ
アドレスデコーダ３に供給される。このロウアドレスデ
コーダ３の出力はゲート手段４を介してメモリセルアレ
イ１のロウの８個のアレイ（例えば、Ａ７〜Ａ３＝００
００１のとき、アレイＣ７−１，Ｃ６−１， … …
，Ｃ２−１，Ｃ１−１の８個）を選択する。また、ア
ドレスバスより下位３ビットのアドレス信号Ａ２〜Ａ０
がカラムアドレスデコーダ２１に供給され、このカラム
アドレスデコーダ２１によりメモリセルアレイ１のカラ
ム、すなわち各アレイの中の８ビットのうち１ビットの
メモリセルが選択される。

【０００３】メモリセルアレイ１からのデータ読出し
時、ロウアドレスデコーダ３で選択されたアレイからの
読出しデータ信号は入出力回路２２を通り、カラムアド
レスデコーダ２１でさらに選択され、データ入出力バッ
ファ８を介してデータバスＤ７〜Ｄ０に送出される。

【０００４】メモリセルアレイ１へのデータ書込み時、
データバスＤ７〜Ｄ０からの書込みデータ信号はデータ
入出力バッファ８を介して入出力回路２２へ供給され、
ロウアドレスデコーダ３とカラムアドレスデコーダ２１
とで選択されたメモリセルに書込まれる。

【０００５】読出し許可ＯＥ、書込み許可ＷＥ及びチッ
プ選択ＣＳの３つの信号からコントロール回路９でデー
タ入出力バッファ８、入出力回路２２及びゲート手段４
を制御する信号が生成される。

【０００６】チップ選択信号ＣＳが論理“１”のときに
メモリセルの読出し／書込みができ、論理“０”のとき
は読出し許可ＯＥ、書込み許可ＷＥは無視され、読出し
／書込みはできないものとする。

【０００７】読出し許可信号ＯＥが論理“１”のとき、
入出力回路２２及びデータ入出力バッファ８に対し、読
出しのための制御信号ＲＤ１，ＲＤ２及びＷＬＥを論理
“１”にする。論理“０”のとき、制御信号ＲＤ１，Ｒ
Ｄ２は論理“０”のままとする。

【０００８】書込み許可信号ＷＥは論理“１”のとき、
入出力回路２２及びデータ入出力バッファ８に対し、書
込みのための制御信号ＷＲ１，ＷＲ２及びＷＬＥを論理
“１”にする。論理“０”のとき、制御信号ＷＲ１，Ｗ
Ｒ２は論理“０”のままとする。

【０００９】読出し許可信号ＯＥ及び書込み許可信号Ｗ
Ｅが論理“０”のとき、制御信号ＷＬＥは論理“０”の
ままとする。

【００１０】制御信号ＷＬＥは、ワードラインの許可信
号で、ロウアドレスデコーダ３とメモリセルアレイ１と
の間に挿入されたゲート手段４に入力され、これにより
ロウアドレスデコーダ３の出力を制御する。

【００１１】制御信号ＲＤ１，ＷＲ１は、入出力回路２
２に入力され、メモリセルアレイ１と入出力回路２２と
の読出し／書込みデータの転送を制御する。制御信号Ｒ
Ｄ２，ＷＲ２は、データ入出力バッファ８に入力され、
これによりデータバスと入出力回路２２との読出し／書
込みデータの転送を制御する。

【００１２】以上のような構成において、メモリセルア
レイ１からのデータ読出しを行う場合には、まず、アド
レス信号Ａ７〜Ａ０を読出すメモリセルのアドレスに設
定する。次にチップ選択信号ＣＳ及び読出し許可信号Ｏ
Ｅを論理“１”に設定する（書込み許可信号ＷＥは論理
“０”に設定しておく）。これにより、アドレス信号Ａ
７〜Ａ０で選択されたメモリセルからの読出しデータ信
号が入出力回路２２とデータ入出力バッファ８を介して
データバスＤ７〜Ｄ０に送出される。また、メモリセル
アレイ１へのデータ書込みを行う場合には、まず、アド
レス信号Ａ７〜Ａ０を書込むメモリセルのアドレスに設
定する。次にチップ選択信号ＣＳ及び書込み許可信号Ｗ
Ｅを論理“１”に設定する（読出し許可信号ＯＥは論理
“０”に設定しておく）。これにより、データバスＤ７
〜Ｄ０からデータ入出力バッファ８と入出力回路２２を
介して書込みデータ信号がビットラインに供給され、ア
ドレス信号Ａ７〜Ａ０で選択されたメモリセルに書込ま
れる。

【００１３】マイクロコンピュータなどに内蔵されてい
る従来の半導体記憶装置は、固定のデータ幅（前記従来
例のＲＡＭでは８ビット）でアクセス（読出し／書込
み）を行う方式となっている。

【００１４】ところで、このような半導体記憶装置にお
いて、特定範囲（以下ビットフィールドと呼ぶ）のデー
タをアクセスしたい場合がある。しかし、前記したよう
に従来の半導体記憶装置ではアクセスのデータ幅が固定
であるため、ビットフィールドのアクセスは特別な命令
または複数の命令の組合せにより疑似的に行われてい
る。

【００１５】低位のマイクロコンピュータの場合、ビッ
トフィールドのアクセスは特別な命令や複数の命令の組
合せによるリード・モディファイ・ライトなどによって
実現されている。しかし、このリード・モディファイ・
ライトとは、書替えの対象となるビットフィールドを含
む全ビットのデータをいったん読出し（リード）、その
読出したデータをその対象となるビットフィールドのみ
書替える加工を行い（モディファイ）、その加工したデ
ータの全ビットを書込む（ライト）、というもので、概
略的に見ても３ステップを必要とし、処理速度の点で問
題があった。

【００１６】そこで、リード・モディファイ・ライト命
令の速度面を改善したビットフィールド操作命令を持つ
高位のマイクロコンピュータも作られたが、このビット
フィールド操作命令を実現するにはバレルシフタ（操作
対象のビットフィールドを抽出するなどに使われる高速
のシフト回路）等の巨大な回路が中央演算処理装置（以
下ＣＰＵと略する）部に必要となり、非常にコスト高と
なる。

【００１７】

【発明が解決しようとする課題】このようにマイクロコ
ンピュータなどに内蔵される従来の半導体記憶装置は、
ビットフィールドのアクセスにあたり、処理速度の低下
もしくはＣＰＵ部における回路規模の増大等の問題点を
有している。

【００１８】本発明は前記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、アドレ
ス等のモード信号によるビットフィールドのアクセスを
可能とした半導体記憶装置を提供することにある。

【００１９】

【課題を解決するための手段】本発明の半導体記憶装置
は、アドレスバスからのロウアドレス信号をデコード
し、そのロウデコード信号を出力するロウアドレスデコ
ード手段と、前記アドレスバスからのカラムアドレス信
号をデコードし、そのカラムデコード信号を出力するカ
ラムアドレスデコード手段と、前記アドレスバスからの
モードアドレス信号をデコードし、そのモードデコード
信号を出力するモードアドレスデコード手段と、メモリ
セルアレイにおける１または２以上のビット毎であっ
て、前記ロウアドレスデコード手段からのロウデコード
信号伝送路に挿入され、前記モードデコーダ信号により
前記メモリセルアレイのアクセス対象ビットフィールド
に応じて開閉制御されるロウデコードゲート手段とを備
えることを特徴とする。

【００２０】この構成においてモードアドレス信号はア
クセス対象ビットフィールドのビット位置及びデータ幅
のうち少なくとも一方を２種以上に可変することができ
る。

【００２１】読出しデータ選択手段は、データバスにお
ける１または２以上のビット毎であって、メモリセルア
レイから該データバスへの読出しデータ信号伝送路に挿
入され、モードアドレス信号に従ってメモリセルアレイ
の一のビットフィールドからの読出しデータ信号とメモ
リセルアレイの他のビットフィールドからの読出しデー
タ信号または特定のデータ信号とを選択的に出力する選
択回路によって構成することができる。

【００２２】書込みデータ選択手段は、データバスにお
ける１または２以上のビット毎であって、データバスか
ら該メモリセルアレイへの書込みデータ信号伝送路に挿
入され、モードアドレス信号に従ってデータバスの一の
ビットフィールドからの書込みデータ信号と該データバ
スの他のビットフィールドからの書込みデータ信号と選
択的に出力する選択回路によって構成することができ
る。

【００２３】

【作用】本発明によれば、アクセス対象となるビットフ
ィールドのビット位置やデータ幅を示すモードデコード
信号を、ロウデコード信号をゲートするロウデコードゲ
ート手段に与え、メモリセルアレイのアクセス対象とな
るビットフィールドだけを活性化（選択）させるととも
に、そのモードデコード信号により読出しデータ選択手
段や書込みデータ選択手段でデータバスとメモリセルア
レイとのデータ転送を制御するようになっているため、
モードアドレス信号によりビットフィールドのアクセス
を行うことが可能となる。これにより、ビットフィール
ドのアクセスを行うにあたり、従来のリード・モディフ
ァイ・ライトやビットフィールド操作命令のように速度
面を犠牲にしたり、ＣＰＵ部の回路規模を大きくしなく
ても済むようになり、低位のマイクロコンピュータなど
でも高速のビットフィールドアクセスを行うことが可能
となる。なお、本発明に係る半導体記憶装置であっても
モードアドレス信号によりメモリセルアレイの全データ
幅をアクセス対象とするモードに設定しておけば、従来
のリード・モディファイ・ライトやビットフィールド操
作命令を実行すること自体は可能である。

【００２４】

【実施例】図１は本発明の第１実施例に係る半導体記憶
装置の構成を示すものである。この図では、メモリセル
アレイ１が上位４ビットのデータを記憶する上位メモリ
セルアレイ１Ｍと下位４ビットのデータを記憶する下位
メモリセルアレイ１Ｌに分割されている場合を示してい
る。この２分割に入出力回路２２も上位メモリセルアレ
イ１Ｍに接続される上位入出力回路２２Ｍと下位メモリ
セルアレイ１Ｌに接続される下位入出力回路２２Ｌに分
割される。カラムアドレスデコーダ２１にはアドレスバ
スの下位３ビットＡ２〜Ａ０（カラムアドレス信号）が
入力され、ロウアドレスデコーダ３にはアドレスバスの
中位５ビットＡ７〜Ａ３（ロウアドレス信号）が入力さ
れている。

【００２５】ロウアドレスデコーダ３からメモリセルア
レイ１Ｍ，１Ｌとの間にはそれぞれゲート回路４Ｍ，４
Ｌが挿入されており、このゲート回路４Ｍ，４Ｌはワー
ドライン許可信号ＷＬＥと後述するモードデコード信号
ｍ２，ｍ１により、ロウアドレスデコーダ３からロウデ
コード信号の有効／無効化を制御する。

【００２６】次に、データ入出力バッファの読出し及び
書込み回路について説明する。図３及び図４に示すよう
にデータ読出し回路は読出しデータ選択手段（以下セレ
クタと呼ぶ）５Ｍ，５Ｌとトライステートバッファ１０
Ｍ，１０Ｌとから構成されている。セレクタ５Ｍはデー
タバスの上位４ビットへの読出し用のセレクタであり、
それぞれ４ビットのデータ入力端子Ａ，Ｂの信号を選択
信号入力端子Ｓへの入力信号に従ってデータ出力端子Ｙ
に選択出力するもの（Ｓ入力が論理“０”のときはＹに
はＡ入力の信号が出力され、Ｓ入力が論理“１”のとき
はＢ入力の信号が出力されるものとして以下説明する）
で、データ入力端子Ａは接地されて“００００”データ
に固定され（必ずしも“００００”である必要はない。
“１１１１”でも良い）、データ入力端子Ｂには入出力
回路２２Ｍの出力データが接続され、選択信号入力端子
Ｓにはモード制御信号ｍ３が入力されている。トライス
テートバッファ１０Ｍの入力はセレクタ５Ｍのデータ出
力端子Ｙに接続され、トライステートバッファ１０Ｍの
出力はデータバスの上位４ビットＤ７〜Ｄ４に接続され
ている。このトライステートバッファ１０Ｍは読出し制
御信号ＲＤ２によりオン／オフ制御されるようになって
いる。

【００２７】セレクタ５Ｌは、上位メモリセルアレイ１
Ｍ及び下位メモリセルアレイ１Ｌからの読出しデータ信
号を切換えてデータバスの下位４ビットＤ３〜Ｄ０へ出
力するためのものであり、それぞれ４ビットのデータ入
力端子Ａ，Ｂへのデータ信号を選択信号入力端子Ｓへの
入力信号に従ってデータ出力端子Ｙに選択出力するもの
で、データ入力端子Ａには上位メモリセルアレイ１Ｍに
接続された入出力回路２２Ｍの出力データ信号が入力さ
れ、データ入力端子Ｂには下位メモリセルアレイ１Ｌに
接続された入出力回路２２Ｌの出力データ信号が入力さ
れ、選択信号入力端子Ｓにはモードデコード信号ｍ１が
入力されている。トライステートバッファ１０Ｌへの入
力はセレクタ５Ｌのデータ出力端子Ｙに接続され、トラ
イステートバッファ１０Ｌの出力はデータバスの下位４
ビットＤ３〜Ｄ０に接続されている。このトライステー
トバッファ１０Ｌは読出し制御信号ＲＤ２によりオン／
オフ制御されることとなる。

【００２８】データ書込み回路は書込みデータ選択手段
（以下セレクタと呼ぶ）６とトライステートバッファ１
１Ｍ，１１Ｌとから構成されている。セレクタ６は上位
４ビットのメモリセルアレイ１Ｍへの書込みデータを切
換えるためのものであり、それぞれ４ビットのデータ入
力端子Ａ，Ｂのデータ信号を選択信号入力端子Ｓへの入
力信号に従ってデータ出力端子Ｙに選択出力するもの
で、データ入力端子Ａにはデータバスの下位４ビットＤ
３〜Ｄ０からの書込みデータ信号が入力され、データ入
力端子Ｂにはデータバスの上位４ビットＤ７〜Ｄ４から
の書込みデータ信号が入力され、選択信号入力端子Ｓに
はモードデコード信号ｍ１が入力されている。このセレ
クタ６のデータ出力端子Ｙはトライステートバッファ１
１Ｍの入力に接続され、トライステートバッファ１１Ｍ
の出力は入出力回路２２Ｍに接続されている。このトラ
イステートバッファ１１Ｍは書込み制御信号ＷＲ２によ
りオン／オフ制御されることとなる。

【００２９】トライステートバッファ１１Ｌは下位４ビ
ットのメモリセルアレイ１Ｌへの書込み用のもので、そ
の入力はデータバスの下位４ビットＤ３〜Ｄ０に接続さ
れており、トライステートバッファ１１Ｌの出力は入出
力回路２２Ｌに接続されている。このトライステートバ
ッファ１１Ｌは書込み制御信号ＷＲ２によりオン／オフ
制御される。

【００３０】この実施例では読出し／書込み時のビット
フィールドを８ビット、上位４ビット及び下位４ビット
の３種類が使用できる。前記構成の回路において、読出
し及び書込み時のビットフィールドのアクセス制御はモ
ードデコード信号ｍ３，ｍ２，ｍ１によって行われるよ
うになっており、これらのモードデコード信号を生成す
る回路、すなわち、モードアドレスデコード手段（以下
モードアドレスデコーダと呼ぶ）７にはアドレスバスの
上位２ビットＡ９，Ａ８（モードアドレス信号）が入力
され、これら上位２ビットＡ９，Ａ８におけるアドレス
信号の論理レベルの組合わせにより読出し／書込みそれ
ぞれについて３種類のビットフィールドのアクセス制御
がなされる。表にまとめると次表１，２のようになる。
ここで、読出し／書込み時のビットフィールドを上位４
ビットまたは下位４ビットにしてメモリセルアレイ１
Ｍ，１Ｌをアクセスする場合にはデータバスの下位４ビ
ットＤ３〜Ｄ０を通してその読出し／書込みデータ信号
の入出力を行うようになっており、モードデコード信号
ｍ３，ｍ２，ｍ１はこのような動作に合うようにセレク
タ５Ｍ，５Ｌ，６やトライステートバッファ１０Ｍ，１
０Ｌ，１１Ｍ，１１Ｌの制御を行う。このモードアドレ
スデコーダ７は例えば図２に示すように構成される。す
なわち、インバータゲート７１，７２とＡＮＤゲート７
３とが設けられ、インバータゲート７１にはビットＡ９
のアドレス、インバータゲート７２にはビットＡ８のア
ドレス信号がそれぞれ入力され、両インバータゲート７
１，７２の出力がＡＮＤゲート７３に入力される。それ
により、インバータゲート７１の出力がモードデコード
信号ｍ１、インバータゲート７２の出力がモードデコー
ド信号ｍ２、ＡＮＤゲート７３の出力がモードデコード
信号ｍ３としてぞれぞれ使用される。

【００３１】

【表１】

【００３２】

【表２】 すなわち、表１の８ビットモードの場合にはゲート回路
４Ｍ，４Ｌ、セレクタ５Ｍ、５Ｌ及びトライステートバ
ッファ１０Ｍ，１０Ｌへの制御信号は全て論理“１”に
なり、下位４ビットモードの場合にはゲート回路４Ｍ及
びセレクタ５Ｍへの制御信号が論理“０”でゲート回路
４Ｌ、セレクタ５Ｌ及びトライステートバッファ１０
Ｍ，１０Ｌへの制御信号が論理“１”になり、上位４ビ
ットモードの場合にはゲート回路４Ｌ及びセレクタ５
Ｍ，５Ｌへの制御信号が論理“０”で、ゲート回路４Ｍ
及びトライステートバッファ１０Ｍ，１０Ｌへの制御信
号が論理“１”になるように制御する。

【００３３】表２の８ビットモードの場合にはゲート回
路４Ｍ，４Ｌ、セレクタ６及びトライステートバッファ
１１Ｈ，１１Ｌへの制御信号は全て論理“１”になり、
下位４ビットモードの場合にはゲート回路４Ｈへの制御
信号が論理“０”でゲート回路４Ｌ、セレクタ６及びト
ライステートバッファ１１Ｈ，１１Ｌへの制御信号が論
理“１”になり、上位４ビットモードの場合にはゲート
回路４Ｌ及びセレクタ６への制御信号が論理“０”にな
り、ゲート回路４Ｍ及びトライステートバッファ１１
Ｍ，１１Ｌへの制御信号は全て論理“１”になるように
制御する。

【００３４】以下に表に示す各モードの動作について説
明する。 ［１］ 表１に示す読出し時の動作 （８ビットモード）アドレスバスのモードアドレス信号
Ａ９，Ａ８はともに論理“０”であるため、ゲート回路
４Ｌへの入力信号ｍ１及びゲート回路４Ｍへの入力信号
ｍ２は論理“１”となり、ワードライン選択許可信号Ｗ
ＬＥが論理“１”の期間、ゲート回路４Ｌ，４Ｍは開い
た状態となる。よって、ロウアドレスデコーダ３の出力
信号はメモリセルアレイ１に対し上位４ビット側・下位
４ビット側とも有効になる。

【００３５】次に、アドレス信号Ａ９，Ａ８がともに論
理“０”であるからモードデコード信号ｍ３は論理
“１”となり、セレクタ５Ｍは入出力回路２２Ｍからの
読出しデータ信号ｄｉを選択出力する状態となる。ま
た、セレクタ５Ｌは前述した信号ｍ１が論理“１”とな
っているので、メモリセルアレイ１Ｌ側に接続された入
出力回路２２Ｌからの読出しデータ信号ｄｊを選択出力
する状態となる。

【００３６】そして、トライステートバッファ１０Ｍ，
１０Ｌは読出し制御信号ＲＤ２が論理“１”でオンとな
っている。

【００３７】よって、メモリセルアレイ１のロウアドレ
スデコーダ３及びカラムアドレスデコーダ２１により指
定されたアドレスのメモリセルからの読出しデータ信号
が入出力回路２２Ｍ，２２Ｌ及びセレクタ５Ｍ，５Ｌを
介してトライステートバッファ１０Ｍ，１０Ｌからデー
タバスに向けて出力するようになる。 （下位４ビットモード）アドレスバスのモードアドレス
信号Ａ９は論理“０”であるため、ゲート回路４Ｌへの
モードデコード信号ｍ１は論理“１”となり、ワードラ
イン許可信号ＷＬＥが論理“１”の期間、ゲート回路４
Ｌは開いた状態となる。一方、アドレス信号Ａ８は論理
“１”であるためゲート回路４Ｍへのモードデコード信
号ｍ２は論理“０”となり、このゲート回路４Ｍは閉じ
た状態となる。よって、ロウアドレスデコーダ３の出力
信号はメモリセルアレイ１Ｌに対してのみ有効になる。

【００３８】次に、インバータゲート７１から出力され
る論理“０”によりＡＮＤゲート７３の出力ｍ３が論理
“０”となり、セレクタ５Ｍはデータ信号“００００”
を選択出力する状態となる。

【００３９】また、セレクタ５Ｌはインバータゲート７
２から出力される論理“１”によって入出力回路２２Ｌ
からのデータ信号を選択出力する状態となる。

【００４０】そして、トライステートバッファ１０Ｍ，
１０Ｌは読出し制御信号ＲＤ２が論理“１”でオンとな
っている。

【００４１】よって、ロウアドレスデコーダ３及びカラ
ムアドレスデコーダ２１により指定されたアドレスのメ
モリセルアレイ１Ｌのデータ信号が入出力回路２２Ｌ及
びセレクタ５Ｌを介してトライステートバッファ８Ｌか
らデータバスの下位ビットＤ３〜Ｄ０に向けて出力され
るようになる。この時、セレクタ５Ｍからはトライステ
ートバッファ８Ｍを介してデータ信号“００００”がデ
ータバスの上位４ビットＤ７〜Ｄ４に送出される。した
がって、この下位４ビットモードでは下位側４ビットの
メモリセルアレイ１Ｌからのデータ信号のみが読出され
ることとなる。 （上位４ビットモード）アドレスバスのモードアドレス
信号Ａ９は論理“１”であるため、インバータゲート７
２の出力ｍ１は論理“０”となり、ゲート回路４Ｌは閉
じた状態となる。アドレス信号Ａ８は論理“０”である
ため、インバータゲート７１の出力ｍ２は論理“１”と
なりゲート回路４Ｍは開いた状態となる。よって、ロウ
アドレスデコーダ３の出力アドレス信号はメモリセルア
レイ１Ｍに対する上位側のみ有効となる。

【００４２】次に、インバータゲート７２から出力され
る論理“０”によってＡＮＤゲート７３の出力ｍ３が論
理“０”になり、セレクタ５Ｌはデータ信号“０００
０”を選択出力する状態となる。

【００４３】また、セレクタ５Ｌはインバータゲート７
２から出力される論理“０”により入出力回路２２Ｍか
らのデータ信号を選択出力する状態となる。

【００４４】そして、トライステートバッファ１０Ｍ，
１０Ｌは読出し制御信号ＲＤ２が論理“１”でオンとな
っている。

【００４５】よって、ロウアドレスデコーダ３及びカラ
ムアドレスデコーダ２１により指定されたアドレスのメ
モリセルアレイ１Ｍのデータ信号が入出力回路２２Ｍ及
びセレクタ５Ｍを介してトライステートバッファ１０Ｌ
からデータバスの下位４ビットＤ３〜Ｄ０に向けて出力
されるようになる。この時、セレクタ５Ｍからはトライ
ステートバッファ１０Ｍを介してデータ信号“０００
０”がデータバスの上位４ビットＤ７〜Ｄ４に送出され
る。したがって、このモードでは上位側４ビットのメモ
リセルアレイ１Ｍからのデータのみが読出されることと
なる。 [2] 表２に示す書込み時の動作 （８ビットモード）アドレスバスのモードアドレス信号
Ａ９，Ａ８はともに論理“０”であるため、ゲート回路
４Ｌへの入力信号ｍ１及びゲート回路４Ｍへの入力信号
ｍ２は論理“１”となり、ワードライン許可信号ＷＬＦ
が“論理”ゲート回路４Ｍ及び４Ｌは開いた状態とな
る。トＡ８も論理“０”であるため、ＡＮＤゲート４Ｌ
も開いた状態となる。よって、ロウアドレスデコーダ３
の出力信号はメモリセルアレイ１に対し上位４ビット側
・下位４ビット側とも有効になる。

【００４６】次に、はアドレスバスの、モードアドレス
信号Ａ９が論理“０”によりセレクタ６の選択制御信号
ｍ１論理“１”になり、セレクタ６はデータバスの上位
４ビットＤ７〜Ｄ４からの書込みデータを出力するよう
になる。トライステートバッファ１１Ｍ，１１Ｌは制御
信号ＷＲ２が論理“１”となるためにオンとなる。その
ため、上位側メモリセルアレイ１ＭにはデータバスＤ７
〜Ｄ４のデータが、下位側メモリセルアレイ１Ｌにはデ
ータバスＤ３〜Ｄ０のデータがそれぞれ書込まれること
となる。 （下位４ビットモード）アドレスバスのモードアドレス
信号Ａ８は論理“１”であるため、モードデコード信号
ｍ２は論理“０”となり、ゲート回路４Ｍは閉じた状態
となる。アドレス信号Ａ９は論理“０”であるため、モ
ードデコード信号ｍ１は論理“１”となり、ワードライ
ン許可信号ＷＬＥが論理“１”の期間、ゲート回路４Ｌ
は開いた状態となる。よって、ロウデバイスデコーダ３
の出力信号はメモリセルアレイ１Ｌに対する下位側のみ
有効となる。

【００４７】また、トライステートバッファ１１Ｌは書
込み制御信号ＷＲ２が論理“１”となるためオンとな
る。よって、メモリセルアレイ１ＬにはデータバスＤ３
〜Ｄ０のデータが書込まれることになる。一方、ゲート
回路４Ｍが閉じているため、メモリセルアレイ１Ｍのデ
ータは保持されることとなる。 （上位４ビットモード）アドレスバスのモードアドレス
信号Ａ８は論理“０”であるため、モードデコード信号
ｍ２は論理“１”となり、ワードライン許可信号ＷＬＥ
が論理“１”の期間ゲート回路４Ｍは開いた状態とな
る。アドレス信号Ａ９は論理“１”であるため、ゲート
回路４Ｌへの入力信号ｍ１が論理“０”となり、ゲート
回路４Ｌは閉じた状態となる。よって、ロウアドレスデ
コーダ３の出力信号はメモリセルアレイ１Ｍに対する上
位側のみ有効となる。

【００４８】前述のとおり、モードデコード信号ｍ１は
論理“０”となるから、セレクタ６はデータバスの下位
４ビットＤ３〜Ｄ０からの書込みデータ信号を選択出力
する状態となる。トライステートバッファ１１Ｍは書込
み制御信号ＷＲ２が論理“１”となるため、オン状態と
なり、データバスの下位ビットラインＤ３〜Ｄ０のデー
タが上位メモリセルアレイ１Ｍに書込まれることとな
る。一方、ゲート回路４Ｌが閉じているため、メモリセ
ルアレイ１Ｌのデータは保持されることとなる。

【００４９】以上説明したように本実施例によれば、ア
クセス対象となるビットフィールドのビット位置やデー
タ幅を示すモードアドレス信号をデコードしたモードデ
コード信号によりロウアドレスデコード信号をゲートす
るロウアドレスゲート回路に与え、メモリセルアレイの
アクセス対象となるビットフィールドだけを活性化させ
るとともに、そのモードデコード信号により選択制御さ
れる読出しデータ選択手段や書込みデータ選択手段によ
りデータバスとメモリセルアレイとの接続を制御するよ
うになっているため、モードアドレス信号によりビット
フィールド可変操作を行うことが可能となる。これによ
り、ビットフィールドのアクセスを行うにあたり、従来
のリードモディファイライト命令やビットフィールド操
作命令のように速度面を犠牲にしたり、ＣＰＵ部の回路
規模を大きくしなくとも済むようになり高級機種に限ら
れていた高速のビットフィールドアクセス機能の実現を
容易にすることもができる。

【００５０】図５は本発明の第２実施例に係る半導体記
憶装置の構成を示すものである。この図に示すものはメ
モリセルアレイ１が３つのビットフィールドの組に分割
されており、上位３ビットのアレイＣ７〜Ｃ５の組１M
M、中位３ビットのアレイＣ４〜Ｃ２の組１LM、下位２
ビットのアレイＣ１，Ｃ０の組１LLに対して、それぞれ
ゲート４回路MM，４LM，４LLが配設されている。更に各
組１MM，１LM，１LLに共通にカラムアドレスデコーダ２
１が設けられ、また各組１MM，１LM，１LLには入出力回
路２２MM，２２LM，２２LLが対設されている。入出力回
路２２MM，２２LM，２２LLはコントロール回路９からの
読出し制御信号ＲＤ１と書込み制御信号ＷＲ１とにより
入出力制御がなされ、入出力バッファ８を介してデータ
バスのビットＤ７〜Ｄ０に接続されている。入出力バッ
ファ８にはコントロール回路９からの読出し制御信号Ｒ
Ｄ２及び書込み制御信号ＷＲ２とモードアドレスデコー
ダ７からのモード制御信号ｍ１，ｍ２，…とによりその
入出力が制御される。

【００５１】本実施例によれば、メモリセルアレイ１が
３分割されている点で第１実施例と異なり、制御回路系
もそれに応じた動作を行うが、第１実施例のものと同等
の作用効果が発揮されることはいうまでもない。

【００５２】そして、図６は本発明の第３実施例に係る
データ幅８ビット、２５６バイトＲＡＭの構成を示すも
のである。この図において、まず、メモリセルアレイ１
はアレイ１ビット毎に分割され、最小１ビット、最大８
ビットのビットフィールドを対象にアクセスが可能とさ
れている。それに応じてアドレスバス上のアドレス信号
はロウアドレス及びカラムアドレスの他にアクセス対象
となるビットフィールドを示すモードアドレスを含むも
のとされる。

【００５３】メモリセルアレイ１における各ビットフィ
ールドのアレイに対してゲート回路４７〜４０が設けら
れており、ロウアドレスデコーダ３からのロウデコード
信号は各ゲート回路４７〜４０を介してメモリセルアレ
イに供給されるようになっている。カラムアドレスデコ
ーダ２１は全アレイに対し共通に設けられ、入出力回路
２２７〜２２０は各ビットフィールドのアレイに対応し
て分割配置されている。

【００５４】モードアドレスデコーダ７のモードデコー
ド信号はメモリセルアレイ１の分割数に対応して少なく
とも８ビットの信号とされている。すなわち、ゲート回
路４７〜４０各々の開閉制御のために最低８ビットは必
要であり、また各アレイと各データバスラインとの組合
わせの数だけ後述する入出力バッファ８７〜８０におけ
る選択出力制御が行われる場合、その数は８種類とは限
らない、つまりそれ以上になることも考えられるため、
モード制御信号は少なくとも８ビットとなるのである。
このモードデコード信号の各ビットｍ８〜ｍ１はメモリ
セルアレイ１の各アレイＣ７〜Ｃ０に対応しており、各
アレイＣ７〜Ｃ０のゲート回路４７〜４０に供給され、
それらを開閉制御するようになっている。

【００５５】８７〜８０は前述したように各アレイと各
データバスビットとの組合わせの数だけ読出しデータ信
号用及び書込みデータ信号用の各セレクタを含むデータ
入出力バッファである。したがって、全てのアレイＣ７
〜Ｃ０からの読出しデータ信号を各データ入出力バッフ
ァ８７〜８０に入力し、それぞれ対応するデータバスＤ
７〜Ｄ０に入力するようになっているため、各アレイＣ
７〜Ｃ０からの読出しデータ信号を、データバスにおけ
る任意のビットＤ７〜Ｄ０に送出することができる。ま
た、データバスの全ビットＤ７〜Ｄ０のデータ信号がデ
ータ入出力バッファ８７〜８０に入力されるため、各ア
レイＣ７〜Ｃ０への書込みデータ信号を、メモリセルア
レイ１における任意のアレイＣ７〜Ｃ０に送出すること
ができる。

【００５６】以下、本実施例のＲＡＭの動作について説
明する。まず、概要について説明すると、アクセス対象
とするビットフィールドはモードアドレス信号の制御に
より可変する。すなわち、メモリセルアレイ１における
アクセス対象となるメモリセルの存在するロウアドレス
をロウアドレス信号により設定し、同じくカラムアドレ
スをカラムアドレス信号により設定するが、それらアド
レス信号だけでは８ビット全体が指定されたのと同じで
ある。モードアドレス信号は、この８ビット全体のうち
のどのビットをアクセスするかを指定するものとなり、
このモードアドレス信号がゲート回路４７〜４０のうち
アクセス対象とするビットに対応するものを開状態とす
ることにより、ロウアドレス信号及びカラムアドレス信
号により指定された８ビット全体のうちアクセス対象と
なるビットフィールドだけが活性化される。

【００５７】また、請求項３または４の場合、モードア
ドレス信号はデータバスＤ７〜Ｄ０のうち読出しデータ
信号送出先となるビットの指定を行う役割も果たす。よ
って、このモードアドレス信号の制御により、メモリセ
ルアレイ１の同一ロウカラムアドレスのビットフィール
ドからの読出しデータ信号をデータバスＤ７〜Ｄ０のう
ち任意のフィールドビットに出力することができる。書
込みにおいても同様に、モードアドレス信号はメモリセ
ルアレイ１のビットフィールドのうち書込みデータ信号
の入力先となるビットフィールドの指定を行う役割を果
たすようになり、モードアドレス信号の制御によってデ
ータバスの同一ビットフィールドからの書込みデータ信
号をメモリセルアレイ１の任意のビットフィールドに供
給することが可能となる。

【００５８】ここで、例えば、読出しモードとし、かつ
モードアドレス信号部分を全ビットフィールドを読出し
アクセス対象、当然ながらデータバスの全ビットが出力
先となるように設定したとする。すると、モードアドレ
スデコーダ７からのモードデコード信号によりゲート回
路４７〜４０が全て開かれ、ロウアドレスデコーダ３か
らのロウアドレスデコード信号が全てのアレイＣ７〜Ｃ
０に供給され、全アレイＣ７〜Ｃ０におけるカラムアド
レスデコーダ２１からのカラムアドレスデコード信号に
よって活性化されたメモリセルよりデータが読出される
こととなる。

【００５９】同様に、書込みモードとし、かつモードア
ドレス信号部分を全ビットフィールドを書込みアクセス
対象、当然ながらデータバスの全ビットが入力先となる
ように設定したとする。モードアドレスデコーダ７から
のモードデコード信号によりゲート回路４７〜４０が全
て開かれ、ロウアドレスデコーダ３からのロウデコード
信号が全てのアレイＣ７〜Ｃ０に供給され、全アレイＣ
７〜Ｃ０におけるカラムアドレスデコーダ２１からのカ
ラムデコード信号によって活性化されたメモリセルへデ
ータの書込みが行われる状態となる。

【００６０】次に、メモリセルアレイ１における下位４
ビットのビットフィールドをアクセス対象とし、かつデ
ータバスにおける下位４ビットのビットラインＤ３〜Ｄ
０へのデータ送出先とするように読出しモードを設定し
たとする。これにより、モードアドレスデコーダ７から
のモード制御信号はゲート回路４３〜４０を開き、ゲー
ト回路４７〜４４を閉じた状態とするため、ロウアドレ
スデコーダ３からのロウアドレスデコード信号が下位４
ビットのアレイＣ３〜Ｃ０に供給され、その下位４ビッ
トのアレイＣ３〜Ｃ０におけるカラムアドレスデコーダ
２１からのカラムデコード信号によって活性化されたメ
モリセルのデータが読出されることとなる。このとき、
モードデコード信号によって、入出力バッファ８７はビ
ットＤ７、入出力バッファ８６はビットＤ６、入出力バ
ッファ８５はビットＤ５、入出力バッファ８４はビット
Ｄ４、入出力バッファ８３はビットＤ３、入出力バッフ
ァ８２はビットＤ２、入出力バッファ８１はビットＤ
１、入出力バッファ８０はビットＤ０への各読出しデー
タ信号をメモリセルアレイ１の対応するアレイから出力
することとなる。データバスの全てのビットにデータ信
号が出力される状態になるがメモリセルアレイ１におけ
る上位４ビットのアレイは活性化されないため、データ
バスの上位４ビットＤ７〜Ｄ４への信号は実質意味を持
たない。また、前述のように読出しデータ選択手段によ
り上位４ビットをすべて論理“０”にすることも可能で
ある。

【００６１】同様に下位４ビットのビットフィールドへ
の書込みモードとすると、モードアドレスデコーダ７か
らのモードデコード信号によりゲート回路４３〜４０が
開かれ、ロウアドレスデコーダ３からのロウデコード信
号が下位４ビットのアレイＣ３〜Ｃ０に供給され、アレ
イＣ３〜Ｃ０におけるカラムアドレスデコーダ２１から
のカラムアドレスデコード信号によって活性化されたメ
モリセルへデータの書込みが行われる状態となる。この
とき、モードデコード信号によって、入出力バッファ８
７はデータバスのビットＤ７、入出力バッファ８６はビ
ットＤ６、入出力バッファ８５はビットラインＤ５、入
出力バッファ８４はビットＤ４、入出力バッファ８３は
ビットＤ３、入出力バッファ８２はビットＤ２、入出力
バッファ８１はビットＤ１、入出力バッファ８０はビッ
トＤ０からの書込みデータ信号を対応するアレイＣ７〜
Ｃ０に入力するようになっている。しかし、上位４ビッ
トのアレイＣ７〜Ｃ４はゲート回路４７〜４４により非
活性の状態にあるため、これらのアレイＣ７〜Ｃ４のに
はデータは書込まれない。

【００６２】

【発明の効果】以上説明したように本発明によれば、ア
クセス対象となるビットフィールドのビット位置やデー
タ幅を示すモードアドレス信号によりロウデコード信号
をゲートするロウアドレスゲート回路に与え、メモリセ
ルアレイのアクセス対象となるビットフィールドだけを
活性化させるとともに、そのモードアドレス信号により
選択制御される読出しデータ選択手段や書込みデータ選
択手段によりデータバスとメモリセルアレイとの接続を
制御するようになっているため、モードアドレス信号に
よりビットフィールド変操作を行うことが可能となる。
これにより、ビットフィールドのアクセスを行うにあた
り、従来のリードモディファイライト命令やビットフィ
ールド操作命令のように速度面を犠牲にしたり、ＣＰＵ
部の回路規模を大きくしなくとも済むようになり高級機
種に限られていた高速ビットフィールドアクセス機能の
搭載が可能になる。

【００６３】なお、本発明に係る半導体記憶装置であっ
てもモードアドレス信号によりメモリセルアレイの全デ
ータ幅をアクセス対象とするモードに設定しておけば、
リードモディファイライト命令やビットフィールド操作
命令を実行すること自体は可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置とし
てのデータ幅８ビット・２５６バイトＲＡＭのブロック
図。

【図２】図１に示すモードアドレスデコーダの内部論理
構成例を示すブロック図。

【図３】図１に示すデータ入出力バッファの上位側構成
例を示すブロック図。

【図４】図１に示すデータ入出力バッファの下位側構成
例を示すブロック図。

【図５】本発明の第２実施例に係る半導体記憶装置とし
てのデータ幅８ビット・２５６バイトＲＡＭのブロック
図。

【図６】本発明の第３実施例に係る半導体記憶装置とし
てのデータ幅８ビット・２５６バイトＲＡＭのブロック
図。

【図７】従来のデータ幅８ビット・２５６バイトＲＡＭ
のブロック図。

【図８】図７に示すデータ入出力バッファの１ビットの
構成を示すブロック図。

【符号の説明】

１ メモリセルアレイ ２１ カラムアドレスデコーダ ２２ 入出力回路 ３ ロウアドレスデコーダ ４７〜４０，４MM，４LM，４LL，４Ｍ，４Ｌ ロウデコ
ード信号ゲート回路 ７ モードアドレスデコーダ ８ データ入出力バッファ ９ コントロール回路 Ｃ７〜Ｃ０ アレイ Ｄ７〜Ｄ０ データバス ｍ１，ｍ２，… モードデコード信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】アドレスバスからのロウアドレス信号をデ
   コードし、そのロウデコード信号を出力するロウアドレ
   スデコード手段と、 前記アドレスバスからのカラムアドレス信号をデコード
   し、そのカラムデコード信号を出力するカラムアドレス
   デコード手段と、 前記アドレスバスからのモードアドレス信号をデコード
   し、そのモードデコード信号を出力するモードアドレス
   デコード手段と、 メモリセルアレイにおける１または２以上のビット毎で
   あって、前記ロウアドレスデコード手段からのロウデコ
   ード信号伝送路に挿入され、前記モードデコード信号に
   より前記メモリセルアレイのアクセス対象ビットフィー
   ルドに応じて開閉制御されるロウデコードゲート手段と
   を備えることを特徴とする半導体記憶装置。
2. 【請求項２】モードアドレス信号はアクセス対象ビット
   フィールドのビット位置及びデータ幅のうち少なくとも
   一方を２種以上に可変することを特徴とする請求項１記
   載の半導体記憶装置。
3. 【請求項３】データバスにおける１または２以上のビッ
   ト毎であって、メモリセルアレイから該データバスへの
   読出しデータ信号伝送路に挿入され、モードアドレス信
   号に従ってメモリセルアレイの一のビットフィールドか
   らの読出しデータ信号または特定のデータ信号とを選択
   的に出力する読出しデータ選択手段を備えることを特徴
   とする請求項１、２のうちいずれか１項記載の半導体記
   憶装置。
4. 【請求項４】データバスにおける１または２以上のビッ
   ト毎であって、データバスから該メモリセルアレイへの
   書込みデータ信号伝送路に挿入され、モードアドレス信
   号に従ってメモリセルアレイの一のビットフィールドへ
   の書込みデータ信号と該メモリセルアレイの他のビット
   フィールドへの書込みデータ信号と選択的に出力する書
   込みデータ選択手段を備えることを特徴とする請求項１
   〜３のうちいずれか１項記載の半導体記憶装置。