JPH1145568A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1145568A JPH1145568A JP9214059A JP21405997A JPH1145568A JP H1145568 A JPH1145568 A JP H1145568A JP 9214059 A JP9214059 A JP 9214059A JP 21405997 A JP21405997 A JP 21405997A JP H1145568 A JPH1145568 A JP H1145568A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- control signal
- mask control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 クロック周波数よりも高い周波数で入出力さ
れる連続した複数のデータの内，任意の数のデータをマ
スクすることが可能な半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭ１は，メモリ部ＭＥＭ，デー
タ制御部３，コントロール部５から構成されている。第
１の入出力データマスク制御信号ＤＱＭ１および第２の
入出力データマスク制御信号ＤＱＭ２によって，コント
ロール部に属するデータマスク制御回路７は，出力デー
タマスク制御信号ＤＯＵＴＭ，第１の入力データマスク
制御信号ＤＩＮＭ１，第２の入力データマスク制御信号
ＤＩＮＭ２を生成する。メモリ部から読み出される連続
したデータは，出力データマスク制御信号によってマス
クされ，メモリ部へ書き込まれる連続したデータは，第
１，２の入力データマスク制御信号によってマスクされ
る。
れる連続した複数のデータの内，任意の数のデータをマ
スクすることが可能な半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭ１は，メモリ部ＭＥＭ，デー
タ制御部３，コントロール部５から構成されている。第
１の入出力データマスク制御信号ＤＱＭ１および第２の
入出力データマスク制御信号ＤＱＭ２によって，コント
ロール部に属するデータマスク制御回路７は，出力デー
タマスク制御信号ＤＯＵＴＭ，第１の入力データマスク
制御信号ＤＩＮＭ１，第２の入力データマスク制御信号
ＤＩＮＭ２を生成する。メモリ部から読み出される連続
したデータは，出力データマスク制御信号によってマス
クされ，メモリ部へ書き込まれる連続したデータは，第
１，２の入力データマスク制御信号によってマスクされ
る。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置に
かかり，特にクロック周波数よりも高い周波数でデータ
の入出力が行われる半導体記憶装置に関する。
かかり，特にクロック周波数よりも高い周波数でデータ
の入出力が行われる半導体記憶装置に関する。
【０００２】
【従来の技術】例えば，ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）などの半導体記憶装
置において，高速データ転送を目的として，クロックの
立上がりエッジおよび立下がりエッジ，いわゆるデュア
ルエッジに同期してデータを入出力することが可能なも
のが開発されている。
ｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）などの半導体記憶装
置において，高速データ転送を目的として，クロックの
立上がりエッジおよび立下がりエッジ，いわゆるデュア
ルエッジに同期してデータを入出力することが可能なも
のが開発されている。
【０００３】このような，クロック周波数よりも速い周
波数でデータの入出力が可能な半導体記憶装置は，例え
ば，Ｊｅｉ−Ｈｗａｎ Ｙｏｏ ”Ａ ３２−Ｂａｎｋ
１Ｇｂ ＤＲＡＭ ｗｉｔｈ １ＧＢ／ｓ Ｂａｎｄ
ｗｉｄｔｈ”１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３７８−３７９に開示
されている。
波数でデータの入出力が可能な半導体記憶装置は，例え
ば，Ｊｅｉ−Ｈｗａｎ Ｙｏｏ ”Ａ ３２−Ｂａｎｋ
１Ｇｂ ＤＲＡＭ ｗｉｔｈ １ＧＢ／ｓ Ｂａｎｄ
ｗｉｄｔｈ”１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３７８−３７９に開示
されている。
【０００４】ところで，従来，ＳＤＲＡＭなどの半導体
記憶装置においては，データの読込サイクルおよび書き
込みサイクルで連続的に入出力されるデータ中の任意の
データがマスク可能となっている。すなわち，データの
書き込み時においては，書き換えを必要としないデータ
に対してマスク処理を施し，また，データの読み出し時
においては，外部へ出力する必要のないデータに対して
マスク処理を施すことによって効率のよいデータ処理が
実現化されている。
記憶装置においては，データの読込サイクルおよび書き
込みサイクルで連続的に入出力されるデータ中の任意の
データがマスク可能となっている。すなわち，データの
書き込み時においては，書き換えを必要としないデータ
に対してマスク処理を施し，また，データの読み出し時
においては，外部へ出力する必要のないデータに対して
マスク処理を施すことによって効率のよいデータ処理が
実現化されている。
【０００５】
【発明が解決しようとする課題】しかしながら，図１
０，１１に示すように従来の半導体装置における入出力
データマスク制御信号ＤＱＭは，クロック周波数の１周
期に同期しているために，上述のように，例えば，デー
タの入出力がクロックｃｌｏｃｋの２倍の周波数で行わ
れる半導体記憶装置においては，入出力データマスク制
御信号ＤＱＭでマスクされるデータ数は，クロックｃｌ
ｏｃｋの１周期分の２個となっていた。
０，１１に示すように従来の半導体装置における入出力
データマスク制御信号ＤＱＭは，クロック周波数の１周
期に同期しているために，上述のように，例えば，デー
タの入出力がクロックｃｌｏｃｋの２倍の周波数で行わ
れる半導体記憶装置においては，入出力データマスク制
御信号ＤＱＭでマスクされるデータ数は，クロックｃｌ
ｏｃｋの１周期分の２個となっていた。
【０００６】具体的には，図１０に示す読み出し動作の
場合，連続してデータが８個出力される時，入出力デー
タマスク制御信号ＤＱＭの入力から２クロック後の２個
のデータ（データＤ５，Ｄ６）がマスクされる。また，
図１１に示す書き込み動作の場合，連続してデータが８
個出力される時，入出力データマスク制御信号ＤＱＭの
入力から２個のデータ（データＤ５，Ｄ６）がマスクさ
れる。
場合，連続してデータが８個出力される時，入出力デー
タマスク制御信号ＤＱＭの入力から２クロック後の２個
のデータ（データＤ５，Ｄ６）がマスクされる。また，
図１１に示す書き込み動作の場合，連続してデータが８
個出力される時，入出力データマスク制御信号ＤＱＭの
入力から２個のデータ（データＤ５，Ｄ６）がマスクさ
れる。
【０００７】すなわち，従来，データの入出力がクロッ
クｃｌｏｃｋの２倍の周波数で行われる半導体記憶装置
においては，クロックｃｌｏｃｋ１周期内の２個のデー
タの内１個をマスクすることが出来なかった。さらに，
データの入出力がクロックｃｌｏｃｋの４倍の周波数で
行われる半導体記憶装置においては，クロックｃｌｏｃ
ｋ１周期内の４個のデータの内１個，４個のデータの内
の２個，または４個のデータの内の３個をマスクするこ
とができなかった。このために，データの入出力の自由
度に制約が生じ，データ処理の高効率化の障害ともなり
かねなかった。
クｃｌｏｃｋの２倍の周波数で行われる半導体記憶装置
においては，クロックｃｌｏｃｋ１周期内の２個のデー
タの内１個をマスクすることが出来なかった。さらに，
データの入出力がクロックｃｌｏｃｋの４倍の周波数で
行われる半導体記憶装置においては，クロックｃｌｏｃ
ｋ１周期内の４個のデータの内１個，４個のデータの内
の２個，または４個のデータの内の３個をマスクするこ
とができなかった。このために，データの入出力の自由
度に制約が生じ，データ処理の高効率化の障害ともなり
かねなかった。
【０００８】本発明は，従来の半導体記憶装置が有する
上記のような問題点に鑑みてなされたものであり，本発
明の目的は，クロック周波数よりも速い周波数で入出力
される連続した複数のデータの内，任意の数のデータを
マスクすることが可能な半導体記憶装置を提供すること
にある。
上記のような問題点に鑑みてなされたものであり，本発
明の目的は，クロック周波数よりも速い周波数で入出力
される連続した複数のデータの内，任意の数のデータを
マスクすることが可能な半導体記憶装置を提供すること
にある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，所定のデータを記憶するメモリ
部を備え，前記メモリ部に記憶された所定のデータをク
ロック周波数の整数倍の周波数で読み出すことが可能で
あるとともに，前記メモリ部に対して所定のデータをク
ロック周波数の整数倍の周波数で書き込むことが可能な
半導体記憶装置が提供される。そして，この半導体記憶
装置は，複数の入出力データマスク制御信号を入力し，
前記メモリ部から読み出されるデータをマスクするため
の出力データマスク制御信号と，前記メモリ部へ書き込
まれるデータをマスクするための入力データマスク制御
信号を生成するデータマスク制御回路を備え，さらに，
前記出力データマスク制御信号を入力し，前記メモリ部
から読み出される連続した複数個のデータの中の任意の
データをマスクすることが可能であるとともに，前記入
力データマスク制御信号を入力し，前記メモリ部に書き
込まれる連続した複数個のデータの中の任意のデータを
マスクすることが可能なデータ制御回路を備えたことを
特徴とする。かかる構成によれば，メモリ部から読み出
される連続した複数個のデータの中の任意のデータを選
択的にマスクすることが可能であるとともに，メモリ部
に書き込まれる連続した複数個のデータの中の任意のデ
ータをマスクすることが可能であるために，データの読
み出し・書き込み周波数がクロック周波数よりも高い場
合であっても，データを１個ずつマスクすることが可能
となる。さらに，２個以上の任意の数のデータをマスク
することも可能となる。
に，請求項１によれば，所定のデータを記憶するメモリ
部を備え，前記メモリ部に記憶された所定のデータをク
ロック周波数の整数倍の周波数で読み出すことが可能で
あるとともに，前記メモリ部に対して所定のデータをク
ロック周波数の整数倍の周波数で書き込むことが可能な
半導体記憶装置が提供される。そして，この半導体記憶
装置は，複数の入出力データマスク制御信号を入力し，
前記メモリ部から読み出されるデータをマスクするため
の出力データマスク制御信号と，前記メモリ部へ書き込
まれるデータをマスクするための入力データマスク制御
信号を生成するデータマスク制御回路を備え，さらに，
前記出力データマスク制御信号を入力し，前記メモリ部
から読み出される連続した複数個のデータの中の任意の
データをマスクすることが可能であるとともに，前記入
力データマスク制御信号を入力し，前記メモリ部に書き
込まれる連続した複数個のデータの中の任意のデータを
マスクすることが可能なデータ制御回路を備えたことを
特徴とする。かかる構成によれば，メモリ部から読み出
される連続した複数個のデータの中の任意のデータを選
択的にマスクすることが可能であるとともに，メモリ部
に書き込まれる連続した複数個のデータの中の任意のデ
ータをマスクすることが可能であるために，データの読
み出し・書き込み周波数がクロック周波数よりも高い場
合であっても，データを１個ずつマスクすることが可能
となる。さらに，２個以上の任意の数のデータをマスク
することも可能となる。
【００１０】そして，請求項１の半導体記憶装置におけ
るデータマスク制御回路は，請求項２に記載したよう
に，前記複数の入出力データマスク制御信号を前記メモ
リ部から読み出されるデータの周波数と同一の周波数の
シリアル信号に変換するパラレル・シリアル変換部と，
前記パラレル・シリアル変換部から出力されたシリアル
信号を入力し，所定のタイミングで前記出力データマス
ク制御信号を出力する第１のラッチ回路と，前記複数の
入出力データマスク信号を入力し，所定のタイミングで
前記入力データマスク制御信号を出力する第２のラッチ
回路とを含む構成とすることが可能であり，さらに，請
求項３に記載のように，前記パラレル・シリアル変換部
をクロックド・インバータによって構成することも可能
である。
るデータマスク制御回路は，請求項２に記載したよう
に，前記複数の入出力データマスク制御信号を前記メモ
リ部から読み出されるデータの周波数と同一の周波数の
シリアル信号に変換するパラレル・シリアル変換部と，
前記パラレル・シリアル変換部から出力されたシリアル
信号を入力し，所定のタイミングで前記出力データマス
ク制御信号を出力する第１のラッチ回路と，前記複数の
入出力データマスク信号を入力し，所定のタイミングで
前記入力データマスク制御信号を出力する第２のラッチ
回路とを含む構成とすることが可能であり，さらに，請
求項３に記載のように，前記パラレル・シリアル変換部
をクロックド・インバータによって構成することも可能
である。
【００１１】また，請求項４によれば，請求項１と同様
に，所定のデータを記憶するメモリ部を備え，前記メモ
リ部に記憶された所定のデータをクロック周波数の整数
倍の周波数で読み出すことが可能であるとともに，前記
メモリ部に対して所定のデータをクロック周波数の整数
倍の周波数で書き込むことが可能な半導体記憶装置が提
供される。そして，この半導体記憶装置は，前記メモリ
部から読み出されるデータの周波数，または，前記メモ
リ部へ書き込まれるデータの周波数のいずれかと同一の
周波数を有する入出力データマスク制御信号を入力し，
前記メモリ部から読み出されるデータをマスクするため
の出力データマスク制御信号と，前記メモリ部へ書き込
まれるデータをマスクするための入力データマスク制御
信号を生成するデータマスク制御回路を備え，さらに，
前記出力データマスク制御信号を入力し，前記メモリ部
から読み出される連続した複数個のデータの中の任意の
データをマスクすることが可能であるとともに，前記入
力データマスク制御信号を入力し，前記メモリ部に書き
込まれる連続した複数個のデータの中の任意のデータを
マスクすることが可能なデータ制御回路を備えたことを
特徴とする。かかる構成によれば，請求項１に記載の発
明と同様に，メモリ部から読み出される連続した複数個
のデータの中の任意のデータを選択的にマスクすること
が可能であるとともに，メモリ部に書き込まれる連続し
た複数個のデータの中の任意のデータをマスクすること
が可能であるために，データの読み出し・書き込み周波
数がクロック周波数よりも高い場合であっても，データ
を１個ずつマスクすることが可能となる。さらに，２個
以上の任意の数のデータをマスクすることも可能とな
る。そして，入出力データマスク制御信号の周波数を，
データの読み出し・書き込み周波数に一致させるだけ
で，任意のデータをマスクすることが可能となる。
に，所定のデータを記憶するメモリ部を備え，前記メモ
リ部に記憶された所定のデータをクロック周波数の整数
倍の周波数で読み出すことが可能であるとともに，前記
メモリ部に対して所定のデータをクロック周波数の整数
倍の周波数で書き込むことが可能な半導体記憶装置が提
供される。そして，この半導体記憶装置は，前記メモリ
部から読み出されるデータの周波数，または，前記メモ
リ部へ書き込まれるデータの周波数のいずれかと同一の
周波数を有する入出力データマスク制御信号を入力し，
前記メモリ部から読み出されるデータをマスクするため
の出力データマスク制御信号と，前記メモリ部へ書き込
まれるデータをマスクするための入力データマスク制御
信号を生成するデータマスク制御回路を備え，さらに，
前記出力データマスク制御信号を入力し，前記メモリ部
から読み出される連続した複数個のデータの中の任意の
データをマスクすることが可能であるとともに，前記入
力データマスク制御信号を入力し，前記メモリ部に書き
込まれる連続した複数個のデータの中の任意のデータを
マスクすることが可能なデータ制御回路を備えたことを
特徴とする。かかる構成によれば，請求項１に記載の発
明と同様に，メモリ部から読み出される連続した複数個
のデータの中の任意のデータを選択的にマスクすること
が可能であるとともに，メモリ部に書き込まれる連続し
た複数個のデータの中の任意のデータをマスクすること
が可能であるために，データの読み出し・書き込み周波
数がクロック周波数よりも高い場合であっても，データ
を１個ずつマスクすることが可能となる。さらに，２個
以上の任意の数のデータをマスクすることも可能とな
る。そして，入出力データマスク制御信号の周波数を，
データの読み出し・書き込み周波数に一致させるだけ
で，任意のデータをマスクすることが可能となる。
【００１２】そして，請求項４の半導体記憶装置におけ
るデータマスク制御回路は，請求項５に記載したよう
に，前記入出力データマスク制御信号を入力し，クロッ
クの立上がりエッジと立下がりエッジの両方に同期して
所定の信号を出力するデュアルエッジトリガのフリップ
フロップと，前記デュアルエッジトリガのフリップフロ
ップの出力信号を入力し，所定のタイミングで前記出力
データマスク制御信号を出力する第１のラッチ回路と，
前記デュアルエッジトリガのフリップフロップの出力信
号を入力し，所定のタイミングで前記入力データマスク
制御信号を出力する第２のラッチ回路とを含む構成とす
ることが可能である。
るデータマスク制御回路は，請求項５に記載したよう
に，前記入出力データマスク制御信号を入力し，クロッ
クの立上がりエッジと立下がりエッジの両方に同期して
所定の信号を出力するデュアルエッジトリガのフリップ
フロップと，前記デュアルエッジトリガのフリップフロ
ップの出力信号を入力し，所定のタイミングで前記出力
データマスク制御信号を出力する第１のラッチ回路と，
前記デュアルエッジトリガのフリップフロップの出力信
号を入力し，所定のタイミングで前記入力データマスク
制御信号を出力する第２のラッチ回路とを含む構成とす
ることが可能である。
【００１３】さらに，前記のデータ制御回路は，請求項
６に記載のように，前記出力データマスク制御信号を入
力し，前記メモリ部から読み出されるデータに対してマ
スク処理を施すことが可能な読み出し制御回路と，前記
入力データマスク制御信号を入力し，前記メモリ部へ書
き込まれるデータに対してマスク処理を施すことが可能
な書き込み制御回路と，前記読み出し制御回路から出力
されたデータを外部に出力するとともに，外部から入力
されたデータを前記書き込み制御回路へ入力するための
入出力パッドとを備えた構成とすることが可能である。
６に記載のように，前記出力データマスク制御信号を入
力し，前記メモリ部から読み出されるデータに対してマ
スク処理を施すことが可能な読み出し制御回路と，前記
入力データマスク制御信号を入力し，前記メモリ部へ書
き込まれるデータに対してマスク処理を施すことが可能
な書き込み制御回路と，前記読み出し制御回路から出力
されたデータを外部に出力するとともに，外部から入力
されたデータを前記書き込み制御回路へ入力するための
入出力パッドとを備えた構成とすることが可能である。
【００１４】そして，請求項６の半導体記憶装置におけ
る読み出し制御回路は，請求項７に記載のように，前記
メモリ部からの読み出しデータを所定の周波数のシリア
ル信号に変換するパラレル・シリアル変換部と，前記パ
ラレル・シリアル変換部からのシリアル信号と前記出力
データマスク制御信号を入力し，前記シリアル信号中の
いずれのデータをマスクするかを判定する出力データマ
スク判定回路とを備えた構成とすることが可能である。
そして，前記パラレル・シリアル変換部は，請求項８に
記載したように，クロックド・インバータから構成して
もよい。
る読み出し制御回路は，請求項７に記載のように，前記
メモリ部からの読み出しデータを所定の周波数のシリア
ル信号に変換するパラレル・シリアル変換部と，前記パ
ラレル・シリアル変換部からのシリアル信号と前記出力
データマスク制御信号を入力し，前記シリアル信号中の
いずれのデータをマスクするかを判定する出力データマ
スク判定回路とを備えた構成とすることが可能である。
そして，前記パラレル・シリアル変換部は，請求項８に
記載したように，クロックド・インバータから構成して
もよい。
【００１５】また，請求項６の半導体記憶装置における
書き込み制御回路は，請求項９に記載のように，前記入
出力パッドからの書き込みデータをパラレル信号に変換
するシリアル・パラレル変換部と，前記シリアル・パラ
レル変換部からのパラレル信号と前記入力データマスク
制御信号を入力し，前記パラレル信号中のいずれのデー
タをマスクするかを判定する入力データマスク判定回路
とを備えた構成とすることが可能である。そして，請求
項１０に記載のように，前記シリアル・パラレル変換部
は，フリップフロップから構成するようにしてもよい。
書き込み制御回路は，請求項９に記載のように，前記入
出力パッドからの書き込みデータをパラレル信号に変換
するシリアル・パラレル変換部と，前記シリアル・パラ
レル変換部からのパラレル信号と前記入力データマスク
制御信号を入力し，前記パラレル信号中のいずれのデー
タをマスクするかを判定する入力データマスク判定回路
とを備えた構成とすることが可能である。そして，請求
項１０に記載のように，前記シリアル・パラレル変換部
は，フリップフロップから構成するようにしてもよい。
【００１６】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。
【００１７】（第１の実施の形態）第１の実施の形態に
かかる半導体記憶装置としてのＳＤＲＡＭ１の構成を図
１に示す。このＳＤＲＡＭ１は，所定のデータを保持す
るメモリ部ＭＥＭ，データの入出力を制御するデータ制
御部３，およびコントロール部５から構成されている。
そして，このコントロール部５は，後述の出力データマ
スク制御信号ＤＯＵＴＭ，第１の入力データマスク制御
信号ＤＩＮＭ１，および第２の入力データマスク信号Ｄ
ＩＮＭ２を含む制御信号群ＣＳＤによってデータ制御部
３を制御するとともに，制御信号群ＣＳＭによってメモ
リ部ＭＥＭを制御するように構成されている。
かかる半導体記憶装置としてのＳＤＲＡＭ１の構成を図
１に示す。このＳＤＲＡＭ１は，所定のデータを保持す
るメモリ部ＭＥＭ，データの入出力を制御するデータ制
御部３，およびコントロール部５から構成されている。
そして，このコントロール部５は，後述の出力データマ
スク制御信号ＤＯＵＴＭ，第１の入力データマスク制御
信号ＤＩＮＭ１，および第２の入力データマスク信号Ｄ
ＩＮＭ２を含む制御信号群ＣＳＤによってデータ制御部
３を制御するとともに，制御信号群ＣＳＭによってメモ
リ部ＭＥＭを制御するように構成されている。
【００１８】データ制御部３は，複数のデータ制御回路
９を含み，外部とのデータの入出力を制御するととも
に，データバスＤＢを介して入出力されるメモリ部ＭＥ
Ｍの内部データを制御する機能を有している。また，コ
ントロール部５は，データマスク制御回路７を含み，ロ
ウ（ＲＯＷ）・アドレスのアクセスを制御する制御信号
ＲＡＳＢ，カラム（ＣＯＬＵＭＮ）・アドレスのアクセ
スを制御する制御信号ＣＡＳＢ，データの入出力を制御
する制御信号ＷＥＢ，入出力データのマスクを制御する
第１の入出力データマスク制御信号ＤＱＭ１，第２の入
出力データマスク制御信号ＤＱＭ２，外部クロックｃｌ
ｏｃｋ，およびアドレスバスＡＢが入力されている。
９を含み，外部とのデータの入出力を制御するととも
に，データバスＤＢを介して入出力されるメモリ部ＭＥ
Ｍの内部データを制御する機能を有している。また，コ
ントロール部５は，データマスク制御回路７を含み，ロ
ウ（ＲＯＷ）・アドレスのアクセスを制御する制御信号
ＲＡＳＢ，カラム（ＣＯＬＵＭＮ）・アドレスのアクセ
スを制御する制御信号ＣＡＳＢ，データの入出力を制御
する制御信号ＷＥＢ，入出力データのマスクを制御する
第１の入出力データマスク制御信号ＤＱＭ１，第２の入
出力データマスク制御信号ＤＱＭ２，外部クロックｃｌ
ｏｃｋ，およびアドレスバスＡＢが入力されている。
【００１９】次に，コントロール部５に属するデータマ
スク制御回路７の構成について，図２を参照しながら説
明する。
スク制御回路７の構成について，図２を参照しながら説
明する。
【００２０】このデータマスク制御回路７は，２個のフ
リップフロップＦＦ１，ＦＦ２，２個のクロックド・イ
ンバータ２１，２３を有するパラレル・シリアル変換部
ＰＳＣ１，３個のラッチ回路Ｌ１，Ｌ２，Ｌ３，および
インバータ２５から構成されている。
リップフロップＦＦ１，ＦＦ２，２個のクロックド・イ
ンバータ２１，２３を有するパラレル・シリアル変換部
ＰＳＣ１，３個のラッチ回路Ｌ１，Ｌ２，Ｌ３，および
インバータ２５から構成されている。
【００２１】上述のようにＳＤＲＡＭ１の外部から入力
された第１の入出力データマスク制御信号ＤＱＭ１は，
このデータマスク制御回路７のフリップフロップＦＦ１
に入力され，第２の入出力データマスク制御信号ＤＱＭ
２は，フリップフロップＦＦ２に入力されている。ま
た，フリップフロップＦＦ１およびフリップフロップＦ
Ｆ２のクロック入力には，外部クロックｃｌｏｃｋに同
期した内部クロックＣＫ０が入力されている。
された第１の入出力データマスク制御信号ＤＱＭ１は，
このデータマスク制御回路７のフリップフロップＦＦ１
に入力され，第２の入出力データマスク制御信号ＤＱＭ
２は，フリップフロップＦＦ２に入力されている。ま
た，フリップフロップＦＦ１およびフリップフロップＦ
Ｆ２のクロック入力には，外部クロックｃｌｏｃｋに同
期した内部クロックＣＫ０が入力されている。
【００２２】そして，フリップフロップＦＦ１の出力信
号は，パラレル・シリアル変換部ＰＳＣ１に属するクロ
ックド・インバータ２１と，ラッチ回路Ｌ２に共通入力
され，また，フリップフロップＦＦ２の出力信号は，パ
ラレル・シリアル変換部ＰＳＣ１に属するクロックド・
インバータ２３と，ラッチ回路Ｌ３に共通入力されてい
る。
号は，パラレル・シリアル変換部ＰＳＣ１に属するクロ
ックド・インバータ２１と，ラッチ回路Ｌ２に共通入力
され，また，フリップフロップＦＦ２の出力信号は，パ
ラレル・シリアル変換部ＰＳＣ１に属するクロックド・
インバータ２３と，ラッチ回路Ｌ３に共通入力されてい
る。
【００２３】クロックド・インバータ２１とクロックド
・インバータ２３の出力信号は共通化され，パラレル・
シリアル変換部ＰＳＣ１の出力信号として，後段のラッ
チ回路Ｌ１に入力されている。そして，クロックド・イ
ンバータ２１のｎ制御端子とクロックド・インバータ２
３のｐ制御端子には，外部クロックｃｌｏｃｋに同期し
た内部クロックＣＫ３が共通入力され，また，クロック
ド・インバータ２１のｐ制御端子とクロックド・インバ
ータ２３のｎ制御端子には，内部クロックＣＫ３をイン
バータ２５によって論理反転した内部クロックＣＫ３Ｂ
が共通入力されるように構成されている。
・インバータ２３の出力信号は共通化され，パラレル・
シリアル変換部ＰＳＣ１の出力信号として，後段のラッ
チ回路Ｌ１に入力されている。そして，クロックド・イ
ンバータ２１のｎ制御端子とクロックド・インバータ２
３のｐ制御端子には，外部クロックｃｌｏｃｋに同期し
た内部クロックＣＫ３が共通入力され，また，クロック
ド・インバータ２１のｐ制御端子とクロックド・インバ
ータ２３のｎ制御端子には，内部クロックＣＫ３をイン
バータ２５によって論理反転した内部クロックＣＫ３Ｂ
が共通入力されるように構成されている。
【００２４】ラッチ回路Ｌ１は，前記のパラレル・シリ
アル変換部ＰＳＣ１の出力信号の他に，外部クロックｃ
ｌｏｃｋに同期した内部クロックＣＫ４と，読み出しコ
マンドＲＣＯＭが入力され，出力データマスク制御信号
ＤＯＵＴＭが出力されるようになっている。一方，ラッ
チ回路Ｌ２は，前記のフリップフロップＦＦ１の出力信
号の他に書き込みコマンドＷＣＯＭが入力され，第１の
入力データマスク制御信号ＤＩＮＭ１が出力されるよう
になっている。また，ラッチ回路Ｌ３は，前記のフリッ
プフロップＦＦ２の出力信号の他に書き込みコマンドＷ
ＣＯＭが入力され，第２の入力データマスク制御信号Ｄ
ＩＮＭ２が出力されるようになっている。
アル変換部ＰＳＣ１の出力信号の他に，外部クロックｃ
ｌｏｃｋに同期した内部クロックＣＫ４と，読み出しコ
マンドＲＣＯＭが入力され，出力データマスク制御信号
ＤＯＵＴＭが出力されるようになっている。一方，ラッ
チ回路Ｌ２は，前記のフリップフロップＦＦ１の出力信
号の他に書き込みコマンドＷＣＯＭが入力され，第１の
入力データマスク制御信号ＤＩＮＭ１が出力されるよう
になっている。また，ラッチ回路Ｌ３は，前記のフリッ
プフロップＦＦ２の出力信号の他に書き込みコマンドＷ
ＣＯＭが入力され，第２の入力データマスク制御信号Ｄ
ＩＮＭ２が出力されるようになっている。
【００２５】次に，データ制御部３に属するデータ制御
回路９の構成について，図３を参照しながら説明する。
回路９の構成について，図３を参照しながら説明する。
【００２６】このデータ制御回路９は，主に読み出し制
御回路ＲＣＣおよび書き込み制御回路ＷＣＣから構成さ
れている。そして，読み出し制御回路ＲＣＣの出力と，
書き込み制御回路ＷＣＣの入力は，入出力パッドＰに共
通接続されており，外部とのデータの入出力が可能とな
っている。
御回路ＲＣＣおよび書き込み制御回路ＷＣＣから構成さ
れている。そして，読み出し制御回路ＲＣＣの出力と，
書き込み制御回路ＷＣＣの入力は，入出力パッドＰに共
通接続されており，外部とのデータの入出力が可能とな
っている。
【００２７】読み出し制御回路ＲＣＣは，４つのフリッ
プフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６，２つのパ
ラレル・シリアル変換部ＰＳＣ２，３，２つの判定回路
ＪＣ１，ＪＣ２，およびバッファ回路ＢＦとから構成さ
れている。なお，パラレル・シリアル変換部ＰＳＣ２
は，２つのクロックド・インバータ３３，３４から構成
され，パラレル・シリアル変換部ＰＳＣ３は，２つのク
ロックド・インバータ３５，３６から構成され，判定回
路ＪＣ１は，ＮＯＲゲート３１から構成され，判定回路
ＪＣ２は，ＮＯＲゲート３２から構成されている。
プフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６，２つのパ
ラレル・シリアル変換部ＰＳＣ２，３，２つの判定回路
ＪＣ１，ＪＣ２，およびバッファ回路ＢＦとから構成さ
れている。なお，パラレル・シリアル変換部ＰＳＣ２
は，２つのクロックド・インバータ３３，３４から構成
され，パラレル・シリアル変換部ＰＳＣ３は，２つのク
ロックド・インバータ３５，３６から構成され，判定回
路ＪＣ１は，ＮＯＲゲート３１から構成され，判定回路
ＪＣ２は，ＮＯＲゲート３２から構成されている。
【００２８】この読み出し制御回路ＲＣＣの４つのフリ
ップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６には，デ
ータバスＤＢを介して，メモリ部ＭＥＭからの読み出し
データＲＤ１，ＲＤ２，ＲＤ１Ｂ，ＲＤ２Ｂがそれぞれ
入力されるように構成されている。なお，読み出しデー
タＲＤ１Ｂは，読み出しデータＲＤ１の論理を反転した
ものであり，同様に，読み出しデータＲＤ２Ｂは，読み
出しデータＲＤ２の論理を反転したものである。さら
に，４つのフリップフロップＦＦ３，ＦＦ４，ＦＦ５，
ＦＦ６のクロック入力には，外部クロックｃｌｏｃｋに
同期した内部クロックＣＫ２が共通入力されるようにな
っている。
ップフロップＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６には，デ
ータバスＤＢを介して，メモリ部ＭＥＭからの読み出し
データＲＤ１，ＲＤ２，ＲＤ１Ｂ，ＲＤ２Ｂがそれぞれ
入力されるように構成されている。なお，読み出しデー
タＲＤ１Ｂは，読み出しデータＲＤ１の論理を反転した
ものであり，同様に，読み出しデータＲＤ２Ｂは，読み
出しデータＲＤ２の論理を反転したものである。さら
に，４つのフリップフロップＦＦ３，ＦＦ４，ＦＦ５，
ＦＦ６のクロック入力には，外部クロックｃｌｏｃｋに
同期した内部クロックＣＫ２が共通入力されるようにな
っている。
【００２９】そして，４つのフリップフロップＦＦ３，
ＦＦ４，ＦＦ５，ＦＦ６の出力信号は，それぞれ，クロ
ックド・インバータ３３，３４，３５，３６へ入力され
るようになっている。また，クロックド・インバータ３
３のｎ制御端子，クロックド・インバータ３４のｐ制御
端子，クロックド・インバータ３５のｎ制御端子，クロ
ックド・インバータ３６のｐ制御端子には，外部クロッ
クｃｌｏｃｋに同期した内部クロックＣＫ１が共通入力
され，クロックド・インバータ３３のｐ制御端子，クロ
ックド・インバータ３４のｎ制御端子，クロックド・イ
ンバータ３５のｐ制御端子，クロックド・インバータ３
６のｎ制御端子には，内部クロックＣＫ１をインバータ
４１によって論理反転した内部クロックＣＫ１Ｂが共通
入力されるように構成されている。
ＦＦ４，ＦＦ５，ＦＦ６の出力信号は，それぞれ，クロ
ックド・インバータ３３，３４，３５，３６へ入力され
るようになっている。また，クロックド・インバータ３
３のｎ制御端子，クロックド・インバータ３４のｐ制御
端子，クロックド・インバータ３５のｎ制御端子，クロ
ックド・インバータ３６のｐ制御端子には，外部クロッ
クｃｌｏｃｋに同期した内部クロックＣＫ１が共通入力
され，クロックド・インバータ３３のｐ制御端子，クロ
ックド・インバータ３４のｎ制御端子，クロックド・イ
ンバータ３５のｐ制御端子，クロックド・インバータ３
６のｎ制御端子には，内部クロックＣＫ１をインバータ
４１によって論理反転した内部クロックＣＫ１Ｂが共通
入力されるように構成されている。
【００３０】クロックド・インバータ３３およびクロッ
クド・インバータ３４の出力は共通化され，パラレル・
シリアル変換部ＰＳＣ２の出力として判定回路ＪＣ１を
構成するＮＯＲゲート３１の一方の入力に接続されてい
る。また，クロックド・インバータ３５およびクロック
ド・インバータ３６の出力は共通化され，パラレル・シ
リアル変換部ＰＳＣ３の出力として判定回路ＪＣ２を構
成するＮＯＲゲート３２の一方の入力に接続されてい
る。そして，前記データマスク制御回路７からの出力デ
ータマスク制御信号ＤＯＵＴＭは，ＮＯＲゲート３１お
よびＮＯＲゲート３２の他方の入力に共通入力されるよ
うに構成されている。これらのＮＯＲゲート３１，３２
の出力信号，すなわち判定回路ＪＣ１，ＪＣ２の出力信
号は，後段に配置されたバッファ回路ＢＦを介して，出
力データとして入出力パッドＰに出力されるようになっ
ている。
クド・インバータ３４の出力は共通化され，パラレル・
シリアル変換部ＰＳＣ２の出力として判定回路ＪＣ１を
構成するＮＯＲゲート３１の一方の入力に接続されてい
る。また，クロックド・インバータ３５およびクロック
ド・インバータ３６の出力は共通化され，パラレル・シ
リアル変換部ＰＳＣ３の出力として判定回路ＪＣ２を構
成するＮＯＲゲート３２の一方の入力に接続されてい
る。そして，前記データマスク制御回路７からの出力デ
ータマスク制御信号ＤＯＵＴＭは，ＮＯＲゲート３１お
よびＮＯＲゲート３２の他方の入力に共通入力されるよ
うに構成されている。これらのＮＯＲゲート３１，３２
の出力信号，すなわち判定回路ＪＣ１，ＪＣ２の出力信
号は，後段に配置されたバッファ回路ＢＦを介して，出
力データとして入出力パッドＰに出力されるようになっ
ている。
【００３１】一方，書き込み制御回路ＷＣＣは，４つの
フリップフロップＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０，
２つの判定回路ＪＣ３，ＪＣ４から構成されている。な
お，判定回路ＪＣ３は，２つのＮＯＲゲート３７，３８
から構成され，判定回路ＪＣ４は，２つのＮＯＲゲート
３９，４０から構成されている。
フリップフロップＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０，
２つの判定回路ＪＣ３，ＪＣ４から構成されている。な
お，判定回路ＪＣ３は，２つのＮＯＲゲート３７，３８
から構成され，判定回路ＪＣ４は，２つのＮＯＲゲート
３９，４０から構成されている。
【００３２】この書き込み制御回路ＷＣＣには，入出力
パッドＰを介して外部より書き込みデータが入力され，
まず，フリップフロップＦＦ７，ＦＦ８に入力されるよ
うに構成されている。なお，フリップフロップＦＦ７の
クロック入力には，内部クロックＣＫ１が入力され，フ
リップフロップＦＦ８のクロック入力には，内部クロッ
クＣＫ１Ｂが入力されている。
パッドＰを介して外部より書き込みデータが入力され，
まず，フリップフロップＦＦ７，ＦＦ８に入力されるよ
うに構成されている。なお，フリップフロップＦＦ７の
クロック入力には，内部クロックＣＫ１が入力され，フ
リップフロップＦＦ８のクロック入力には，内部クロッ
クＣＫ１Ｂが入力されている。
【００３３】次に，フリップフロップＦＦ７の出力は，
フリップフロップＦＦ９の入力に接続され，フリップフ
ロップＦＦ８の出力は，フリップフロップＦＦ１０の入
力に接続されている。また，フリップフロップＦＦ９お
よびフリップフロップＦＦ１０のクロック入力には，内
部クロックＣＫ２が共通入力されている。
フリップフロップＦＦ９の入力に接続され，フリップフ
ロップＦＦ８の出力は，フリップフロップＦＦ１０の入
力に接続されている。また，フリップフロップＦＦ９お
よびフリップフロップＦＦ１０のクロック入力には，内
部クロックＣＫ２が共通入力されている。
【００３４】そして，フリップフロップＦＦ９の出力お
よびその反転出力は，それぞれ，判定回路ＪＣ３を構成
するＮＯＲゲート３７，３８の一方の入力に接続され，
フリップフロップＦＦ１０の出力およびその反転出力
は，それぞれ，判定回路ＪＣ４を構成するＮＯＲゲート
３９，４０の一方の入力に接続されている。
よびその反転出力は，それぞれ，判定回路ＪＣ３を構成
するＮＯＲゲート３７，３８の一方の入力に接続され，
フリップフロップＦＦ１０の出力およびその反転出力
は，それぞれ，判定回路ＪＣ４を構成するＮＯＲゲート
３９，４０の一方の入力に接続されている。
【００３５】ここで，ＮＯＲゲート３７，３８の他方の
入力には，前記データマスク制御回路７からの第１の入
力データマスク制御信号ＤＩＮＭ１が入力され，また，
ＮＯＲゲート３９，４０の他方の入力には，前記データ
マスク制御回路７からの第２の入力データマスク制御信
号ＤＩＮＭ２が入力されるようになっている。
入力には，前記データマスク制御回路７からの第１の入
力データマスク制御信号ＤＩＮＭ１が入力され，また，
ＮＯＲゲート３９，４０の他方の入力には，前記データ
マスク制御回路７からの第２の入力データマスク制御信
号ＤＩＮＭ２が入力されるようになっている。
【００３６】そして，ＮＯＲゲート３７，３８，３９，
４０からは，それぞれ書き込みデータＷＤ１，ＷＤ１
Ｂ，ＷＤ２，ＷＤ２Ｂが出力され，データバスＤＢを介
して，メモリ部ＭＥＭに書き込まれるようになってい
る。なお，書き込みデータＷＤ１Ｂは，書き込みデータ
ＷＤ１の論理反転データであり，書き込みデータＷＤ２
Ｂは，書き込みデータＷＤ２の論理反転データである。
４０からは，それぞれ書き込みデータＷＤ１，ＷＤ１
Ｂ，ＷＤ２，ＷＤ２Ｂが出力され，データバスＤＢを介
して，メモリ部ＭＥＭに書き込まれるようになってい
る。なお，書き込みデータＷＤ１Ｂは，書き込みデータ
ＷＤ１の論理反転データであり，書き込みデータＷＤ２
Ｂは，書き込みデータＷＤ２の論理反転データである。
【００３７】以上のように構成されたＳＤＲＡＭ１のデ
ータ読み出し動作およびデータ書き込み動作について，
図４，５を参照しながら説明する。
ータ読み出し動作およびデータ書き込み動作について，
図４，５を参照しながら説明する。
【００３８】まず，コントロール部５に対して，ハイレ
ベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡＳ
Ｂ，およびハイレベルの制御信号ＷＥＢが入力された場
合の読み出しコマンドＲＣＯＭによるデータ読み出し動
作について，以下詳述する。なお，ここでは，ＣＡＳＢ
レイテンシを”２”，バースト長を”８”とした場合に
即して説明する。
ベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡＳ
Ｂ，およびハイレベルの制御信号ＷＥＢが入力された場
合の読み出しコマンドＲＣＯＭによるデータ読み出し動
作について，以下詳述する。なお，ここでは，ＣＡＳＢ
レイテンシを”２”，バースト長を”８”とした場合に
即して説明する。
【００３９】第１の入出力データマスク制御信号ＤＱＭ
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにハイレベルの場合：（図４−波形ａ）
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにハイレベルの場合：（図４−波形ａ）
【００４０】データマスク制御回路７のフリップフロッ
プＦＦ１，ＦＦ２は，第１の入出力データマスク制御信
号ＤＱＭ１および第２の入出力データマスク制御信号Ｄ
ＱＭ２のハイレベル信号を受けて，内部クロックＣＫ０
に同期したハイレベル信号を出力する。
プＦＦ１，ＦＦ２は，第１の入出力データマスク制御信
号ＤＱＭ１および第２の入出力データマスク制御信号Ｄ
ＱＭ２のハイレベル信号を受けて，内部クロックＣＫ０
に同期したハイレベル信号を出力する。
【００４１】次に，パラレル・シリアル変換部ＰＳＣ１
は，内部クロックＣＫ３がハイレベルの時にフリップフ
ロップＦＦ１の出力信号を論理反転してロウレベル信号
を出力し，内部クロックＣＫ３がロウレベルの時にフリ
ップフロップＦＦ２の出力信号を論理反転してロウレベ
ル信号を出力する。
は，内部クロックＣＫ３がハイレベルの時にフリップフ
ロップＦＦ１の出力信号を論理反転してロウレベル信号
を出力し，内部クロックＣＫ３がロウレベルの時にフリ
ップフロップＦＦ２の出力信号を論理反転してロウレベ
ル信号を出力する。
【００４２】そして，ラッチ回路Ｌ１は，読み出しコマ
ンドＲＣＯＭによって，パラレル・シリアル変換部ＰＳ
Ｃ１の出力信号を，内部クロックＣＫ４の２クロック分
の遅延を持って出力データマスク制御信号ＤＯＵＴＭと
して出力する。
ンドＲＣＯＭによって，パラレル・シリアル変換部ＰＳ
Ｃ１の出力信号を，内部クロックＣＫ４の２クロック分
の遅延を持って出力データマスク制御信号ＤＯＵＴＭと
して出力する。
【００４３】一方，データ制御回路９の読み出し制御回
路ＲＣＣに属するフリップフロップＦＦ３，ＦＦ４，Ｆ
Ｆ５，ＦＦ６は，メモリ部ＭＥＭからデータバスＤＢを
介して，読み出しデータＲＤ１，ＲＤ２，ＲＤ１Ｂ，Ｒ
Ｄ２Ｂをそれぞれ入力し，内部クロックＣＫ２の立上が
りエッジで出力する。
路ＲＣＣに属するフリップフロップＦＦ３，ＦＦ４，Ｆ
Ｆ５，ＦＦ６は，メモリ部ＭＥＭからデータバスＤＢを
介して，読み出しデータＲＤ１，ＲＤ２，ＲＤ１Ｂ，Ｒ
Ｄ２Ｂをそれぞれ入力し，内部クロックＣＫ２の立上が
りエッジで出力する。
【００４４】パラレル・シリアル変換部ＰＳＣ２は，内
部クロックＣＫ１がハイレベルの時にフリップフロップ
ＦＦ３の出力信号を論理反転出力し，内部クロックＣＫ
１がロウレベルの時にフリップフロップＦＦ４の出力信
号を論理反転出力する。同様に，パラレル・シリアル変
換部ＰＳＣ３は，内部クロックＣＫ１がハイレベルの時
にフリップフロップＦＦ５の出力信号を論理反転出力
し，内部クロックＣＫ１がロウレベルの時にフリップフ
ロップＦＦ６の出力信号を論理反転出力する。すなわ
ち，パラレル・シリアル変換部ＰＳＣ２は，フリップフ
ロップＦＦ３，ＦＦ４の出力信号の周波数を２倍に変換
し，パラレル・シリアル変換部ＰＳＣ３は，フリップフ
ロップＦＦ５，ＦＦ６の出力信号の周波数を２倍に変換
するようになっている。
部クロックＣＫ１がハイレベルの時にフリップフロップ
ＦＦ３の出力信号を論理反転出力し，内部クロックＣＫ
１がロウレベルの時にフリップフロップＦＦ４の出力信
号を論理反転出力する。同様に，パラレル・シリアル変
換部ＰＳＣ３は，内部クロックＣＫ１がハイレベルの時
にフリップフロップＦＦ５の出力信号を論理反転出力
し，内部クロックＣＫ１がロウレベルの時にフリップフ
ロップＦＦ６の出力信号を論理反転出力する。すなわ
ち，パラレル・シリアル変換部ＰＳＣ２は，フリップフ
ロップＦＦ３，ＦＦ４の出力信号の周波数を２倍に変換
し，パラレル・シリアル変換部ＰＳＣ３は，フリップフ
ロップＦＦ５，ＦＦ６の出力信号の周波数を２倍に変換
するようになっている。
【００４５】そして，判定回路ＪＣ１，ＪＣ２は，デー
タマスク制御回路７からの出力データマスク制御信号Ｄ
ＯＵＴＭがハイレベルの時，ともにロウレベル信号を出
力する。一方，出力データマスク制御信号ＤＯＵＴＭが
ロウレベルの時，判定回路ＪＣ１は，パラレル・シリア
ル変換部ＰＳＣ２の出力信号を論理反転出力し，判定回
路ＪＣ２は，パラレル・シリアル変換部ＰＳＣ３の出力
信号を論理反転出力する。
タマスク制御回路７からの出力データマスク制御信号Ｄ
ＯＵＴＭがハイレベルの時，ともにロウレベル信号を出
力する。一方，出力データマスク制御信号ＤＯＵＴＭが
ロウレベルの時，判定回路ＪＣ１は，パラレル・シリア
ル変換部ＰＳＣ２の出力信号を論理反転出力し，判定回
路ＪＣ２は，パラレル・シリアル変換部ＰＳＣ３の出力
信号を論理反転出力する。
【００４６】次に，バッファ回路ＢＦは，判定回路ＪＣ
１の出力信号がハイレベルの時にハイレベル信号を出力
し，判定回路ＪＣ２の出力信号がハイレベルの時にロウ
レベル信号を出力する。そして，判定回路ＪＣ１，ＪＣ
２の出力信号がともにロウレベルの時，すなわち，デー
タＤ１〜Ｄ８の読み出し時以外とデータマスク時にハイ
・インピーダンス出力ＺＺとなる。
１の出力信号がハイレベルの時にハイレベル信号を出力
し，判定回路ＪＣ２の出力信号がハイレベルの時にロウ
レベル信号を出力する。そして，判定回路ＪＣ１，ＪＣ
２の出力信号がともにロウレベルの時，すなわち，デー
タＤ１〜Ｄ８の読み出し時以外とデータマスク時にハイ
・インピーダンス出力ＺＺとなる。
【００４７】したがって，第１の入出力データマスク制
御信号ＤＱＭ１および第２の入出力データマスク制御信
号ＤＱＭ２がともにハイレベルの場合，出力データマス
ク制御信号ＤＯＵＴＭがハイレベルの時，すなわち第１
の入出力データマスク制御信号ＤＱＭ１および第２の入
出力データマスク制御信号ＤＱＭ２が入力されてから外
部クロックｃｌｏｃｋの２周期後のデータ２個（図４に
おいて，データＤ５，Ｄ６。）がマスクされる。
御信号ＤＱＭ１および第２の入出力データマスク制御信
号ＤＱＭ２がともにハイレベルの場合，出力データマス
ク制御信号ＤＯＵＴＭがハイレベルの時，すなわち第１
の入出力データマスク制御信号ＤＱＭ１および第２の入
出力データマスク制御信号ＤＱＭ２が入力されてから外
部クロックｃｌｏｃｋの２周期後のデータ２個（図４に
おいて，データＤ５，Ｄ６。）がマスクされる。
【００４８】第１の入出力データマスク制御信号ＤＱＭ
１がハイレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がロウレベルの場合：（図４−波形ｂ）
１がハイレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がロウレベルの場合：（図４−波形ｂ）
【００４９】データマスク制御回路７のフリップフロッ
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のハイレベル信号を受けて，内部クロックＣＫ０に同
期したハイレベル信号を出力する。一方，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のロウレベル信号を受けて，内部クロックＣＫ０に
同期したロウレベル信号を出力する。
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のハイレベル信号を受けて，内部クロックＣＫ０に同
期したハイレベル信号を出力する。一方，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のロウレベル信号を受けて，内部クロックＣＫ０に
同期したロウレベル信号を出力する。
【００５０】次に，パラレル・シリアル変換部ＰＳＣ１
は，内部クロックＣＫ３がハイレベルの時にフリップフ
ロップＦＦ１の出力信号を論理反転してロウレベル信号
を出力し，内部クロックＣＫ３がロウレベルの時にフリ
ップフロップＦＦ２の出力信号を論理反転してハイレベ
ル信号を出力する。
は，内部クロックＣＫ３がハイレベルの時にフリップフ
ロップＦＦ１の出力信号を論理反転してロウレベル信号
を出力し，内部クロックＣＫ３がロウレベルの時にフリ
ップフロップＦＦ２の出力信号を論理反転してハイレベ
ル信号を出力する。
【００５１】そして，ラッチ回路Ｌ１は，読み出しコマ
ンドＲＣＯＭによって，パラレル・シリアル変換部ＰＳ
Ｃ１の出力信号を，内部クロックＣＫ４の２クロック分
の遅延を持って出力データマスク制御信号ＤＯＵＴＭと
して出力する。
ンドＲＣＯＭによって，パラレル・シリアル変換部ＰＳ
Ｃ１の出力信号を，内部クロックＣＫ４の２クロック分
の遅延を持って出力データマスク制御信号ＤＯＵＴＭと
して出力する。
【００５２】したがって，データ制御回路９の判定回路
ＪＣ１，ＪＣ２によって，出力データマスク制御信号Ｄ
ＯＵＴＭがハイレベルの時，すなわち第１の入出力デー
タマスク制御信号ＤＱＭ１が入力されてから外部クロッ
クｃｌｏｃｋの２周期後のデータ２個の内１個目のデー
タ（図４において，データＤ５。）がマスクされる。
ＪＣ１，ＪＣ２によって，出力データマスク制御信号Ｄ
ＯＵＴＭがハイレベルの時，すなわち第１の入出力デー
タマスク制御信号ＤＱＭ１が入力されてから外部クロッ
クｃｌｏｃｋの２周期後のデータ２個の内１個目のデー
タ（図４において，データＤ５。）がマスクされる。
【００５３】第１の入出力データマスク制御信号ＤＱＭ
１がロウレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がハイレベルの場合：（図４−波形ｃ）
１がロウレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がハイレベルの場合：（図４−波形ｃ）
【００５４】データマスク制御回路７のフリップフロッ
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のロウレベル信号を受けて，内部クロックＣＫ０に同
期したロウレベル信号を出力する。一方，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のハイレベル信号を受けて，内部クロックＣＫ０に
同期したハイレベル信号を出力する。
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のロウレベル信号を受けて，内部クロックＣＫ０に同
期したロウレベル信号を出力する。一方，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のハイレベル信号を受けて，内部クロックＣＫ０に
同期したハイレベル信号を出力する。
【００５５】次に，パラレル・シリアル変換部ＰＳＣ１
は，内部クロックＣＫ３がハイレベルの時にフリップフ
ロップＦＦ１の出力信号を論理反転してハイレベル信号
を出力し，内部クロックＣＫ３がロウレベルの時にフリ
ップフロップＦＦ２の出力信号を論理反転してロウレベ
ル信号を出力する。
は，内部クロックＣＫ３がハイレベルの時にフリップフ
ロップＦＦ１の出力信号を論理反転してハイレベル信号
を出力し，内部クロックＣＫ３がロウレベルの時にフリ
ップフロップＦＦ２の出力信号を論理反転してロウレベ
ル信号を出力する。
【００５６】そして，ラッチ回路Ｌ１は，読み出しコマ
ンドＲＣＯＭによって，パラレル・シリアル変換部ＰＳ
Ｃ１の出力信号を，内部クロックＣＫ４の２クロック分
の遅延を持って出力データマスク制御信号ＤＯＵＴＭと
して出力する。
ンドＲＣＯＭによって，パラレル・シリアル変換部ＰＳ
Ｃ１の出力信号を，内部クロックＣＫ４の２クロック分
の遅延を持って出力データマスク制御信号ＤＯＵＴＭと
して出力する。
【００５７】したがって，データ制御回路９の判定回路
ＪＣ１，ＪＣ２によって，出力データマスク制御信号Ｄ
ＯＵＴＭがハイレベルの時，すなわち第２の入出力デー
タマスク制御信号ＤＱＭ２が入力されてから外部クロッ
クｃｌｏｃｋの２周期後のデータ２個の内２個目のデー
タ（図４において，データＤ６。）がマスクされる。
ＪＣ１，ＪＣ２によって，出力データマスク制御信号Ｄ
ＯＵＴＭがハイレベルの時，すなわち第２の入出力デー
タマスク制御信号ＤＱＭ２が入力されてから外部クロッ
クｃｌｏｃｋの２周期後のデータ２個の内２個目のデー
タ（図４において，データＤ６。）がマスクされる。
【００５８】第１の入出力データマスク制御信号ＤＱＭ
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにロウレベルの場合：（図示せず。）
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにロウレベルの場合：（図示せず。）
【００５９】この場合，データマスク制御回路７からの
出力データマスク制御信号ＤＯＵＴＭは，８個のデータ
Ｄ１〜Ｄ８の読み出し時において，常時ロウレベルであ
るために，データマスクは行われず，データＤ１〜Ｄ８
は，そのまま入出力パッドＰから出力される。
出力データマスク制御信号ＤＯＵＴＭは，８個のデータ
Ｄ１〜Ｄ８の読み出し時において，常時ロウレベルであ
るために，データマスクは行われず，データＤ１〜Ｄ８
は，そのまま入出力パッドＰから出力される。
【００６０】次に，コントロール部５に対して，ハイレ
ベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡＳ
Ｂ，およびロウレベルの制御信号ＷＥＢが入力された場
合の書き込みコマンドＷＣＯＭによるデータ書き込み動
作について，以下詳述する。
ベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡＳ
Ｂ，およびロウレベルの制御信号ＷＥＢが入力された場
合の書き込みコマンドＷＣＯＭによるデータ書き込み動
作について，以下詳述する。
【００６１】第１の入出力データマスク制御信号ＤＱＭ
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにハイレベルの場合：（図５−波形ａ）
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにハイレベルの場合：（図５−波形ａ）
【００６２】データマスク制御回路７のフリップフロッ
プＦＦ１，ＦＦ２は，第１の入出力データマスク制御信
号ＤＱＭ１および第２の入出力データマスク制御信号Ｄ
ＱＭ２のハイレベル信号を受けて，内部クロックＣＫ０
に同期したハイレベル信号を出力する。
プＦＦ１，ＦＦ２は，第１の入出力データマスク制御信
号ＤＱＭ１および第２の入出力データマスク制御信号Ｄ
ＱＭ２のハイレベル信号を受けて，内部クロックＣＫ０
に同期したハイレベル信号を出力する。
【００６３】ラッチ回路Ｌ２は，フリップフロップＦＦ
１のハイレベルの出力信号を受け，書き込みコマンドＷ
ＣＯＭによって，ハイレベルの第１の入力データマスク
制御信号ＤＩＮＭ１を出力し，ラッチ回路Ｌ３は，フリ
ップフロップＦＦ２のハイレベルの出力信号を受け，書
き込みコマンドＷＣＯＭによって，ハイレベルの第２の
入力データマスク制御信号ＤＩＮＭ２を出力する。
１のハイレベルの出力信号を受け，書き込みコマンドＷ
ＣＯＭによって，ハイレベルの第１の入力データマスク
制御信号ＤＩＮＭ１を出力し，ラッチ回路Ｌ３は，フリ
ップフロップＦＦ２のハイレベルの出力信号を受け，書
き込みコマンドＷＣＯＭによって，ハイレベルの第２の
入力データマスク制御信号ＤＩＮＭ２を出力する。
【００６４】一方，データ制御回路９のフリップフロッ
プＦＦ７には，入出力パッドＰからのデータが入力さ
れ，内部クロックＣＫ１の立ち上がりエッジに同期し
て，フリップフロップＦＦ９に出力する。また，フリッ
プフロップＦＦ８には，入出力パッドＰからのデータが
入力され，内部クロックＣＫ１Ｂの立ち上がりエッジに
同期して，フリップフロップＦＦ１０に出力する。
プＦＦ７には，入出力パッドＰからのデータが入力さ
れ，内部クロックＣＫ１の立ち上がりエッジに同期し
て，フリップフロップＦＦ９に出力する。また，フリッ
プフロップＦＦ８には，入出力パッドＰからのデータが
入力され，内部クロックＣＫ１Ｂの立ち上がりエッジに
同期して，フリップフロップＦＦ１０に出力する。
【００６５】このようにフリップフロップＦＦ７，ＦＦ
８においてシリアル・パラレル変換された後の信号は，
フリップフロップＦＦ９，ＦＦ１０において内部クロッ
クＣＫ２の立ち上がりエッジで同期がとられる。
８においてシリアル・パラレル変換された後の信号は，
フリップフロップＦＦ９，ＦＦ１０において内部クロッ
クＣＫ２の立ち上がりエッジで同期がとられる。
【００６６】判定回路ＪＣ３は，第１の入力データマス
ク制御信号ＤＩＮＭ１がハイレベルの時にロウレベルの
書き込みデータＷＤ１，ＷＤ１Ｂを出力し，第１の入力
データマスク制御信号ＤＩＮＭ１がロウレベルの時にフ
リップフロップＦＦ９からの相補の出力を論理反転させ
て書き込みデータＷＤ１，ＷＤ１Ｂとして出力する。同
様に，判定回路ＪＣ４は，第２の入力データマスク制御
信号ＤＩＮＭ２がハイレベルの時にロウレベルの書き込
みデータＷＤ２，ＷＤ２Ｂを出力し，第２の入力データ
マスク制御回路ＤＩＮＭ２がロウレベルの時にフリップ
フロップＦＦ１０からの相補の出力を論理反転させて書
き込みデータＷＤ２，ＷＤ２Ｂとして出力する。
ク制御信号ＤＩＮＭ１がハイレベルの時にロウレベルの
書き込みデータＷＤ１，ＷＤ１Ｂを出力し，第１の入力
データマスク制御信号ＤＩＮＭ１がロウレベルの時にフ
リップフロップＦＦ９からの相補の出力を論理反転させ
て書き込みデータＷＤ１，ＷＤ１Ｂとして出力する。同
様に，判定回路ＪＣ４は，第２の入力データマスク制御
信号ＤＩＮＭ２がハイレベルの時にロウレベルの書き込
みデータＷＤ２，ＷＤ２Ｂを出力し，第２の入力データ
マスク制御回路ＤＩＮＭ２がロウレベルの時にフリップ
フロップＦＦ１０からの相補の出力を論理反転させて書
き込みデータＷＤ２，ＷＤ２Ｂとして出力する。
【００６７】したがって，第１の入出力データマスク制
御信号ＤＱＭ１および第２の入出力データマスク制御信
号ＤＱＭ２がともにハイレベルの場合，上述のように第
１の入力データマスク制御信号ＤＩＮＭ１および第２の
入力データマスク制御信号ＤＩＮＭ２は，ともにハイレ
ベルとなるために，第１の入出力データマスク制御信号
ＤＱＭ１および第２の入出力データマスク制御信号ＤＱ
Ｍ２が内部クロックＣＫ０で取り込まれた時から連続し
て２個のデータ（図５のａにおいて，データＤ５，Ｄ
６。）がマスクされる。
御信号ＤＱＭ１および第２の入出力データマスク制御信
号ＤＱＭ２がともにハイレベルの場合，上述のように第
１の入力データマスク制御信号ＤＩＮＭ１および第２の
入力データマスク制御信号ＤＩＮＭ２は，ともにハイレ
ベルとなるために，第１の入出力データマスク制御信号
ＤＱＭ１および第２の入出力データマスク制御信号ＤＱ
Ｍ２が内部クロックＣＫ０で取り込まれた時から連続し
て２個のデータ（図５のａにおいて，データＤ５，Ｄ
６。）がマスクされる。
【００６８】第１の入出力データマスク制御信号ＤＱＭ
１がハイレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がロウレベルの場合：（図５−波形ｂ）
１がハイレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がロウレベルの場合：（図５−波形ｂ）
【００６９】データマスク制御回路７のフリップフロッ
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のハイレベル信号を受けて，内部クロックＣＫ０に同
期したハイレベル信号を出力する。また，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のロウレベル信号を受けて，内部クロックＣＫ０に
同期したロウレベル信号を出力する。
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のハイレベル信号を受けて，内部クロックＣＫ０に同
期したハイレベル信号を出力する。また，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のロウレベル信号を受けて，内部クロックＣＫ０に
同期したロウレベル信号を出力する。
【００７０】ラッチ回路Ｌ２は，フリップフロップＦＦ
１のハイレベルの出力信号を受け，書き込みコマンドＷ
ＣＯＭによって，ハイレベルの第１の入力データマスク
制御信号ＤＩＮＭ１を出力し，ラッチ回路Ｌ３は，フリ
ップフロップＦＦ２のロウレベルの出力信号を受け，書
き込みコマンドＷＣＯＭによって，ロウレベルの第２の
入力データマスク制御信号ＤＩＮＭ２を出力する。
１のハイレベルの出力信号を受け，書き込みコマンドＷ
ＣＯＭによって，ハイレベルの第１の入力データマスク
制御信号ＤＩＮＭ１を出力し，ラッチ回路Ｌ３は，フリ
ップフロップＦＦ２のロウレベルの出力信号を受け，書
き込みコマンドＷＣＯＭによって，ロウレベルの第２の
入力データマスク制御信号ＤＩＮＭ２を出力する。
【００７１】上述のように，データ制御回路９に属する
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
【００７２】したがって，第１の入出力データマスク制
御信号ＤＱＭ１がハイレベルで，第２の入出力データマ
スク制御信号ＤＱＭ２がロウレベルの場合，上述のよう
に第１の入力データマスク制御信号ＤＩＮＭ１はハイレ
ベルとなり，第２の入力データマスク制御信号ＤＩＮＭ
２はロウレベルとなるために，第１の入出力データマス
ク制御信号ＤＱＭ１が内部クロックＣＫ０で取り込まれ
た時から１個目のデータ（図５のｂにおいて，データＤ
５。）がマスクされる。
御信号ＤＱＭ１がハイレベルで，第２の入出力データマ
スク制御信号ＤＱＭ２がロウレベルの場合，上述のよう
に第１の入力データマスク制御信号ＤＩＮＭ１はハイレ
ベルとなり，第２の入力データマスク制御信号ＤＩＮＭ
２はロウレベルとなるために，第１の入出力データマス
ク制御信号ＤＱＭ１が内部クロックＣＫ０で取り込まれ
た時から１個目のデータ（図５のｂにおいて，データＤ
５。）がマスクされる。
【００７３】第１の入出力データマスク制御信号ＤＱＭ
１がロウレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がハイレベルの場合：（図５−波形ｃ）
１がロウレベル，第２の入出力データマスク制御信号Ｄ
ＱＭ２がハイレベルの場合：（図５−波形ｃ）
【００７４】データマスク制御回路７のフリップフロッ
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のロウレベル信号を受けて，内部クロックＣＫ０に同
期したロウレベル信号を出力する。また，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のハイレベル信号を受けて，内部クロックＣＫ０に
同期したハイレベル信号を出力する。
プＦＦ１は，第１の入出力データマスク制御信号ＤＱＭ
１のロウレベル信号を受けて，内部クロックＣＫ０に同
期したロウレベル信号を出力する。また，フリップフロ
ップＦＦ２は，第２の入出力データマスク制御信号ＤＱ
Ｍ２のハイレベル信号を受けて，内部クロックＣＫ０に
同期したハイレベル信号を出力する。
【００７５】ラッチ回路Ｌ２は，フリップフロップＦＦ
１のロウレベルの出力信号を受け，書き込みコマンドＷ
ＣＯＭによって，ロウレベルの第１の入力データマスク
制御信号ＤＩＮＭ１を出力し，ラッチ回路Ｌ３は，フリ
ップフロップＦＦ２のハイレベルの出力信号を受け，書
き込みコマンドＷＣＯＭによって，ハイレベルの第２の
入力データマスク制御信号ＤＩＮＭ２を出力する。
１のロウレベルの出力信号を受け，書き込みコマンドＷ
ＣＯＭによって，ロウレベルの第１の入力データマスク
制御信号ＤＩＮＭ１を出力し，ラッチ回路Ｌ３は，フリ
ップフロップＦＦ２のハイレベルの出力信号を受け，書
き込みコマンドＷＣＯＭによって，ハイレベルの第２の
入力データマスク制御信号ＤＩＮＭ２を出力する。
【００７６】上述のように，データ制御回路９に属する
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
【００７７】したがって，第１の入出力データマスク制
御信号ＤＱＭ１がロウレベルで，第２の入出力データマ
スク制御信号ＤＱＭ２がハイレベルの場合，上述のよう
に第１の入力データマスク制御信号ＤＩＮＭ１はロウレ
ベルとなり，第２の入力データマスク制御信号ＤＩＮＭ
２はハイレベルとなるために，第２の入出力データマス
ク制御信号ＤＱＭ２が内部クロックＣＫ０で取り込まれ
た時から２個目のデータ（図５のｃにおいて，データＤ
６。）がマスクされる。
御信号ＤＱＭ１がロウレベルで，第２の入出力データマ
スク制御信号ＤＱＭ２がハイレベルの場合，上述のよう
に第１の入力データマスク制御信号ＤＩＮＭ１はロウレ
ベルとなり，第２の入力データマスク制御信号ＤＩＮＭ
２はハイレベルとなるために，第２の入出力データマス
ク制御信号ＤＱＭ２が内部クロックＣＫ０で取り込まれ
た時から２個目のデータ（図５のｃにおいて，データＤ
６。）がマスクされる。
【００７８】第１の入出力データマスク制御信号ＤＱＭ
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにロウレベルの場合：（図示せず。）
１および第２の入出力データマスク制御信号ＤＱＭ２が
ともにロウレベルの場合：（図示せず。）
【００７９】この場合，データマスク制御回路７からの
第１の入力データマスク制御信号ＤＩＮＭ１および第２
の入力データマスク制御信号ＤＩＮＭ２は，８個のデー
タＤ１〜Ｄ８の書き込み時において，常時ロウレベルで
あるために，データマスクは行われず，データＤ１〜Ｄ
８は，そのままメモリ部ＭＥＭに書き込まれる。
第１の入力データマスク制御信号ＤＩＮＭ１および第２
の入力データマスク制御信号ＤＩＮＭ２は，８個のデー
タＤ１〜Ｄ８の書き込み時において，常時ロウレベルで
あるために，データマスクは行われず，データＤ１〜Ｄ
８は，そのままメモリ部ＭＥＭに書き込まれる。
【００８０】以上説明したように，第１の実施の形態に
かかるＳＤＲＡＭ１によれば，外部クロックｃｌｏｃｋ
の２倍の周波数で書き込みおよび読み出しがなされる連
続したデータに対して，１個ずつのデータマスク処理を
行うことが可能となる。
かかるＳＤＲＡＭ１によれば，外部クロックｃｌｏｃｋ
の２倍の周波数で書き込みおよび読み出しがなされる連
続したデータに対して，１個ずつのデータマスク処理を
行うことが可能となる。
【００８１】なお，第１の実施の形態においては，デー
タの入出力周波数は，外部クロックの周波数の２倍の場
合について説明したが，これに限らず，例えば４倍，ま
たはそれ以上であっても入出力データマスク制御信号を
増やすことで，容易に対応することが可能である。ま
た，データマスク制御回路７またはデータ制御回路９の
回路構成を変更することによって，入出力データのマス
ク時における複数の入出力データマスク制御信号のオン
・オフの組み合わせは変更自在となる。
タの入出力周波数は，外部クロックの周波数の２倍の場
合について説明したが，これに限らず，例えば４倍，ま
たはそれ以上であっても入出力データマスク制御信号を
増やすことで，容易に対応することが可能である。ま
た，データマスク制御回路７またはデータ制御回路９の
回路構成を変更することによって，入出力データのマス
ク時における複数の入出力データマスク制御信号のオン
・オフの組み合わせは変更自在となる。
【００８２】（第２の実施の形態）第２の実施の形態に
かかる半導体記憶装置としてのＳＤＲＡＭ５１の構成を
図６に示す。このＳＤＲＡＭ５１は，前出の第１の実施
の形態にかかる半導体記憶装置としてのＳＤＲＡＭ１に
おけるコントロール部５をコントロール部５５に置き換
えた構成を有している。すなわち，所定のデータを保持
するメモリ部ＭＥＭ，データの入出力を制御するデータ
制御部３，およびコントロール部５５から構成されてい
る。そして，このコントロール部５５は，後述の出力デ
ータマスク制御信号ＤＯＵＴＭ，第１の入力データマス
ク制御信号ＤＩＮＭ１，および第２の入力データマスク
信号ＤＩＮＭ２を含む制御信号群ＣＳＤによってデータ
制御部３を制御するとともに，制御信号群ＣＳＭによっ
てメモリ部ＭＥＭを制御するように構成されている。
かかる半導体記憶装置としてのＳＤＲＡＭ５１の構成を
図６に示す。このＳＤＲＡＭ５１は，前出の第１の実施
の形態にかかる半導体記憶装置としてのＳＤＲＡＭ１に
おけるコントロール部５をコントロール部５５に置き換
えた構成を有している。すなわち，所定のデータを保持
するメモリ部ＭＥＭ，データの入出力を制御するデータ
制御部３，およびコントロール部５５から構成されてい
る。そして，このコントロール部５５は，後述の出力デ
ータマスク制御信号ＤＯＵＴＭ，第１の入力データマス
ク制御信号ＤＩＮＭ１，および第２の入力データマスク
信号ＤＩＮＭ２を含む制御信号群ＣＳＤによってデータ
制御部３を制御するとともに，制御信号群ＣＳＭによっ
てメモリ部ＭＥＭを制御するように構成されている。
【００８３】コントロール部５５は，データマスク制御
回路５７を含み，ロウ（ＲＯＷ）・アドレスのアクセス
を制御する制御信号ＲＡＳＢ，カラム（ＣＯＬＵＭＮ）
・アドレスのアクセスを制御する制御信号ＣＡＳＢ，デ
ータの入出力を制御する制御信号ＷＥＢ，入出力データ
のマスクを制御する入出力データマスク制御信号ＤＱ
Ｍ，外部クロック信号ｃｌｏｃｋ，およびアドレスバス
ＡＢが入力されるように構成されている。
回路５７を含み，ロウ（ＲＯＷ）・アドレスのアクセス
を制御する制御信号ＲＡＳＢ，カラム（ＣＯＬＵＭＮ）
・アドレスのアクセスを制御する制御信号ＣＡＳＢ，デ
ータの入出力を制御する制御信号ＷＥＢ，入出力データ
のマスクを制御する入出力データマスク制御信号ＤＱ
Ｍ，外部クロック信号ｃｌｏｃｋ，およびアドレスバス
ＡＢが入力されるように構成されている。
【００８４】次に，コントロール部５５に属するデータ
マスク制御回路５７の構成について，図７を参照しなが
ら説明する。
マスク制御回路５７の構成について，図７を参照しなが
ら説明する。
【００８５】このデータマスク制御回路５７は，５個の
フリップフロップＦＦ５１，ＦＦ５２，ＦＦ５３，ＦＦ
５４，ＦＦ５５，ラッチ回路Ｌ５１，およびインバータ
５９から構成されている。
フリップフロップＦＦ５１，ＦＦ５２，ＦＦ５３，ＦＦ
５４，ＦＦ５５，ラッチ回路Ｌ５１，およびインバータ
５９から構成されている。
【００８６】上述のようにＳＤＲＡＭ５１の外部から入
力された入出力データマスク制御信号ＤＱＭは，このデ
ータマスク制御回路５７のフリップフロップＦＦ５１に
入力されるようになっている。また，このフリップフロ
ップＦＦ５１のクロック入力には，外部クロックｃｌｏ
ｃｋに同期した内部クロックＣＫ０が入力されるように
なっている。
力された入出力データマスク制御信号ＤＱＭは，このデ
ータマスク制御回路５７のフリップフロップＦＦ５１に
入力されるようになっている。また，このフリップフロ
ップＦＦ５１のクロック入力には，外部クロックｃｌｏ
ｃｋに同期した内部クロックＣＫ０が入力されるように
なっている。
【００８７】そして，フリップフロップＦＦ５１の出力
信号は，後段に配置されたラッチ回路Ｌ５１，フリップ
フロップＦＦ５２，およびフリップフロップＦＦ５３に
共通入力されるように構成されている。
信号は，後段に配置されたラッチ回路Ｌ５１，フリップ
フロップＦＦ５２，およびフリップフロップＦＦ５３に
共通入力されるように構成されている。
【００８８】ラッチ回路Ｌ５１は，前記のフリップフロ
ップＦＦ５１の出力信号の他に，外部クロックｃｌｏｃ
ｋに同期した内部クロックＣＫ５と，読み出しコマンド
ＲＣＯＭが入力され，出力データマスク制御信号ＤＯＵ
ＴＭが出力されるようになっている。また，フリップフ
ロップＦＦ５２のクロック入力には，外部クロックｃｌ
ｏｃｋに同期した内部クロックＣＫ６が入力され，一
方，フリップフロップＦＦ５３のクロック入力には，内
部クロックＣＫ６をインバータ５９にて論理反転した内
部クロックＣＫ６Ｂが入力されるようになっている。
ップＦＦ５１の出力信号の他に，外部クロックｃｌｏｃ
ｋに同期した内部クロックＣＫ５と，読み出しコマンド
ＲＣＯＭが入力され，出力データマスク制御信号ＤＯＵ
ＴＭが出力されるようになっている。また，フリップフ
ロップＦＦ５２のクロック入力には，外部クロックｃｌ
ｏｃｋに同期した内部クロックＣＫ６が入力され，一
方，フリップフロップＦＦ５３のクロック入力には，内
部クロックＣＫ６をインバータ５９にて論理反転した内
部クロックＣＫ６Ｂが入力されるようになっている。
【００８９】そして，フリップフロップＦＦ５２の後段
に配置されたフリップフロップＦＦ５４には，このフリ
ップフロップＦＦ５２の出力信号の他に，外部クロック
ｃｌｏｃｋに同期した内部クロックＣＫ７と，読み出し
コマンドＷＣＯＭが入力され，第１の入力データマスク
制御信号ＤＩＮＭ１が出力されるようになっている。ま
た，フリップフロップＦＦ５３の後段に配置されたフリ
ップフロップＦＦ５５には，このフリップフロップＦＦ
５３の出力信号の他に，内部クロックＣＫ７と，読み出
しコマンドＷＣＯＭが入力され，第２の入力データマス
ク制御信号ＤＩＮＭ２が出力されるようになっている。
に配置されたフリップフロップＦＦ５４には，このフリ
ップフロップＦＦ５２の出力信号の他に，外部クロック
ｃｌｏｃｋに同期した内部クロックＣＫ７と，読み出し
コマンドＷＣＯＭが入力され，第１の入力データマスク
制御信号ＤＩＮＭ１が出力されるようになっている。ま
た，フリップフロップＦＦ５３の後段に配置されたフリ
ップフロップＦＦ５５には，このフリップフロップＦＦ
５３の出力信号の他に，内部クロックＣＫ７と，読み出
しコマンドＷＣＯＭが入力され，第２の入力データマス
ク制御信号ＤＩＮＭ２が出力されるようになっている。
【００９０】以上のような構成を有するＳＤＲＡＭ５１
のデータ読み出し動作およびデータ書き込み動作につい
て，図８，９を参照しながら説明する。
のデータ読み出し動作およびデータ書き込み動作につい
て，図８，９を参照しながら説明する。
【００９１】まず，コントロール部５５に対して，ハイ
レベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡ
ＳＢ，およびハイレベルの制御信号ＷＥＢが入力された
場合の読み出しコマンドＲＣＯＭによるデータ読み出し
動作について，以下詳述する。なお，ここでは，ＣＡＳ
Ｂレイテンシを”２”，バースト長を”８”とした場合
に即して説明する。
レベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡ
ＳＢ，およびハイレベルの制御信号ＷＥＢが入力された
場合の読み出しコマンドＲＣＯＭによるデータ読み出し
動作について，以下詳述する。なお，ここでは，ＣＡＳ
Ｂレイテンシを”２”，バースト長を”８”とした場合
に即して説明する。
【００９２】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにハイレベルの場合：（図８−波形ａ）
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにハイレベルの場合：（図８−波形ａ）
【００９３】データマスク制御回路５７のフリップフロ
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジと立下が
りエッジのいわゆるデュアルエッジに同期したハイレベ
ル信号を出力する。
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジと立下が
りエッジのいわゆるデュアルエッジに同期したハイレベ
ル信号を出力する。
【００９４】次に，ラッチ回路Ｌ５１は，読み出しコマ
ンドＲＣＯＭによって，フリップフロップＦＦ５１の出
力信号を，内部クロックＣＫ５の２クロック分の遅延を
持って出力データマスク制御信号ＤＯＵＴＭとして出力
する。
ンドＲＣＯＭによって，フリップフロップＦＦ５１の出
力信号を，内部クロックＣＫ５の２クロック分の遅延を
持って出力データマスク制御信号ＤＯＵＴＭとして出力
する。
【００９５】そして，この出力データマスク制御信号Ｄ
ＯＵＴＭは，データ制御回路９の判定回路ＪＣ１，ＪＣ
２に入力され，出力データマスク制御信号ＤＯＵＴＭが
ハイレベルの時のデータ，すなわち，入出力データマス
ク制御信号ＤＱＭが入力されてから外部クロックｃｌｏ
ｃｋの２周期後のデータ２個（図８において，データＤ
５，Ｄ６。）がマスクされる。
ＯＵＴＭは，データ制御回路９の判定回路ＪＣ１，ＪＣ
２に入力され，出力データマスク制御信号ＤＯＵＴＭが
ハイレベルの時のデータ，すなわち，入出力データマス
ク制御信号ＤＱＭが入力されてから外部クロックｃｌｏ
ｃｋの２周期後のデータ２個（図８において，データＤ
５，Ｄ６。）がマスクされる。
【００９６】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジにおいてハイレベ
ル，立下がりエッジにおいてロウレベルの場合：（図８
−波形ｂ）
クロックｃｌｏｃｋの立上がりエッジにおいてハイレベ
ル，立下がりエッジにおいてロウレベルの場合：（図８
−波形ｂ）
【００９７】データマスク制御回路５７のフリップフロ
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てハイレベル信号を出力し，立下がりエッジに同期して
ロウレベル信号を出力する。
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てハイレベル信号を出力し，立下がりエッジに同期して
ロウレベル信号を出力する。
【００９８】ここで，ラッチ回路Ｌ５１は，読み出しコ
マンドＲＣＯＭによって，フリップフロップＦＦ５１の
出力信号を，内部クロックＣＫ５の２クロック分の遅延
を持って出力データマスク制御信号ＤＯＵＴＭとして出
力する。
マンドＲＣＯＭによって，フリップフロップＦＦ５１の
出力信号を，内部クロックＣＫ５の２クロック分の遅延
を持って出力データマスク制御信号ＤＯＵＴＭとして出
力する。
【００９９】そして，この出力データマスク制御信号Ｄ
ＯＵＴＭは，データ制御回路９の判定回路ＪＣ１，ＪＣ
２に入力され，出力データマスク制御信号ＤＯＵＴＭが
ハイレベルの時のデータ，すなわち，入出力データマス
ク制御信号ＤＱＭが入力されてから外部クロックｃｌｏ
ｃｋの２周期後のデータ２個の内１個目のデータ（図８
において，データＤ５。）がマスクされる。
ＯＵＴＭは，データ制御回路９の判定回路ＪＣ１，ＪＣ
２に入力され，出力データマスク制御信号ＤＯＵＴＭが
ハイレベルの時のデータ，すなわち，入出力データマス
ク制御信号ＤＱＭが入力されてから外部クロックｃｌｏ
ｃｋの２周期後のデータ２個の内１個目のデータ（図８
において，データＤ５。）がマスクされる。
【０１００】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジにおいてロウレベ
ル，立下がりエッジにおいてハイレベルの場合：（図８
−波形ｃ）
クロックｃｌｏｃｋの立上がりエッジにおいてロウレベ
ル，立下がりエッジにおいてハイレベルの場合：（図８
−波形ｃ）
【０１０１】データマスク制御回路５７のフリップフロ
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てロウレベル信号を出力し，立下がりエッジに同期して
ハイレベル信号を出力する。
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てロウレベル信号を出力し，立下がりエッジに同期して
ハイレベル信号を出力する。
【０１０２】ここで，ラッチ回路Ｌ５１は，読み出しコ
マンドＲＣＯＭによって，フリップフロップＦＦ５１の
出力信号を，内部クロックＣＫ５の２クロック分の遅延
を持って出力データマスク制御信号ＤＯＵＴＭとして出
力する。
マンドＲＣＯＭによって，フリップフロップＦＦ５１の
出力信号を，内部クロックＣＫ５の２クロック分の遅延
を持って出力データマスク制御信号ＤＯＵＴＭとして出
力する。
【０１０３】そして，この出力データマスク制御信号Ｄ
ＯＵＴＭは，データ制御回路９の判定回路ＪＣ１，ＪＣ
２に入力され，出力データマスク制御信号ＤＯＵＴＭが
ハイレベルの時のデータ，すなわち，入出力データマス
ク制御信号ＤＱＭが入力されてから外部クロックｃｌｏ
ｃｋの２周期後のデータ２個の内２個目のデータ（図８
において，データＤ６。）がマスクされる。
ＯＵＴＭは，データ制御回路９の判定回路ＪＣ１，ＪＣ
２に入力され，出力データマスク制御信号ＤＯＵＴＭが
ハイレベルの時のデータ，すなわち，入出力データマス
ク制御信号ＤＱＭが入力されてから外部クロックｃｌｏ
ｃｋの２周期後のデータ２個の内２個目のデータ（図８
において，データＤ６。）がマスクされる。
【０１０４】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにロウレベルの場合：（図示せず。）
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにロウレベルの場合：（図示せず。）
【０１０５】この場合，データマスク制御回路５７から
の出力データマスク制御信号ＤＯＵＴＭは，８個のデー
タＤ１〜Ｄ８の読み出し時において，常時ロウレベルで
あるために，データマスクは行われず，データＤ１〜Ｄ
８は，そのまま入出力パッドＰから出力される。
の出力データマスク制御信号ＤＯＵＴＭは，８個のデー
タＤ１〜Ｄ８の読み出し時において，常時ロウレベルで
あるために，データマスクは行われず，データＤ１〜Ｄ
８は，そのまま入出力パッドＰから出力される。
【０１０６】次に，コントロール部５５に対して，ハイ
レベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡ
ＳＢ，およびロウレベルの制御信号ＷＥＢが入力された
場合の書き込みコマンドＷＣＯＭによるデータ書き込み
動作について，以下詳述する。
レベルの制御信号ＲＡＳＢ，ロウレベルの制御信号ＣＡ
ＳＢ，およびロウレベルの制御信号ＷＥＢが入力された
場合の書き込みコマンドＷＣＯＭによるデータ書き込み
動作について，以下詳述する。
【０１０７】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにハイレベルの場合：（図９−波形ａ）
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにハイレベルの場合：（図９−波形ａ）
【０１０８】データマスク制御回路５７のフリップフロ
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジと立下が
りエッジのいわゆるデュアルエッジに同期してハイレベ
ル信号を出力する。
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジと立下が
りエッジのいわゆるデュアルエッジに同期してハイレベ
ル信号を出力する。
【０１０９】フリップフロップＦＦ５２は，フリップフ
ロップＦＦ５１からの信号を受け，内部クロックＣＫ６
に同期してハイレベル信号を出力し，フリップフロップ
ＦＦ５３は，フリップフロップＦＦ５１からの信号を受
け，内部クロックＣＫ６Ｂに同期してハイレベル信号を
出力する。次に，フリップフロップＦＦ５４は，フリッ
プフロップＦＦ５２からのハイレベルの出力信号を受
け，書き込みコマンドＷＣＯＭによって，ハイレベルの
第１の入力データマスク制御信号ＤＩＮＭ１を出力し，
フリップフロップＦＦ５５は，フリップフロップＦＦ５
３からのハイレベルの出力信号を受け，書き込みコマン
ドＷＣＯＭによって，ハイレベルの第２の入力データマ
スク制御信号ＤＩＮＭ２を出力する。
ロップＦＦ５１からの信号を受け，内部クロックＣＫ６
に同期してハイレベル信号を出力し，フリップフロップ
ＦＦ５３は，フリップフロップＦＦ５１からの信号を受
け，内部クロックＣＫ６Ｂに同期してハイレベル信号を
出力する。次に，フリップフロップＦＦ５４は，フリッ
プフロップＦＦ５２からのハイレベルの出力信号を受
け，書き込みコマンドＷＣＯＭによって，ハイレベルの
第１の入力データマスク制御信号ＤＩＮＭ１を出力し，
フリップフロップＦＦ５５は，フリップフロップＦＦ５
３からのハイレベルの出力信号を受け，書き込みコマン
ドＷＣＯＭによって，ハイレベルの第２の入力データマ
スク制御信号ＤＩＮＭ２を出力する。
【０１１０】一方，データ制御回路９のフリップフロッ
プＦＦ７には，入出力パッドＰからのデータが入力さ
れ，内部クロックＣＫ１の立ち上がりエッジに同期し
て，フリップフロップＦＦ９に出力する。また，フリッ
プフロップＦＦ８には，入出力パッドＰからのデータが
入力され，内部クロックＣＫ１Ｂの立ち上がりエッジに
同期して，フリップフロップＦＦ１０に出力する。
プＦＦ７には，入出力パッドＰからのデータが入力さ
れ，内部クロックＣＫ１の立ち上がりエッジに同期し
て，フリップフロップＦＦ９に出力する。また，フリッ
プフロップＦＦ８には，入出力パッドＰからのデータが
入力され，内部クロックＣＫ１Ｂの立ち上がりエッジに
同期して，フリップフロップＦＦ１０に出力する。
【０１１１】このようにフリップフロップＦＦ７，ＦＦ
８においてシリアル・パラレル変換された後の信号は，
フリップフロップＦＦ９，ＦＦ１０において内部クロッ
クＣＫ２の立ち上がりエッジで同期がとられる。
８においてシリアル・パラレル変換された後の信号は，
フリップフロップＦＦ９，ＦＦ１０において内部クロッ
クＣＫ２の立ち上がりエッジで同期がとられる。
【０１１２】判定回路ＪＣ３は，第１の入力データマス
ク制御信号ＤＩＮＭ１がハイレベルの時にロウレベルの
書き込みデータＷＤ１，ＷＤ１Ｂを出力し，第１の入力
データマスク制御信号ＤＩＮＭ１がロウレベルの時にフ
リップフロップＦＦ９からの相補の出力を論理反転させ
て書き込みデータＷＤ１，ＷＤ１Ｂとして出力する。同
様に，判定回路ＪＣ４は，第２の入力データマスク制御
信号ＤＩＮＭ２がハイレベルの時にロウレベルの書き込
みデータＷＤ２，ＷＤ２Ｂを出力し，第２の入力データ
マスク制御回路ＤＩＮＭ２がロウレベルの時にフリップ
フロップＦＦ１０からの相補の出力を論理反転させて書
き込みデータＷＤ２，ＷＤ２Ｂとして出力する。
ク制御信号ＤＩＮＭ１がハイレベルの時にロウレベルの
書き込みデータＷＤ１，ＷＤ１Ｂを出力し，第１の入力
データマスク制御信号ＤＩＮＭ１がロウレベルの時にフ
リップフロップＦＦ９からの相補の出力を論理反転させ
て書き込みデータＷＤ１，ＷＤ１Ｂとして出力する。同
様に，判定回路ＪＣ４は，第２の入力データマスク制御
信号ＤＩＮＭ２がハイレベルの時にロウレベルの書き込
みデータＷＤ２，ＷＤ２Ｂを出力し，第２の入力データ
マスク制御回路ＤＩＮＭ２がロウレベルの時にフリップ
フロップＦＦ１０からの相補の出力を論理反転させて書
き込みデータＷＤ２，ＷＤ２Ｂとして出力する。
【０１１３】したがって，入出力データマスク制御信号
ＤＱＭが外部クロックｃｌｏｃｋの立上がりエッジ，立
下がりエッジにおいてともにハイレベルの場合，上述の
ように第１の入力データマスク制御信号ＤＩＮＭ１およ
び第２の入力データマスク制御信号ＤＩＮＭ２は，とも
にハイレベルとなるために，入出力データマスク制御信
号ＤＱＭが内部クロックＣＫ０で取り込まれた時から連
続して２個のデータ（図９において，データＤ５，Ｄ
６。）がマスクされる。
ＤＱＭが外部クロックｃｌｏｃｋの立上がりエッジ，立
下がりエッジにおいてともにハイレベルの場合，上述の
ように第１の入力データマスク制御信号ＤＩＮＭ１およ
び第２の入力データマスク制御信号ＤＩＮＭ２は，とも
にハイレベルとなるために，入出力データマスク制御信
号ＤＱＭが内部クロックＣＫ０で取り込まれた時から連
続して２個のデータ（図９において，データＤ５，Ｄ
６。）がマスクされる。
【０１１４】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジにおいてハイレベ
ル，立下がりエッジにおいてロウレベルの場合：（図９
−波形ｂ）
クロックｃｌｏｃｋの立上がりエッジにおいてハイレベ
ル，立下がりエッジにおいてロウレベルの場合：（図９
−波形ｂ）
【０１１５】データマスク制御回路５７のフリップフロ
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てハイレベル信号を出力し，立下がりエッジに同期して
ロウレベル信号を出力する。
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てハイレベル信号を出力し，立下がりエッジに同期して
ロウレベル信号を出力する。
【０１１６】フリップフロップＦＦ５２は，フリップフ
ロップＦＦ５１からの信号を受け，内部クロックＣＫ６
に同期してハイレベル信号を出力し，フリップフロップ
ＦＦ５３は，フリップフロップＦＦ５１からの信号を受
け，内部クロックＣＫ６Ｂに同期してロウレベル信号を
出力する。次に，フリップフロップＦＦ５４は，フリッ
プフロップＦＦ５２からのハイレベルの出力信号を受
け，書き込みコマンドＷＣＯＭによって，ハイレベルの
第１の入力データマスク制御信号ＤＩＮＭ１を出力し，
フリップフロップＦＦ５５は，フリップフロップＦＦ５
３からのロウレベルの出力信号を受け，書き込みコマン
ドＷＣＯＭによって，ロウレベルの第２の入力データマ
スク制御信号ＤＩＮＭ２を出力する。
ロップＦＦ５１からの信号を受け，内部クロックＣＫ６
に同期してハイレベル信号を出力し，フリップフロップ
ＦＦ５３は，フリップフロップＦＦ５１からの信号を受
け，内部クロックＣＫ６Ｂに同期してロウレベル信号を
出力する。次に，フリップフロップＦＦ５４は，フリッ
プフロップＦＦ５２からのハイレベルの出力信号を受
け，書き込みコマンドＷＣＯＭによって，ハイレベルの
第１の入力データマスク制御信号ＤＩＮＭ１を出力し，
フリップフロップＦＦ５５は，フリップフロップＦＦ５
３からのロウレベルの出力信号を受け，書き込みコマン
ドＷＣＯＭによって，ロウレベルの第２の入力データマ
スク制御信号ＤＩＮＭ２を出力する。
【０１１７】上述のように，データ制御回路９に属する
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
【０１１８】したがって，入出力データマスク制御信号
ＤＱＭが外部クロックｃｌｏｃｋの立上がりエッジにお
いてハイレベル，立下がりエッジにおいてロウレベルの
場合，上述のように第１の入力データマスク制御信号Ｄ
ＩＮＭ１はハイレベルとなり，第２の入力データマスク
制御信号ＤＩＮＭ２がロウレベルとなるために，入出力
データマスク制御信号ＤＱＭが内部クロックＣＫ０で取
り込まれた時から１個目のデータ（図９において，デー
タＤ５。）がマスクされる。
ＤＱＭが外部クロックｃｌｏｃｋの立上がりエッジにお
いてハイレベル，立下がりエッジにおいてロウレベルの
場合，上述のように第１の入力データマスク制御信号Ｄ
ＩＮＭ１はハイレベルとなり，第２の入力データマスク
制御信号ＤＩＮＭ２がロウレベルとなるために，入出力
データマスク制御信号ＤＱＭが内部クロックＣＫ０で取
り込まれた時から１個目のデータ（図９において，デー
タＤ５。）がマスクされる。
【０１１９】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジにおいてロウレベ
ル，立下がりエッジにおいてハイレベルの場合：（図９
−波形ｃ）
クロックｃｌｏｃｋの立上がりエッジにおいてロウレベ
ル，立下がりエッジにおいてハイレベルの場合：（図９
−波形ｃ）
【０１２０】データマスク制御回路５７のフリップフロ
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てロウレベル信号を出力し，立下がりエッジに同期して
ハイレベル信号を出力する。
ップＦＦ５１は，入出力データマスク制御信号ＤＱＭを
受けて，内部クロックＣＫ０の立上がりエッジに同期し
てロウレベル信号を出力し，立下がりエッジに同期して
ハイレベル信号を出力する。
【０１２１】フリップフロップＦＦ５２は，フリップフ
ロップＦＦ５１からの信号を受け，内部クロックＣＫ６
に同期してロウレベル信号を出力し，フリップフロップ
ＦＦ５３は，フリップフロップＦＦ５１からの信号を受
け，内部クロックＣＫ６Ｂに同期してハイレベル信号を
出力する。次に，フリップフロップＦＦ５４は，フリッ
プフロップＦＦ５２からのロウレベルの出力信号を受
け，書き込みコマンドＷＣＯＭによって，ロウレベルの
第１の入力データマスク制御信号ＤＩＮＭ１を出力し，
フリップフロップＦＦ５５は，フリップフロップＦＦ５
３からのハイレベルの出力信号を受け，書き込みコマン
ドＷＣＯＭによって，ハイレベルの第２の入力データマ
スク制御信号ＤＩＮＭ２を出力する。
ロップＦＦ５１からの信号を受け，内部クロックＣＫ６
に同期してロウレベル信号を出力し，フリップフロップ
ＦＦ５３は，フリップフロップＦＦ５１からの信号を受
け，内部クロックＣＫ６Ｂに同期してハイレベル信号を
出力する。次に，フリップフロップＦＦ５４は，フリッ
プフロップＦＦ５２からのロウレベルの出力信号を受
け，書き込みコマンドＷＣＯＭによって，ロウレベルの
第１の入力データマスク制御信号ＤＩＮＭ１を出力し，
フリップフロップＦＦ５５は，フリップフロップＦＦ５
３からのハイレベルの出力信号を受け，書き込みコマン
ドＷＣＯＭによって，ハイレベルの第２の入力データマ
スク制御信号ＤＩＮＭ２を出力する。
【０１２２】上述のように，データ制御回路９に属する
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
判定回路ＪＣ３は，第１の入力データマスク制御信号Ｄ
ＩＮＭ１がハイレベルの時にロウレベルの書き込みデー
タＷＤ１，ＷＤ１Ｂを出力し，第１の入力データマスク
制御信号ＤＩＮＭ１がロウレベルの時にフリップフロッ
プＦＦ９からの相補の出力を論理反転させて書き込みデ
ータＷＤ１，ＷＤ１Ｂとして出力する。同様に，判定回
路ＪＣ４は，第２の入力データマスク制御信号ＤＩＮＭ
２がハイレベルの時にロウレベルの書き込みデータＷＤ
２，ＷＤ２Ｂを出力し，第２の入力データマスク制御回
路ＤＩＮＭ２がロウレベルの時にフリップフロップＦＦ
１０からの相補の出力を論理反転させて書き込みデータ
ＷＤ２，ＷＤ２Ｂとして出力する。
【０１２３】したがって，入出力データマスク制御信号
ＤＱＭが外部クロックｃｌｏｃｋの立上がりエッジにお
いてロウレベル，立下がりエッジにおいてハイレベルの
場合，上述のように第１の入力データマスク制御信号Ｄ
ＩＮＭ１はロウレベルとなり，第２の入力データマスク
制御信号ＤＩＮＭ２がハイレベルとなるために，入出力
データマスク制御信号ＤＱＭが内部クロックＣＫ０で取
り込まれた時から２個目のデータ（図９において，デー
タＤ６。）がマスクされる。
ＤＱＭが外部クロックｃｌｏｃｋの立上がりエッジにお
いてロウレベル，立下がりエッジにおいてハイレベルの
場合，上述のように第１の入力データマスク制御信号Ｄ
ＩＮＭ１はロウレベルとなり，第２の入力データマスク
制御信号ＤＩＮＭ２がハイレベルとなるために，入出力
データマスク制御信号ＤＱＭが内部クロックＣＫ０で取
り込まれた時から２個目のデータ（図９において，デー
タＤ６。）がマスクされる。
【０１２４】入出力データマスク制御信号ＤＱＭが外部
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにロウレベルの場合：（図示せず。）
クロックｃｌｏｃｋの立上がりエッジ，立下がりエッジ
においてともにロウレベルの場合：（図示せず。）
【０１２５】この場合，データマスク制御回路５７から
の第１の入力データマスク制御信号ＤＩＮＭ１および第
２の入力データマスク制御信号ＤＩＮＭ２は，８個のデ
ータＤ１〜Ｄ８の書き込み時において，常時ロウレベル
であるために，データマスクは行われず，データＤ１〜
Ｄ８は，そのままメモリ部ＭＥＭに書き込まれる。
の第１の入力データマスク制御信号ＤＩＮＭ１および第
２の入力データマスク制御信号ＤＩＮＭ２は，８個のデ
ータＤ１〜Ｄ８の書き込み時において，常時ロウレベル
であるために，データマスクは行われず，データＤ１〜
Ｄ８は，そのままメモリ部ＭＥＭに書き込まれる。
【０１２６】以上，第２の実施の形態にかかるＳＤＲＡ
Ｍ５１によれば，前記の第１の実施の形態にかかるＳＤ
ＲＡＭ１と同様に，外部クロックｃｌｏｃｋの２倍の周
波数で書き込みおよび読み出しがなされる連続したデー
タに対して，１個ずつのデータマスク処理を行うことが
可能となる。
Ｍ５１によれば，前記の第１の実施の形態にかかるＳＤ
ＲＡＭ１と同様に，外部クロックｃｌｏｃｋの２倍の周
波数で書き込みおよび読み出しがなされる連続したデー
タに対して，１個ずつのデータマスク処理を行うことが
可能となる。
【０１２７】なお，第２の実施の形態においては，デー
タの入出力周波数は，外部クロックの周波数の２倍の場
合について説明したが，これに限らず，例えば４倍，ま
たはそれ以上であっても入出力データマスク制御信号の
周波数を入出力データの周波数にあわせることで，容易
に対応することが可能である。
タの入出力周波数は，外部クロックの周波数の２倍の場
合について説明したが，これに限らず，例えば４倍，ま
たはそれ以上であっても入出力データマスク制御信号の
周波数を入出力データの周波数にあわせることで，容易
に対応することが可能である。
【０１２８】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【０１２９】例えば，本実施の形態においては，半導体
記憶装置としてＳＤＲＡＭを用いて説明したが，本発明
はこれに限らずその他のＲＡＭにも適応可能である。
記憶装置としてＳＤＲＡＭを用いて説明したが，本発明
はこれに限らずその他のＲＡＭにも適応可能である。
【０１３０】そして，本実施の形態においては，バース
ト長を”８”とした場合，すなわち連続して８個のデー
タを入出力する場合について説明したが，本発明は，バ
ースト長がその他の値であっても適応可能である。ま
た，データ読み出し動作の場合，入出力データマスク制
御信号が入力されてから２クロック後からのデータをマ
スクし，データ書き込み動作の場合，入出力データマス
ク制御信号が入力された時のクロック立上がりエッジか
らのデータをマスクする場合について説明したが，これ
に限らず，任意のクロックに同期して入出力データをマ
スクすることが可能である。さらに，本実施の形態にお
いては，マスクするデータの数は１個または２個として
いたが，例えば，カウンタ手段を追加することで，任意
の数のデータをマスクすることが可能となる。なお，デ
ータ制御回路９の書き込み制御回路ＷＣＣにおける判定
回路ＪＣ３，ＪＣ４の後段に配置されるバッファ回路
（図示せず。）は，この判定回路ＪＣ３，ＪＣ４の前段
側に置き換えることも可能である。
ト長を”８”とした場合，すなわち連続して８個のデー
タを入出力する場合について説明したが，本発明は，バ
ースト長がその他の値であっても適応可能である。ま
た，データ読み出し動作の場合，入出力データマスク制
御信号が入力されてから２クロック後からのデータをマ
スクし，データ書き込み動作の場合，入出力データマス
ク制御信号が入力された時のクロック立上がりエッジか
らのデータをマスクする場合について説明したが，これ
に限らず，任意のクロックに同期して入出力データをマ
スクすることが可能である。さらに，本実施の形態にお
いては，マスクするデータの数は１個または２個として
いたが，例えば，カウンタ手段を追加することで，任意
の数のデータをマスクすることが可能となる。なお，デ
ータ制御回路９の書き込み制御回路ＷＣＣにおける判定
回路ＪＣ３，ＪＣ４の後段に配置されるバッファ回路
（図示せず。）は，この判定回路ＪＣ３，ＪＣ４の前段
側に置き換えることも可能である。
【０１３１】
【発明の効果】以上説明したように，本発明によれば，
データの読み出し・書き込み周波数がクロック周波数よ
りも高い場合であっても，データを１個ずつマスクする
ことが可能となる。また，２個以上の任意の数のデータ
をマスクすることも可能となる。特に請求項１に記載の
発明によれば，データの読み出し・書き込み周波数が更
に高くなったとしても，それに応じて入出力データマス
ク制御信号の入力数を増やすことで，容易に対応するこ
とが可能となる。また，請求項４に記載の発明によれ
ば，データの読み出し・書き込み周波数が更に高くなっ
たとしても，それに応じて入出力データマスク制御信号
の周波数を高くすることで容易に対応することが可能と
なる。
データの読み出し・書き込み周波数がクロック周波数よ
りも高い場合であっても，データを１個ずつマスクする
ことが可能となる。また，２個以上の任意の数のデータ
をマスクすることも可能となる。特に請求項１に記載の
発明によれば，データの読み出し・書き込み周波数が更
に高くなったとしても，それに応じて入出力データマス
ク制御信号の入力数を増やすことで，容易に対応するこ
とが可能となる。また，請求項４に記載の発明によれ
ば，データの読み出し・書き込み周波数が更に高くなっ
たとしても，それに応じて入出力データマスク制御信号
の周波数を高くすることで容易に対応することが可能と
なる。
【０１３２】さらに，請求項２，３，５によれば，本発
明にかかる半導体記憶装置を構成するデータマスク制御
回路を容易に具体化することが可能である。また，請求
項６，７，８，９，１０に記載の発明によれば，本発明
にかかる半導体記憶装置を構成するデータ制御回路を容
易に具体化することが可能である。
明にかかる半導体記憶装置を構成するデータマスク制御
回路を容易に具体化することが可能である。また，請求
項６，７，８，９，１０に記載の発明によれば，本発明
にかかる半導体記憶装置を構成するデータ制御回路を容
易に具体化することが可能である。
【図１】本発明の第１の実施の形態にかかる半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】図１の半導体記憶装置を構成するデータマスク
制御装置の構成を示す回路図である。
制御装置の構成を示す回路図である。
【図３】図１の半導体記憶装置を構成するデータ制御装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図４】図１の半導体記憶装置のデータ読み出し時の動
作を示す波形図である。
作を示す波形図である。
【図５】図１の半導体記憶装置のデータ書き込み時の動
作を示す波形図である。
作を示す波形図である。
【図６】本発明の第２の実施の形態にかかる半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図７】図６の半導体記憶装置を構成するデータマスク
制御回路の構成を示す回路図である。
制御回路の構成を示す回路図である。
【図８】図６の半導体記憶装置のデータ読み出し時の動
作を示す波形図である。
作を示す波形図である。
【図９】図６の半導体記憶装置のデータ書き込み時の動
作を示す波形図である。
作を示す波形図である。
【図１０】従来の半導体記憶装置のデータ読み出し時の
動作を示す波形図である。
動作を示す波形図である。
【図１１】従来の半導体記憶装置のデータ書き込み時の
動作を示す波形図である。
動作を示す波形図である。
１，５１ ＳＤＲＡＭ ３ データ制御部 ５，５５ コントロール部 ７，５７ データマスク制御回路 ９ データ制御回路 ＭＥＭ メモリ部 ＤＱＭ 入出力データマスク制御信号 ＤＱＭ１ 第１の入出力データマスク制御信号 ＤＱＭ２ 第２の入出力データマスク制御信号 ＤＯＵＴＭ 出力データマスク制御信号 ＤＩＮＭ１ 第１の入力データマスク制御信号 ＤＩＮＭ２ 第２の入力データマスク制御信号 ＲＣＯＭ 読み出しコマンド ＷＣＯＭ 書き込みコマンド
Claims (10)
- 【請求項１】 所定のデータを記憶するメモリ部を備
え；前記メモリ部に記憶された所定のデータをクロック
周波数の整数倍の周波数で読み出すことが可能であると
ともに，前記メモリ部に対して所定のデータをクロック
周波数の整数倍の周波数で書き込むことが可能な半導体
記憶装置において：複数の入出力データマスク制御信号
を入力し，前記メモリ部から読み出されるデータをマス
クするための出力データマスク制御信号と，前記メモリ
部へ書き込まれるデータをマスクするための入力データ
マスク制御信号を生成するデータマスク制御回路と；前
記出力データマスク制御信号を入力し，前記メモリ部か
ら読み出される連続した複数個のデータの中の任意のデ
ータをマスクすることが可能であるとともに，前記入力
データマスク制御信号を入力し，前記メモリ部に書き込
まれる連続した複数個のデータの中の任意のデータをマ
スクすることが可能なデータ制御回路と；を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 前記データマスク制御回路は，前記複数
の入出力データマスク制御信号を前記メモリ部から読み
出されるデータの周波数と同一の周波数のシリアル信号
に変換するパラレル・シリアル変換部と；前記パラレル
・シリアル変換部から出力されたシリアル信号を入力
し，所定のタイミングで前記出力データマスク制御信号
を出力する第１のラッチ回路と；前記複数の入出力デー
タマスク信号を入力し，所定のタイミングで前記入力デ
ータマスク制御信号を出力する第２のラッチ回路と；を
含むことを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記パラレル・シリアル変換部は，クロ
ックド・インバータから構成されたことを特徴とする請
求項２に記載の半導体記憶装置。 - 【請求項４】 所定のデータを記憶するメモリ部を備
え；前記メモリ部に記憶された所定のデータをクロック
周波数の整数倍の周波数で読み出すことが可能であると
ともに，前記メモリ部に対して所定のデータをクロック
周波数の整数倍の周波数で書き込むことが可能な半導体
記憶装置において：前記メモリ部から読み出されるデー
タの周波数，または，前記メモリ部へ書き込まれるデー
タの周波数のいずれかと同一の周波数を有する入出力デ
ータマスク制御信号を入力し，前記メモリ部から読み出
されるデータをマスクするための出力データマスク制御
信号と，前記メモリ部へ書き込まれるデータをマスクす
るための入力データマスク制御信号を生成するデータマ
スク制御回路と；前記出力データマスク制御信号を入力
し，前記メモリ部から読み出される連続した複数個のデ
ータの中の任意のデータをマスクすることが可能である
とともに，前記入力データマスク制御信号を入力し，前
記メモリ部に書き込まれる連続した複数個のデータの中
の任意のデータをマスクすることが可能なデータ制御回
路と；を備えたことを特徴とする半導体記憶装置。 - 【請求項５】 前記データマスク制御回路は，前記入出
力データマスク制御信号を入力し，クロックの立上がり
エッジと立下がりエッジの両方に同期して所定の信号を
出力するデュアルエッジトリガのフリップフロップと；
前記デュアルエッジトリガのフリップフロップの出力信
号を入力し，所定のタイミングで前記出力データマスク
制御信号を出力する第１のラッチ回路と；前記デュアル
エッジトリガのフリップフロップの出力信号を入力し，
所定のタイミングで前記入力データマスク制御信号を出
力する第２のラッチ回路と；を含むことを特徴とする請
求項４に記載の半導体記憶装置。 - 【請求項６】 前記データ制御回路は，前記出力データ
マスク制御信号を入力し，前記メモリ部から読み出され
るデータに対してマスク処理を施すことが可能な読み出
し制御回路と；前記入力データマスク制御信号を入力
し，前記メモリ部へ書き込まれるデータに対してマスク
処理を施すことが可能な書き込み制御回路と；前記読み
出し制御回路から出力されたデータを外部に出力すると
ともに，外部から入力されたデータを前記書き込み制御
回路へ入力するための入出力パッドと；を備えたことを
特徴とする請求項１，２，３，４，または５のいずれか
に記載の半導体記憶装置。 - 【請求項７】 前記読み出し制御回路は，前記メモリ部
からの読み出しデータを所定の周波数のシリアル信号に
変換するパラレル・シリアル変換部と；前記パラレル・
シリアル変換部からのシリアル信号と前記出力データマ
スク制御信号を入力し，前記シリアル信号中のいずれの
データをマスクするかを判定する出力データマスク判定
回路と；を備えたことを特徴とする請求項６に記載の半
導体記憶装置。 - 【請求項８】 前記パラレル・シリアル変換部は，クロ
ックド・インバータから構成されたことを特徴とする請
求項７に記載の半導体記憶装置。 - 【請求項９】 前記書き込み制御回路は，前記入出力パ
ッドからの書き込みデータをパラレル信号に変換するシ
リアル・パラレル変換部と；前記シリアル・パラレル変
換部からのパラレル信号と前記入力データマスク制御信
号を入力し，前記パラレル信号中のいずれのデータをマ
スクするかを判定する入力データマスク判定回路と；を
備えたことを特徴とする請求項６に記載の半導体記憶装
置。 - 【請求項１０】 前記シリアル・パラレル変換部は，フ
リップフロップから構成されたことを特徴とする請求項
９に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214059A JPH1145568A (ja) | 1997-07-24 | 1997-07-24 | 半導体記憶装置 |
| US09/120,798 US6052330A (en) | 1997-07-24 | 1998-07-23 | Semiconductor memory with arbitrary data masking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214059A JPH1145568A (ja) | 1997-07-24 | 1997-07-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145568A true JPH1145568A (ja) | 1999-02-16 |
Family
ID=16649588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9214059A Withdrawn JPH1145568A (ja) | 1997-07-24 | 1997-07-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6052330A (ja) |
| JP (1) | JPH1145568A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000132964A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 同期型半導体記憶装置 |
| JP2001135082A (ja) * | 1999-11-09 | 2001-05-18 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| US6961830B2 (en) | 1999-07-23 | 2005-11-01 | Fujitsu Limited | Semiconductor memory device with fast masking process in burst write mode |
| JP2011141927A (ja) * | 2010-01-07 | 2011-07-21 | Yokogawa Electric Corp | 半導体試験装置 |
| US8400855B2 (en) | 2009-08-24 | 2013-03-19 | Elpida Memory, Inc. | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043672A (ja) * | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | Ｆｉｆｏ回路 |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| JPH05325545A (ja) * | 1992-05-25 | 1993-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06274528A (ja) * | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | ベクトル演算処理装置 |
| JPH0793225A (ja) * | 1993-09-27 | 1995-04-07 | Toshiba Corp | メモリチェック方式 |
| JP2891897B2 (ja) * | 1995-04-14 | 1999-05-17 | 甲府日本電気株式会社 | ストアインキャッシュの障害処理システム |
| US5659518A (en) * | 1995-05-22 | 1997-08-19 | Micron Technology, Inc. | Multi-port memory with multiple function access cycles and transfers with simultaneous random access |
-
1997
- 1997-07-24 JP JP9214059A patent/JPH1145568A/ja not_active Withdrawn
-
1998
- 1998-07-23 US US09/120,798 patent/US6052330A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000132964A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 同期型半導体記憶装置 |
| US6961830B2 (en) | 1999-07-23 | 2005-11-01 | Fujitsu Limited | Semiconductor memory device with fast masking process in burst write mode |
| JP2001135082A (ja) * | 1999-11-09 | 2001-05-18 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| US8400855B2 (en) | 2009-08-24 | 2013-03-19 | Elpida Memory, Inc. | Semiconductor device |
| JP2011141927A (ja) * | 2010-01-07 | 2011-07-21 | Yokogawa Electric Corp | 半導体試験装置 |
| US8312334B2 (en) | 2010-01-07 | 2012-11-13 | Yokogawa Electric Corporation | Semiconductor test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US6052330A (en) | 2000-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100448702B1 (ko) | 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 | |
| US6446180B2 (en) | Memory device with synchronized output path | |
| US6466511B2 (en) | Semiconductor memory having double data rate transfer technique | |
| US5883855A (en) | High speed semiconductor memory with burst mode | |
| JP5625163B2 (ja) | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 | |
| KR100880867B1 (ko) | 데이터 비트 인버전 플래그(ｄｂｉ) 생성용 회로 | |
| US9548088B2 (en) | Semiconductor memory asynchronous pipeline | |
| US20140173322A1 (en) | Packet data id generation for serially interconnected devices | |
| EP0762427B1 (en) | Semiconductor memory | |
| JPH1145568A (ja) | 半導体記憶装置 | |
| JP3957421B2 (ja) | 半導体記憶装置 | |
| JPH1166892A (ja) | 半導体装置のデータ入出力回路及びデータ入出力方法 | |
| US6714475B2 (en) | Fast accessing of a memory device using decoded address during setup time | |
| JPH10134576A (ja) | 半導体メモリ装置 | |
| JP4001700B2 (ja) | Ｃａｓレイテンシー制御回路及びこれを採用したｓｄｒａｍ | |
| US7548465B2 (en) | Low current consumption semiconductor memory device | |
| TWI771785B (zh) | 資料先進先出(fifo)電路 | |
| US4835743A (en) | Semiconductor memory device performing multi-bit Serial operation | |
| GB2348317A (en) | An arrangement of data input/output circuits for use in a semiconductor memory device | |
| KR0172332B1 (ko) | 패러랠-인 시리얼-아웃 버퍼 및 그 제어신호 발생회로 | |
| JP2004119011A (ja) | 同期式大規模集積回路記憶装置 | |
| KR20040110267A (ko) | 동기형 메모리 장치를 이용한 반도체 메모리 시스템 및그것에 사용되는 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |