JP2011141927A - 半導体試験装置 - Google Patents

Abstract

【課題】アドレスとフェイルデータの数がバースト長と一致しない場合またはフェイルデータに非対象データが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリへ書き込むことが可能な半導体試験装置を実現する。
【解決手段】被試験対象デバイスが有するメモリのメモリセルに対応したアドレスとメモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、アドレスおよびフェイルデータがバーストアクセスの対象データであることを示すバースト対象信号を生成するアドレス発生部と、バースト対象信号に基づいてアドレスおよびフェイルデータをバーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路を備える。
【選択図】 図１

Description

本発明は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）が有するメモリのメモリセルに対応したアドレスとメモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置に関し、詳しくは、アドレスとフェイルデータの数がバースト長と一致しない場合またはフェイルデータに非対象のデータが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリへ書き込むことができ、収集メモリを構成するメモリデバイスの数を減らすことが可能な半導体試験装置に関するものである。

近年、半導体デバイス、特に、メモリデバイスのメモリ容量が飛躍的に上がってきており、メモリのメモリセルに対応したアドレスとメモリセルの試験結果として得られたフェイルデータの数も増加する。

半導体試験装置では、フェイルデータを一時的に収集メモリに記憶させ、記憶したフェイルデータは解析処理等に使用される。一般に、収集メモリは、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）で構成される。また、メモリデバイスの試験において、フェイルデータの収集メモリへの書き込みは、ＳＤＲＡＭのリードモディファイライト（読み出したデータに対して、必要があれば、変更を加えて書き戻すという一連の動作）が使用されるため、通常のライト動作より時間がかかる。このため、フェイルデータの収集メモリへの書き込みは、ＳＤＲＡＭのバーストアクセス機能を使用することで、書き込み時間の短縮を図っている。

また、一般に、収集メモリは複数のメモリデバイス（ＳＤＲＡＭ等）で構成され、これら複数のメモリデバイスに順番に書き込みを行うインターリーブ方式が採用されている。収集メモリを構成するメモリデバイスへの書き込みは、書き込みが終了するまで、そのメモリデバイスには、次のフェイルデータを書き込むことができない。インターリーブ方式では、このような書き込み終了を待たずに、次のメモリデバイスに次のフェイルデータを書き込む。

すなわち、待ち時間無く、フェイルデータを書き込み続けるには、最初に書き込みを行ったメモリデバイスが書き込み可能になるまでの間、他のメモリデバイスに書き込まなくてはならない。このため、収集メモリを構成するメモリデバイスの書き込み時間が長くなればなるほど、メモリデバイスの数が多くなる。

図８は、従来の半導体試験装置の一例を示した構成図である。
ＤＵＴ１００は、被試験対象デバイスであり、メモリデバイスの試験の場合は、通常、複数個が同時に試験される。アドレス発生部１は、ＤＵＴ１００が有するメモリのメモリセルに対応したアドレスを発生する。通常、メモリセルは、２次元アドレス（Ｘアドレス、Ｙアドレス）で表されるため、アドレス発生部１は、この２次元アドレスを発生する。

データ入出力部２は、ＤＵＴ１００へ入力するアドレス信号、データ信号およびコントロール信号を生成する信号生成回路（図示せず）、ＤＵＴ１００への試験信号を出力するドライバ（図示せず）、ＤＵＴ１００からの出力信号を予め設定された比較電圧と比較するコンパレータ（図示せず）、および、このコンパレータの出力信号と期待値パターンデータを比較して一致／不一致（パス／フェイル）を判定する判定回路（図示せず）から構成される。データ入出力部２は、判定回路から試験結果として得られた一致／不一致（パス／フェイル）を示すフェイルデータを出力する。

タイミング発生部３は、データ入出力部２のドライバからＤＵＴ１００へ出力する試験信号のエッジのタイミング、データ入出力部２のコンパレータの出力信号と期待値パターンデータを比較するタイミングを決める信号（以下、ストローブ信号という）のタイミングを発生させる。また、タイミング発生部３は、アドレス発生やフェイルデータの収集に関するタイミングも発生する。

アドレス変換部４は、アドレス発生部１が発生した２次元のアドレスを１次元のアドレスに変換する。なお、入力される２次元アドレスと出力される１次元アドレスの対応は、予め決められている。バーストアドレス変換部５は、レジスタ６に設定されている変換ビット情報に基づいて、アドレス変換部４からの１次元アドレスのビットを入れ替える。

試験時に、アドレス発生部１が発生した２次元のアドレスが不連続に変化する場合、変化するビットに着目し、アドレス変換部４で変換された１次元アドレスのビットを入れ替えることにより、アドレスに連続性を持たせることができる。アドレスが連続的に変化することで、ＳＤＲＡＭのバーストアクセス機能を使用することができる。アドレス発生部１が発生する２次元のアドレスは、半導体試験装置のユーザが予めテストプログラムに記述しているので、２次元のアドレスのどのビットが変化するかが分かる。

このため、変化するビットを１次元アドレスの下位ビットに移動することで、１次元アドレスが連続的に変化するようになる。レジスタ６に設定される変換ビット情報には、下位ビットに移動する対象ビットの情報が設定されている。

並べ替え回路７は、バーストアドレス変換部５からのアドレスと、このアドレスに対応したデータ入出力部２からのフェイルデータを、収集メモリ９のバーストアクセスに必要なデータ数（以下、バースト長という）毎に並べ替えて出力する。

メモリ制御部８は、並べ替え回路７で並べ替えられたアドレスとフェイルデータに基づいて、収集メモリ９に対するアドレス信号、データ信号およびコントロール信号を生成する。収集メモリ９は、フェイルデータを記憶するデバイスで、例えば、ＳＤＲＡＭで構成され、データの連続的な書き込み、または、データの連続的な読み出しの機能であるバーストアクセス機能を有する。

このような半導体試験装置の動作を図９および図１０を用いて説明する。
図９は、被試験対象であるメモリデバイスのメモリセルの一例を説明する説明図であり、図１０は、アドレス変換の一例を説明する説明図である。

一例として、図９に示すようなメモリのメモリセルを試験する場合を説明する。図９に示すメモリセルは、ｍ個（ｍは０以上の整数）のＸアドレス、ｎ個（ｎは０以上の整数）のＹアドレスを有している。このメモリセルを図９の矢印線に示すようにアドレスを変化させて試験を行う。

まず、ＤＵＴ１００のメモリセルにデータを書き込む動作を行う。アドレス発生部１は、Ｘアドレス０、Ｙアドレス１（以下、簡易的に（０，１）と示す）の２次元アドレスを発生させる。データ入出力部２は、この２次元アドレスに基づいてアドレス信号を生成し、データ信号およびコントロール信号とともにＤＵＴ１００に出力する。

そして、アドレス発生部１は、２次元アドレス（０，３）を発生し、データ入出力部２は、この２次元アドレスに基づいてアドレス信号を生成し、データ信号およびコントロール信号とともにＤＵＴ１００に出力する。この一連の動作を、２次元アドレス（０，１）〜（ｍ，２）まで繰り返す。

次に、ＤＵＴ１００のメモリセルからデータを読み出し、フェイルデータを収集メモリ９に記憶させるまでの動作を説明する。書き込み動作時と同様に、アドレス発生部１は、２次元アドレス（０，１）を発生させ、データ入出力部２は、この２次元アドレスに基づいてアドレス信号を生成し、コントロール信号とともにＤＵＴ１００に出力する。

そして、ＤＵＴ１００のアドレス（０，３）に書き込まれているデータが出力され、データ入出力部２へ入力される。データ入出力部２では、ＤＵＴ１００から入力されたデータがコンパレータ（図示せず）で比較電圧と比較され、このコンパレータの出力信号と期待値パターンデータを比較して一致／不一致を判定する。この判定の結果得られたフェイルデータがデータ入出力部２から並べ替え回路７へ出力される。

一方、アドレス発生部１で発生された２次元アドレスは、アドレス変換部４、バーストアドレス変換部５および並べ替え回路７で変換される。この一連の変換における具体例を図１０を用いて説明する。アドレス発生部１からは、２次元アドレス（０，１）〜（ｍ，２）が順次発生され、アドレス変換部４に入力される。

アドレス変換部４は、アドレス発生部１からの２次元アドレスを１次元アドレスに変換する。図１０に示す例では、アドレス発生部１からのＹアドレスとＸアドレスを単純に結合させて１次元アドレスに変換している。すなわち、１次元アドレスの上位ビットにＹアドレス、下位ビットにＸアドレスが配置されている。

この１次元アドレスを見ると、連続的に変化していないのが分かる。具体的には、アドレス変換部４で変換された最初の４アドレス分は、アドレス１０、３０、００、２０と変化している。同様に、次の４アドレス分も、アドレス１１、３１、０１、２１と変化している。

４アドレスをひとかたまりで見た場合、変化しているのは１次元アドレスの上位ビットである。レジスタ６には、この変化するビットが変換ビット情報として予め設定されている。バーストアドレス変換部５は、レジスタ６の変換ビット情報に基づいて、アドレス変換部４からの１次元アドレスのビットを移動する。

図１０に示す例では、バーストアドレス変換部５は、アドレス変換部４からの１次元アドレスの上位ビットを下位ビットに移動している。そして、並べ替え回路７は、バーストアドレス変換部５で入れ替えられた１次元アドレスと、この１次元アドレスに対応したデータ入出力部２からのフェイルデータを、収集メモリ９のバーストアクセス時のバースト長に合わせて、アドレスが連続的になるように並べ替える。

図１０に示す例では、バースト長を４としているので、並べ替え回路７は、１次元アドレスおよびフェイルデータを４個を１つのかたまりとして並べ替えて出力している。メモリ制御部８は、並べ替え回路７で並べ替えられた１次元アドレスおよびフェイルデータに基づいて、収集メモリ９に対するアドレス信号、データ信号およびコントロール信号を生成する。そして、メモリ制御部８は、バーストアクセスにより、収集メモリ９にフェイルデータを書き込む。

このように、フェイルデータを収集メモリ９に書き込む場合に、アドレス発生部１が発生した２次元アドレスをアドレス変換部４で１次元アドレスに変換し、バーストアドレス変換部５がレジスタ６の変換ビット情報に基づいて、この１次元アドレスのビットを移動する。そして、並べ替え回路７が１次元アドレスとフェイルデータを、バースト長に合わせて、アドレスが連続的になるように並べ替えることにより、１次元アドレスに連続性を持たすことができ、バーストアクセスを用いて収集メモリ９にフェイルデータを書き込むことができる。このため、フェイルデータの収集メモリ９への書き込み時間を短縮することができる。

特許文献１には、フェイル情報の転送効率を改善することで試験時間の短縮を図ることができる半導体試験装置が記載されている。

特開２００８−０５２７７０号公報

しかし、図８〜図１０に示す従来例では、並べ替え回路７で１次元アドレスとフェイルデータを並べ替えるためには、連続性を持った１次元アドレスとフェイルデータの数がバースト長と一致する必要があり、一致しない場合は収集メモリ９のバーストアクセス機能が使用できず、フェイルデータの収集メモリ９への書き込み時間が長くなるという問題があった。

例えば、図９に示すメモリのＹアドレスが０〜６までで、収集メモリ９のバースト長が４バーストの場合、まず、図９の矢印線に示すようにアドレスを変化させて試験を行う。すなわち、Ｙアドレスは０〜３の範囲で変化する。この時のフェイルデータの収集メモリ９への書き込みは、前述したように、バーストアクセス機能を使用することができる。

次に、Ｙアドレスを４〜６の範囲で変化させて試験を行う。この時、Ｙアドレスは、４〜６の範囲で３データずつ変化するため、バースト長の４バーストと一致しない。従って、この時は、収集メモリ９のバーストアクセス機能が使用できず、フェイルデータの収集メモリ９への書き込み時間が長くなってしまう。

また、ユーザが作成するテストプログラムの都合で、フェイルデータの中には、収集メモリ９へ書き込む必要の無いフェイルデータ（以下、非対象データという）も混じって並べ替え回路７へ入力される場合もある。この場合も上記と同様に、フェイルデータのデータ数がバースト長と一致しないため、収集メモリ９のバーストアクセス機能が使用できず、フェイルデータの収集メモリ９への書き込み時間が長くなってしまう。

上述のように、フェイルデータの収集メモリ９への書き込み時間が長くなるため、インターリーブ方式を採用している場合、収集メモリを構成するメモリデバイスが多量に必要になるという問題があった。

そこで本発明の目的は、アドレスとフェイルデータの数がバースト長と一致しない場合またはフェイルデータに非対象データが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリ９へ書き込むことができ、収集メモリを構成するメモリデバイスの数を減らすことが可能な半導体試験装置を実現することにある。

請求項１記載の発明は、
被試験対象デバイスが有するメモリのメモリセルに対応したアドレスと前記メモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、
前記アドレスおよび前記フェイルデータが前記バーストアクセスの対象データであることを示すバースト対象信号を生成するアドレス発生部と、
前記バースト対象信号に基づいて前記アドレスおよび前記フェイルデータを前記バーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路
を備えたことを特徴とするものである。
請求項２記載の発明は、
被試験対象デバイスが有するメモリのメモリセルに対応したアドレスと前記メモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、
前記アドレスおよび前記フェイルデータが前記バーストアクセスの対象データであることを示すバースト対象信号と前記バーストアクセスの対象データの終わりを示すバースト終了信号を生成するアドレス発生部と、
前記バースト対象信号および前記バースト終了信号に基づいて前記アドレスおよび前記フェイルデータを前記バーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路
を備えたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
前記並べ替え回路は、
前記バースト対象信号に基づいて並べ替える前記アドレスおよび前記フェイルデータが前記収集メモリへのバーストアクセスに必要なデータ数に満たない場合に、ダミーのアドレスおよびフェイルデータを前記アドレスおよび前記フェイルデータに付加することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記アドレス発生部は、
前記アドレスおよび前記フェイルデータが複数に分割される場合に、分割された前記アドレスおよび前記フェイルデータそれぞれに対応させて前記バースト対象信号を生成することを特徴とするものである。
請求項５記載の発明は、請求項２〜４のいずれかに記載の発明において、
前記アドレス発生部は、
前記アドレスおよび前記フェイルデータが複数に分割される場合に、分割された前記アドレスおよび前記フェイルデータそれぞれに対応させて前記バースト終了信号を生成することを特徴とするものである。
請求項６記載の発明は、
被試験対象デバイスが有するメモリのメモリセルに対応したアドレスと前記メモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、
複数ビットから構成されると共に前記バーストアクセスの対象データの終わりを示すバースト終了信号を生成するアドレス発生部と、
前記アドレスおよび前記フェイルデータが前記収集メモリへのバーストアクセスに必要なデータ数以上に分割されて入力され、前記バースト終了信号に基づいて前記アドレスおよび前記フェイルデータを前記バーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路
を備えたことを特徴とするものである。

本発明によれば、以下のような効果がある。
被試験対象デバイスが有するメモリのメモリセルに対応したアドレスとメモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、アドレスおよびフェイルデータがバーストアクセスの対象データであることを示すバースト対象信号を生成するアドレス発生部と、バースト対象信号に基づいてアドレスおよびフェイルデータをバーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路を備えたことにより、フェイルデータに非対象データが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリへ書き込むことができる。

また、被試験対象デバイスが有するメモリのメモリセルに対応したアドレスとメモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、アドレスおよびフェイルデータがバーストアクセスの対象データであることを示すバースト対象信号とバーストアクセスの対象データの終わりを示すバースト終了信号を生成するアドレス発生部と、バースト対象信号およびバースト終了信号に基づいてアドレスおよびフェイルデータをバーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路を備えたことにより、アドレスとフェイルデータの数がバースト長と一致しない場合またはフェイルデータに非対象データが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリへ書き込むことができる。

さらに、バーストアクセスを用いて収集メモリへ書き込むことにより、収集メモリを構成するメモリデバイスが持つ書き込み速度を最大限まで引き出す（収集メモリへ最速で書き込む）ことができるので、インターリーブ方式を採用している場合には、収集メモリを構成するメモリデバイスの数を減らすことができる。

本発明の半導体試験装置の一実施例を示した構成図である。 ４バースト時に非対象データを除いて並び替える場合を説明する説明図である。 ４バースト時に非対象データを除いて並び替え、さらに、３データで並び替えを終える場合を説明する説明図である。 ４バースト時に非対象データを除いて並び替え、さらに、２データで並び替えを終える場合を説明する説明図である。 ４バースト時に２分割されたアドレスおよびフェイルデータを並べ替える場合を説明する説明図である。 ４バースト時に２分割されたアドレスおよびフェイルデータを並べ替える場合を説明する説明図である。 ４バースト時に４分割されたアドレスおよびフェイルデータを並べ替える場合を説明する説明図である。 従来の半導体試験装置の一例を示した構成図である。 被試験対象であるメモリデバイスのメモリセルの一例を説明する説明図である。 アドレス変換の一例を説明する説明図である。

以下、図面を用いて本発明の実施の形態を説明する。
図１は、本発明の半導体試験装置の一実施例を示した構成図である。図１において、図８に示す構成と異なる点は、アドレス発生部１の代わりにアドレス発生部１１が設けられている点、並べ替え回路７の代わりに並べ替え回路１２が設けられている点である。

図１において、アドレス発生部１１は、従来のアドレス発生部１の機能に加えて、フェイルデータがバーストアクセスの対象データであることを示すバースト対象信号と、バーストアクセスの対象データの終わりを示すバースト終了信号を生成する。

並べ替え回路１２は、バースト対象信号に基づいてアドレスおよびフェイルデータを並べ替え、バースト終了信号に基づいてバーストアクセスの対象データ数を認識する。また、並べ替え回路１２は、バースト対象信号に基づいて並べ替えるアドレスおよびフェイルデータが収集メモリ９へのバーストアクセスに必要なデータ数、すなわち、バースト長に満たない場合に、ダミーアドレスおよびダミーフェイルデータをアドレスおよびフェイルデータに付加する。一般的に、ダミーフェイルデータは、パスのデータとしている。

このような半導体試験装置の動作を図２〜図４を用いて説明する。
図２は、４バースト時に非対象データを除いて並び替える場合を説明する説明図であり、図３は、４バースト時に非対象データを除いて並び替え、さらに、３データで並び替えを終える場合を説明する説明図である。図４は、４バースト時に非対象データを除いて並び替え、さらに、２データで並び替えを終える場合を説明する説明図である。

なお、図中の「Don't Care」は、収集メモリ９へ書き込む必要の無いフェイルデータ、すなわち、非対象データを示し、図中の数字は、収集メモリ９へのバーストアクセスの順番を示している。また、図中のＦＭＢＵ信号はバースト対象信号を示し、対応するフェイルデータがバーストアクセスの対象である時に真（True）となる。図中のＦＭＢＵＳＴＰ信号はバースト終了信号を示し、対応するフェイルデータでバーストアクセス対象の終了である時に真（True）となる。

ＤＵＴ１００へのデータの書き込みおよびＤＵＴ１００からのデータの読み出しは図８に示す従来例と同じため、説明を省略する。ここでは、ＤＵＴ１００からデータを読み出した後に、収集メモリ９へフェイルデータを書き込むまでを説明する。また、図２〜図４に示す例では、収集メモリ９のバーストアクセス時のバースト長は４バーストとする。

図２において、アドレスおよびフェイルデータは、１，３，Don't Care，０，２の順に並べ替え回路１２へ入力される。ＦＭＢＵ信号は、ハイレベルで真（True）となり、ローレベルで偽（False）となる。Don't Careのアドレスおよびフェイルデータは、バーストアクセスの対象外であるため、アドレス発生部１１は、Don't Careのアドレスおよびフェイルデータに同期させたＦＭＢＵ信号をローレベルにする。一方、Don't Care以外のアドレスおよびフェイルデータは、バーストアクセスの対象であるため、アドレス発生部１１は、Don't Care以外のアドレスおよびフェイルデータに同期させたＦＭＢＵ信号をハイレベルにする。

また、図２の例では、アドレスとフェイルデータの数がバースト長と一致しているため、アドレス発生部１１は、ＦＭＢＵＳＴＰ信号をローレベルにする。並び替え回路１２は、バーストアドレス変換部５から入力されるアドレスおよびフェイルデータを、このアドレスおよびフェイルデータに同期してアドレス発生部１１から入力されるＦＭＢＵ信号およびＦＭＢＵＳＴＰ信号に基づいて並べ替えを行う。

具体的には、並び替え回路１２は、ＦＭＢＵ信号がハイレベルとなっているアドレスとフェイルデータを、連続的なアドレスの順番に並べ替える。この結果、並び替え回路１２は、アドレスおよびフェイルデータを、０，１，２，３の順序で出力する。

次に、図３の例は、バースト長が４バーストの時に、並べ替え回路１２へ入力されるアドレスとフェイルデータに非対象データが含まれ、アドレスとフェイルデータの数が３データの場合を示している。図３において、アドレスおよびフェイルデータは、０，Don't Care，２，１の順に並べ替え回路１２へ入力される。

図３の例では、アドレスとフェイルデータの数がバースト長と一致していないので、アドレス発生部１１は、バーストアクセス対象の終了となるアドレスとフェイルデータでＦＭＢＵＳＴＰ信号をハイレベルにする。図３では、１のアドレスおよびフェイルデータがバーストアクセス対象の最後となるので、アドレス発生部１１は、１のアドレスおよびフェイルデータに同期してＦＭＢＵＳＴＰ信号をハイレベルにする。並び替え回路１２は、バーストアドレス変換部５から入力されるアドレスおよびフェイルデータを、このアドレスおよびフェイルデータに同期してアドレス発生部１１から入力されるＦＭＢＵ信号およびＦＭＢＵＳＴＰ信号に基づいて並べ替えを行う。

具体的には、並び替え回路１２は、ＦＭＢＵ信号がハイレベルとなっているアドレスとフェイルデータを、連続的なアドレスの順番に並べ替え、さらに、ＦＭＢＵＳＴＰ信号がハイレベルとなっている１のアドレスおよびフェイルデータで、バーストアクセスの対象データ数を認識する。図３の例では、ＦＭＢＵＳＴＰ信号がハイレベルになるまでに、ＦＭＢＵ信号がハイレベルとなっているアドレスとフェイルデータの数は３データであるので、並び替え回路１２は、バースト長である４バーストに揃えるために、並び替えた後のアドレスおよびフェイルデータに１組のダミーアドレスおよびダミーフェイルデータを付加する。

この結果、並び替え回路１２は、アドレスおよびフェイルデータを、０，１，２の順序で出力し、それに加えて、１組のダミーアドレスおよびダミーフェイルデータを出力する。このダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける３のアドレスとフェイルデータの代わりとなる。

次に、図４の例は、バースト長が４バーストの時に、並べ替え回路１２へ入力されるアドレスとフェイルデータに非対象データが含まれ、アドレスとフェイルデータの数が２データの場合を示している。図４において、アドレスおよびフェイルデータは、１，０，Don't Care，Don't Careの順に並べ替え回路１２へ入力される。

図４の例では、アドレスとフェイルデータの数がバースト長と一致していないので、アドレス発生部１１は、バーストアクセス対象の終了となるアドレスとフェイルデータでＦＭＢＵＳＴＰ信号をハイレベルにする。図４では、０のアドレスおよびフェイルデータがバーストアクセス対象の最後となるので、アドレス発生部１１は、０のアドレスおよびフェイルデータに同期してＦＭＢＵＳＴＰ信号をハイレベルにする。並び替え回路１２は、バーストアドレス変換部５から入力されるアドレスおよびフェイルデータを、このアドレスおよびフェイルデータに同期してアドレス発生部１１から入力されるＦＭＢＵ信号およびＦＭＢＵＳＴＰ信号に基づいて並べ替えを行う。

具体的には、並び替え回路１２は、ＦＭＢＵ信号がハイレベルとなっているアドレスとフェイルデータを、連続的なアドレスの順番に並べ替え、さらに、ＦＭＢＵＳＴＰ信号がハイレベルとなっている０のアドレスおよびフェイルデータで、バーストアクセスの対象データ数を認識する。図４の例では、ＦＭＢＵＳＴＰ信号がハイレベルになるまでに、ＦＭＢＵ信号がハイレベルとなっているアドレスとフェイルデータの数は２データであるので、並び替え回路１２は、バースト長である４バーストに揃えるために、並び替えた後のアドレスおよびフェイルデータに２組のダミーアドレスおよびダミーフェイルデータを付加する。

この結果、並び替え回路１２は、アドレスおよびフェイルデータを、０，１の順序で出力し、それに加えて、２組のダミーアドレスおよびダミーフェイルデータを出力する。最初のダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける２のアドレスとフェイルデータの代わりとなり、次のダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける３のアドレスとフェイルデータの代わりとなる。

このように、アドレス発生部１１が、アドレスおよびフェイルデータがバーストアクセスの対象データであることを示すＦＭＢＵ信号とバーストアクセスの対象データの終わりを示すＦＭＢＵＳＴＰ信号を生成し、並び替え回路１２が、ＦＭＢＵ信号およびＦＭＢＵＳＴＰ信号に基づいてアドレスおよびフェイルデータを並べ替え、ダミーアドレスおよびダミーフェイルデータを付加することにより、アドレスとフェイルデータの数がバースト長と一致しない場合またはフェイルデータに非対象データが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリへ書き込むことができる。さらに、インターリーブ方式を採用している場合には、収集メモリを構成するメモリデバイスの数を減らすことができる。

なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１に示す実施例において、並べ替え回路１２が、バーストアドレス変換部５の後に配置されている構成を示したが、アドレス変換部４とバーストアドレス変換部５の間に配置されていてもよい。この場合、並べ替え回路１２は、アドレス変換部４からの１次元アドレスとデータ入出力部からのフェイルデータを並べ替え、バーストアドレス変換部５は、並べ替えられたアドレスに対して、ビット移動を行う。そして、メモリ制御部８は、バーストアドレス変換部５からのアドレスと並べ替え回路１２からのフェイルデータを用いて収集メモリ９へ書き込みを行う。

（２）図１〜図４に示す実施例において、アドレス発生部１１から生成されるＦＭＢＵ信号またはＦＭＢＵＳＴＰ信号がそれぞれ１つである構成を示したが、アドレスやフェイルデータがインターリーブ方式により、複数に分割して並べ替え回路１２へ入力される場合に、ＦＭＢＵ信号またはＦＭＢＵＳＴＰ信号もそれぞれのアドレスやフェイルデータに対応してアドレス発生部１１から複数に分割して生成されるようにしてもよい。

このような半導体試験装置の動作を図５および図６を用いて説明する。
図５および図６は、４バースト時に２分割されたアドレスおよびフェイルデータを並べ替える場合を説明する説明図である。図５は、ＦＭＢＵ信号がそれぞれのアドレスおよびフェイルデータに対応し、ＦＭＢＵＳＴＰが共通の場合であり、図６は、ＦＭＢＵ信号およびＦＭＢＵＳＴＰ信号がそれぞれのアドレスおよびフェイルデータに対応した場合である。

図５において、アドレスおよびフェイルデータは、ＡＤＤ＿ＷＡＹ１とＡＤＤ＿ＷＡＹ２にそれぞれ２分割されている。ＡＤＤ＿ＷＡＹ１は１，０，１，Don't Careの順に、ＡＤＤ＿ＷＡＹ２はDon't Care，２，３，２の順に並べ替え回路１２へ入力される。また、ＦＭＢＵ信号もＦＭＢＵ＿ＷＡＹ１信号とＦＭＢＵ＿ＷＡＹ２信号に分割されている。ＦＭＢＵ＿ＷＡＹ１信号は、ＡＤＤ＿ＷＡＹ１側のアドレスおよびフェイルデータに対応し、ＦＭＢＵ＿ＷＡＹ２信号は、ＡＤＤ＿ＷＡＹ２側のアドレスおよびフェイルデータに対応している。ＦＭＢＵＳＴＰ信号は、ＡＤＤ＿ＷＡＹ１とＡＤＤ＿ＷＡＹ２で共通になっている。

図５の例では、Don't Careが含まれているので、アドレスとフェイルデータの数がバースト長と一致していない。そのため、アドレス発生部１１は、バーストアクセス対象の終了となるアドレスとフェイルデータでＦＭＢＵＳＴＰ信号をハイレベルにする。最初の４バースト分のアドレスとフェイルデータでは、ＡＤＤ＿ＷＡＹ１にて０番目を示すアドレスおよびフェイルデータ（ＡＤＤ＿ＷＡＹ２にて２番目を示すアドレスおよびフェイルデータ）がバーストアクセス対象の最後となるので、アドレス発生部１１は、ＦＭＢＵＳＴＰ信号をハイレベルにする。

並び替え回路１２は、ＦＭＢＵ＿ＷＡＹ１信号およびＦＭＢＵ＿ＷＡＹ２信号がハイレベルとなっているアドレスとフェイルデータを、連続的なアドレスの順番に並べ替え、さらに、ＦＭＢＵＳＴＰ信号がハイレベルとなっているアドレスおよびフェイルデータで、バーストアクセスの対象データ数を認識する。

図５の最初の４バースト分のアドレスおよびフェイルデータでは、ＦＭＢＵＳＴＰ信号がハイレベルになるまでに、ＦＭＢＵ＿ＷＡＹ１信号がハイレベルとなっているアドレスとフェイルデータ、および、ＦＭＢＵ＿ＷＡＹ２信号がハイレベルとなっているアドレスとフェイルデータ合計は３データであるので、並び替え回路１２は、バースト長である４バーストに揃えるために、並び替えた後のアドレスおよびフェイルデータに１組のダミーアドレスおよびダミーフェイルデータを付加する。

同様に、並び替え回路１２は、次の４バースト分のアドレスとフェイルデータも並び替える。この結果、並び替え回路１２は、最初の４バースト分のアドレスおよびフェイルデータを、０，１，２の順序で出力し、それに加えて、１組のダミーアドレスおよびダミーフェイルデータを出力する。このダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける３番目のアドレスとフェイルデータの代わりとなる。

そして、並び替え回路１２は、次の４バースト分のアドレスおよびフェイルデータを、１組のダミーアドレスおよびダミーフェイルデータの後に、１，２，３の順序で出力する。このダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける０番目のアドレスとフェイルデータの代わりとなる。

図６において、アドレスおよびフェイルデータは、図５と同様に、ＡＤＤ＿ＷＡＹ１とＡＤＤ＿ＷＡＹ２にそれぞれ２分割されている。ＡＤＤ＿ＷＡＹ１は１，Don't Care，１，Don't Careの順に、ＡＤＤ＿ＷＡＹ２は０，２，３，Don't Careの順に並べ替え回路１２へ入力される。

また、ＦＭＢＵ信号は、ＦＭＢＵ＿ＷＡＹ１信号とＦＭＢＵ＿ＷＡＹ２信号に分割され、ＦＭＢＵＳＴＰ信号は、ＦＭＢＵＳＴＰ＿Ｗ１信号とＦＭＢＵＳＴＰ＿Ｗ２信号に分割されている。ＦＭＢＵ＿ＷＡＹ１信号およびＦＭＢＵＳＴＰ＿Ｗ１信号は、ＡＤＤ＿ＷＡＹ１側のアドレスおよびフェイルデータに対応し、ＦＭＢＵ＿ＷＡＹ２信号およびＦＭＢＵＳＴＰ＿Ｗ２信号は、ＡＤＤ＿ＷＡＹ２側のアドレスおよびフェイルデータに対応している。

図６の例では、Don't Careが含まれているので、アドレスとフェイルデータの数がバースト長と一致していない。そのため、アドレス発生部１１は、バーストアクセス対象の終了となるアドレスとフェイルデータでＦＭＢＵＳＴＰ＿Ｗ１信号またはＦＭＢＵＳＴＰ＿Ｗ２信号をハイレベルにする。最初の４バースト分のアドレスとフェイルデータでは、ＡＤＤ＿ＷＡＹ２にて２番目を示すアドレスおよびフェイルデータがバーストアクセス対象の最後となるので、アドレス発生部１１は、ＦＭＢＵＳＴＰ＿Ｗ２信号をハイレベルにする。

並び替え回路１２は、ＦＭＢＵ＿ＷＡＹ１信号およびＦＭＢＵ＿ＷＡＹ２信号がハイレベルとなっているアドレスとフェイルデータを、連続的なアドレスの順番に並べ替え、さらに、ＦＭＢＵＳＴＰ信号がハイレベルとなっているアドレスおよびフェイルデータで、バーストアクセスの対象データ数を認識する。

図６の最初の４バースト分のアドレスとフェイルデータでは、ＦＭＢＵＳＴＰ信号がハイレベルになるまでに、ＦＭＢＵ＿ＷＡＹ１信号がハイレベルとなっているアドレスとフェイルデータ、および、ＦＭＢＵ＿ＷＡＹ２信号がハイレベルとなっているアドレスとフェイルデータ合計は３データであるので、並び替え回路１２は、バースト長である４バーストに揃えるために、並び替えた後のアドレスおよびフェイルデータに１組のダミーアドレスおよびダミーフェイルデータを付加する。

同様に、並び替え回路１２は、次の４バースト分のアドレスとフェイルデータも並び替える。この時、アドレス発生部１１は、非対象データであるDon't CareのデータでＦＭＢＵＳＴＰ＿Ｗ１信号をハイレベルにしているが、ＦＭＢＵ＿ＷＡＹ１信号およびＦＭＢＵ＿ＷＡＹ２信号が共にローレベルなので、動作としては、ＡＤＤ＿ＷＡＹ２にて３番目を示すアドレスおよびフェイルデータの時にＦＭＢＵＳＴＰ＿Ｗ２信号をハイレベルにした時と変わらない。

この結果、並び替え回路１２は、最初の４バースト分のアドレスおよびフェイルデータを、０，１，２の順序で出力し、それに加えて、１組のダミーアドレスおよびダミーフェイルデータを出力する。このダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける３番目のアドレスとフェイルデータの代わりとなる。

そして、並び替え回路１２は、次の４バースト分のアドレスおよびフェイルデータを、１組のダミーアドレスおよびダミーフェイルデータ、１のアドレスとフェイルデータ、１組のダミーアドレスおよびダミーフェイルデータ、３のアドレスとフェイルデータの順序で出力する。最初のダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける０のアドレスとフェイルデータの代わりとなり、次のダミーアドレスおよびダミーフェイルデータは、バーストアクセスにおける２のアドレスとフェイルデータの代わりとなる。

（３）図１〜図４に示す実施例において、アドレス発生部１１から生成されるＦＭＢＵＳＴＰ信号が１つである構成を示したが、アドレスやフェイルデータがインターリーブ方式により、バースト長のデータ数以上に分割されて並べ替え回路１２へ入力される場合に、アドレス発生部１１は、複数ビットから構成されるＦＭＢＵＳＴＰ信号を生成し、並べ替え回路１２は、この複数ビットから構成されるＦＭＢＵＳＴＰ信号に基づいてバーストアクセスの対象データ数を認識するようにしてもよい。

このような半導体試験装置の動作を図７を用いて説明する。
図７は、４バースト時に４分割されたアドレスおよびフェイルデータを並べ替える場合を説明する説明図である。図７において、ＦＭＢＵＳＴＰ信号は、２ビットで構成されるコマンド形式となっている。

ＦＭＢＵＳＴＰ信号が０の時は、ＡＤＤ＿ＷＡＹ１のアドレスおよびフェイルデータがバーストアクセスの対象データであり、ＡＤＤ＿ＷＡＹ２〜ＡＤＤ＿ＷＡＹ４のアドレスおよびフェイルデータがバーストアクセスの非対象データであることを示している。

ＦＭＢＵＳＴＰ信号が１の時は、ＡＤＤ＿ＷＡＹ１とＡＤＤ＿ＷＡＹ２のアドレスおよびフェイルデータがバーストアクセスの対象データであり、ＡＤＤ＿ＷＡＹ３とＡＤＤ＿ＷＡＹ４のアドレスおよびフェイルデータがバーストアクセスの非対象データであることを示している。

ＦＭＢＵＳＴＰ信号が２の時は、ＡＤＤ＿ＷＡＹ１〜ＡＤＤ＿ＷＡＹ３のアドレスおよびフェイルデータがバーストアクセスの対象データであり、ＡＤＤ＿ＷＡＹ４のアドレスおよびフェイルデータがバーストアクセスの非対象データであることを示している。

そして、ＦＭＢＵＳＴＰ信号が３の時は、ＡＤＤ＿ＷＡＹ１〜ＡＤＤ＿ＷＡＹ４のアドレスおよびフェイルデータがバーストアクセスの対象データであることを示している。

並び替え回路１２は、ＦＭＢＵＳＴＰ信号に基づいて、バーストアクセスの対象データを認識する。そして、図２〜図６に示す実施例と同様に、対象データを並び替えて、バースト長にデータ数が足りない場合は、ダミーアドレスおよびダミーフェイルデータを付加して出力する。

（４）図１〜図６に示す実施例において、アドレス発生部１１がＦＭＢＵＳＴＰ信号を生成し、並べ替え回路１２がＦＭＢＵＳＴＰ信号に基づいてアドレスおよびフェイルデータを並べ替える構成を示したが、対象データとなるアドレスおよびフェイルデータのデータ数がバースト長に必ず一致する場合（例えば、図２に示すような場合）には、ＦＭＢＵＳＴＰ信号を削除し、ＦＭＢＵ信号のみでアドレスおよびフェイルデータの並び替えを行うようにしてもよい。

（５）図１、図３〜図７に示す実施例において、並べ替え回路１２が、バースト長にデータ数が足りない場合は、ダミーアドレスおよびダミーフェイルデータを付加して出力する構成を示したが、並べ替え回路１２以外でダミーアドレスおよびダミーフェイルデータを付加するようにしてもよい。

１１ アドレス発生部
１２ 並べ替え回路

Claims (6)

1. 被試験対象デバイスが有するメモリのメモリセルに対応したアドレスと前記メモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、
   前記アドレスおよび前記フェイルデータが前記バーストアクセスの対象データであることを示すバースト対象信号を生成するアドレス発生部と、
   前記バースト対象信号に基づいて前記アドレスおよび前記フェイルデータを前記バーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路
   を備えたことを特徴とする半導体試験装置。
2. 被試験対象デバイスが有するメモリのメモリセルに対応したアドレスと前記メモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、
   前記アドレスおよび前記フェイルデータが前記バーストアクセスの対象データであることを示すバースト対象信号と前記バーストアクセスの対象データの終わりを示すバースト終了信号を生成するアドレス発生部と、
   前記バースト対象信号および前記バースト終了信号に基づいて前記アドレスおよび前記フェイルデータを前記バーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路
   を備えたことを特徴とする半導体試験装置。
3. 前記並べ替え回路は、
   前記バースト対象信号に基づいて並べ替える前記アドレスおよび前記フェイルデータが前記収集メモリへのバーストアクセスに必要なデータ数に満たない場合に、ダミーのアドレスおよびフェイルデータを前記アドレスおよび前記フェイルデータに付加することを特徴とする
   請求項１または２記載の半導体試験装置。
4. 前記アドレス発生部は、
   前記アドレスおよび前記フェイルデータが複数に分割される場合に、分割された前記アドレスおよび前記フェイルデータそれぞれに対応させて前記バースト対象信号を生成することを特徴とする
   請求項１〜３のいずれかに記載の半導体試験装置。
5. 前記アドレス発生部は、
   前記アドレスおよび前記フェイルデータが複数に分割される場合に、分割された前記アドレスおよび前記フェイルデータそれぞれに対応させて前記バースト終了信号を生成することを特徴とする
   請求項２〜４のいずれかに記載の半導体試験装置。
6. 被試験対象デバイスが有するメモリのメモリセルに対応したアドレスと前記メモリセルの試験結果として得られたフェイルデータを並べ替えてバーストアクセスにより収集メモリに記憶させる半導体試験装置において、
   複数ビットから構成されると共に前記バーストアクセスの対象データの終わりを示すバースト終了信号を生成するアドレス発生部と、
   前記アドレスおよび前記フェイルデータが前記収集メモリへのバーストアクセスに必要なデータ数以上に分割されて入力され、前記バースト終了信号に基づいて前記アドレスおよび前記フェイルデータを前記バーストアクセスに適した連続的なアドレスの順番に並べ替える並べ替え回路
   を備えたことを特徴とする半導体試験装置。

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