JP2005259266A - 試験装置及び試験方法 - Google Patents

Abstract

【課題】試験のスループットを低下させることなく、正確にフェイルデータの数を計数することができる試験装置を提供する。
【解決手段】本発明に係る試験装置は、被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生するパターン発生器と、被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する論理比較器と、アドレス信号が示すアドレスにフェイルデータを格納する複数のアドレスフェイルメモリと、アドレス信号の下位ビットに基づいて複数のアドレスフェイルメモリのうちの一のアドレスフェイルメモリを選択し、一のアドレスフェイルメモリにフェイルデータを格納させるメモリ選択部とを備える。
【選択図】図２

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、被試験メモリを試験する試験装置及び試験方法に関する。

メモリ試験装置は、パターン発生器が発生したアドレス信号及びデータ信号を被試験メモリに印加して書き込みを行う。そして、被試験メモリから読み出した出力信号を、パターン発生器がアドレス信号及びデータ信号に対応して発生した期待値信号と比較し、アドレス信号が示すアドレス毎に、出力信号と期待値信号とが不一致であることを示すフェイルデータを、不良解析メモリ内のアドレスフェイルメモリ（以下、「ＡＦＭ」と呼ぶ。）に格納する。そして、ＡＦＭに格納されたフェイルデータを参照し、フェイルデータの数に基づいて被試験メモリの良否判定を行い、また被試験メモリの不良救済解析を行う（例えば、特許文献１参照。）。

不良解析メモリにおけるフェイルデータの数の計数方法としては、被試験メモリの試験が終了した後にＡＦＭに格納されたフェイルデータを参照し、フェイルデータの数を計数する方法がある。また、他の計数方法としては、ＡＦＭがリードモディファイライト動作によってフェイルデータを書き込む際にＡＦＭから読み出したデータがフェイルデータでないとき、即ちフェイルデータが初めてそのアドレスに書き込まれるときに、試験に並行して計数する方法がある。
特開平１０−５５６９４号公報

しかしながら、被試験メモリの試験が終了した後に計数する方法では、計数を行っている間、次の試験を開始することができず試験に待ち時間を生じさせてしまうので、試験のスループットを低下させることになってしまう。また、試験に並行して計数する方法では、試験の高速化のため、インターリーブ動作によりに複数のＡＦＭにフェイルデータを順次格納する場合において、被試験メモリにおける同一のアドレスについてのフェイルデータが複数のＡＦＭに重複して格納されるので、フェイルデータの数を正確に計数することができない。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験メモリを試験する試験装置であって、被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生するパターン発生器と、被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する論理比較器と、アドレス信号が示すアドレスにフェイルデータを格納する複数のアドレスフェイルメモリと、アドレス信号の下位ビットに基づいて複数のアドレスフェイルメモリのうちの一のアドレスフェイルメモリを選択し、一のアドレスフェイルメモリにフェイルデータを格納させるメモリ選択部とを備える。

複数のアドレスフェイルメモリのそれぞれに格納されたフェイルデータの数をそれぞれ計数する複数のフェイルカウンタをさらに備え、メモリ選択部は、アドレス信号の下位ビットに基づいて複数のフェイルカウンタのうちの一のフェイルカウンタを選択し、一のアドレスフェイルメモリがフェイルデータを格納した場合に一のフェイルカウンタにフェイルデータの数を計数させてもよい。

複数のアドレスフェイルメモリのそれぞれに対応して設けられ、複数のアドレスフェイルメモリのそれぞれがフェイルデータを格納した場合にカウント制御信号をそれぞれ発生する複数のフェイルカウンタ制御部と、複数のフェイルカウンタ制御部が発生したカウント制御信号の数を計数するフェイルカウンタとをさらに備え、メモリ選択部は、アドレス信号の下位ビットに基づいて複数のフェイルカウンタ制御部のうちの一のフェイルカウンタ制御部を選択し、一のアドレスフェイルメモリがフェイルデータを格納した場合に一のフェイルカウンタ制御部にカウント制御信号を発生させてもよい。

パターン発生器は、アドレス信号が含むロウアドレス又はカラムアドレスを順次インクリメントしながら、被試験メモリに供給するアドレス信号及びデータ信号を発生し、メモリ選択部は、ロウアドレス又はカラムアドレスが順次インクリメントされたアドレス信号の下位ビットに基づいて、複数のアドレスフェイルメモリを順次選択してフェイルデータを順次格納させてもよい。

メモリ選択部は、ロウアドレスの下位ｎビットの値とカラムアドレスの下位ｎビットの値との和又は差の下位ｎビットの値に基づいて、複数のアドレスフェイルメモリのうちの一のアドレスフェイルメモリを選択してもよい。

メモリ選択部は、ロウアドレスの下位ビット及びカラムアドレスの下位ビットに対応づけて、複数のアドレスフェイルメモリのいずれを選択すべきかを示す情報を保持する変換メモリを有してもよい。

本発明の第２の形態によると、被試験メモリを試験する試験方法であって、被試験メモリにアドレス信号及びデータ信号を供給する段階と、被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号を、被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号と比較し、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する段階と、アドレス信号の下位ビットに基づいて複数のアドレスフェイルメモリのうちの一のアドレスフェイルメモリを選択する段階と、一のアドレスフェイルメモリのアドレス信号が示すアドレスにフェイルデータを格納する段階とを備える。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本実施形態に係る試験装置によれば、試験のスループットを低下させることなく、正確にフェイルデータの数を計数することができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、論理比較器１０８、不良解析メモリ１１０、及び不良救済解析器１１２を備える。

タイミング発生器１０２は、基準クロックを発生し、パターン発生器１０４に供給する。パターン発生器１０４は、基準クロックに基づいて、被試験メモリ１２０に供給するアドレス信号、データ信号、及び制御信号を発生し、波形整形器１０６に供給する。また、パターン発生器１０４は、当該アドレス信号、当該データ信号、及び当該制御信号に応じて被試験メモリ１２０が出力すべき期待値信号を発生し、論理比較器１０８に供給する。波形整形器１０６は、アドレス信号、データ信号、及び制御信号を被試験メモリ１２０の試験に必要な波形に整形し、被試験メモリ１２０に印加する。なお、パターン発生器１０４は、通常、アドレス信号が含むロウアドレス又はカラムアドレスを順次インクリメントしながら、被試験メモリ１２０に供給するアドレス信号、データ信号、及制御信号を発生する。

論理比較器１０８は、アドレス信号、データ信号、及び制御信号に応じて被試験メモリ１２０が出力した出力信号と、パターン発生器１０４が発生した期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生し、不良解析メモリ１１０に供給する。不良解析メモリ１１０は、アドレス信号が示すアドレスに、フェイルデータを格納する。また、不良解析メモリ１１０は、論理比較器１０８が発生したフェイルデータの数を計数する。不良救済解析器１１２は、被試験メモリ１２０の試験終了後、不良解析メモリ１１０に格納されたフェイルデータを読み出し、被試験メモリ１２０の不良救済解析を行う。また、不良救済解析器１１２は、不良解析メモリ１１０が計数したフェイルデータの数に基づいて、被試験メモリ１２０の良否判定を行う。

本実施形態に係る試験装置１００によれば、試験のスループットを低下させることなく、正確にフェイルデータの数を計数することができる。

図２は、本実施形態に係る不良解析メモリ１１０の構成の一例を示す。不良解析メモリ１１０は、変換メモリ２００、ＡＦＭアドレスフォーマッタ２０２、ＡＦＭ制御部２０４、ＡＦＭ（Ｂａｎｋ１）２０６、ＡＦＭ（Ｂａｎｋ２）２０８、ＡＦＭ（Ｂａｎｋ３）２１０、ＡＦＭ（Ｂａｎｋ４）２１２、フェイルカウンタ２１６、フェイルカウンタ２１８、フェイルカウンタ２２０、フェイルカウンタ２２２、及びフェイル圧縮部２２４を有する。なお、変換メモリ２００は、本発明のメモリ選択部の一例である。

ＡＦＭアドレスフォーマッタ２０２は、パターン発生器１０４が発生したアドレス信号をフォーマットしてＡＦＭ２０６、２０８、２１０、及び２１２、並びにフェイル圧縮部２２４に供給する。変換メモリ２００は、パターン発生器１０４が発生したアドレス信号の下位ビットに基づいて複数のＡＦＭ２０６、２０８、２１０、及び２１２のうちの一のＡＦＭを選択し、選択した一のＡＦＭにイネーブル信号を供給することによりフェイルデータを格納させる。また、変換メモリ２００は、パターン発生器１０４が発生したアドレス信号の下位ビットに基づいて、選択した一のＡＦＭに対応して設けられた、複数のフェイルカウンタ２１６、２１８、２２０、及び２２２のうちの一のフェイルカウンタを選択し、選択した一のＡＦＭがフェイルデータを格納した場合に、選択した一のフェイルカウンタにイネーブル信号を供給することによりフェイルデータの数を計数させる。

フェイル圧縮部２２４は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号に基づいて、所定期間内における同一のアドレスについて試験サイクルを検出し、複数の試験サイクルのそれぞれにおけるフェイルデータのビット毎の論理和演算を行うことで、複数の試験サイクルのそれぞれについてのフェイルデータを１つのフェイルデータに変換してＡＦＭ制御部２０４に供給する。ＡＦＭ制御部２０４は、フェイル圧縮部２２４から供給されたフェイルデータを論理比較器１０８が発生したフェイルデータをＡＦＭ２０６、２０８、２１０、及び２１２、並びにフェイルカウンタ２１６、２１８、２２０、及び２２２に供給する。なお、不良解析メモリ１１０はフェイル圧縮部２２４を有しなくてもよく、ＡＦＭ制御部２０４は、論理比較器１０８が発生したフェイルデータをＡＦＭ２０６、２０８、２１０、及び２１２に供給してもよい。

ＡＦＭ２０６、２０８、２１０、及び２１２は、変換メモリ２００からイネーブル信号が供給された場合に、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスに、ＡＦＭ制御部２０４から供給されたフェイルデータを格納する。フェイルカウンタ２１６、２１８、２２０、及び２２２は、ＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれに対応して設けられ、ＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれに格納されたフェイルデータの数をそれぞれ計数する。具体的には、フェイルカウンタ２１６、２１８、２２０、及び２２２は、ＡＦＭ２０６、２０８、２１０、及び２１２からリードモディファイライト動作によって読み出されたデータがフェイルデータでなく、ＡＦＭ制御部２０４から供給されたデータがフェイルデータであり、変換メモリ２００からイネーブル信号が供給された場合に、フェイルデータの数を計数する。

本実施形態に係る試験装置１００によれば、変換メモリ２００がアドレス信号に基づいてフェイルデータを格納するＡＦＭを選択するので、同一のアドレス信号についてのフェイルデータは常に同一のＡＦＭに格納される。そのため、複数のフェイルカウンタ２１６、２１８、２２０、及び２２２のそれぞれが複数のＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれに格納されるフェイルデータをそれぞれ計数しても、同一のアドレス信号についてのフェイルデータが異なるフェイルカウンタによって重複して計数されることがない。したがって、被試験メモリ１２０の試験に並行してフェイルデータを正確に計数することができる。

図３は、本実施形態に係る変換メモリ２００のデータ構成の一例を示す。図４及び図５は、本実施形態に係るＡＦＭのバンクとアドレス信号との関係の一例を示す。変換メモリ２００は、アドレスデータに対応づけて出力データを格納する。アドレスデータは、パターン発生器１０４が発生するアドレス信号が含むロウアドレス（Ｘアドレス）及びカラムアドレス（Ｙアドレス）のそれぞれの下位ｎビットの値の組み合わせである。出力データは、パターン発生器１０４が発生するアドレス信号に基づいて複数のＡＦＭのいずれを選択すべきかを示す情報としての、複数のＡＦＭのそれぞれに供給する１ビットのイネーブル信号の組み合わせである。

本例において、変換メモリ２００は、ロウアドレスの最下位２ビット（Ｘ１、Ｘ０）の値とカラムアドレスの最下位２ビット（Ｙ１、Ｙ０）の値に対応づけて、ＡＦＭ（Ｂａｎｋ１）２０６、ＡＦＭ（Ｂａｎｋ２）２０８、ＡＦＭ（Ｂａｎｋ３）２１０、及びＡＦＭ（Ｂａｎｋ４）２１２のそれぞれに供給するイネーブル信号を格納する。

変換メモリ２００は、図４に示すように、パターン発生器１０４によってロウアドレス又はカラムアドレスが順次インクリメントされた場合に、アドレス信号の下位ビットに基づいて、複数のＡＦＭ２０６、２０８、２１０、及び２１２を順次選択してフェイルデータを順次格納させるべく、所定のアドレスデータに対応づけて所定の出力データを保持する、即ち、変換メモリ２００は、ロウアドレスの下位ｎビットの値とカラムアドレスの下位ｎビットの値との和又は差の下位ｎビットの値に基づいて、複数のＡＦＭ２０６、２０８、２１０、及び２１２のうちの一のＡＦＭを選択すべく、ロウアドレスの下位ビット及びカラムアドレスの下位ビットに対応づけて出力データを保持する。よって、ＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれに対して、４回の試験サイクルにおいて各１回のアクセスなされる。

本例において、変換メモリ２００は、ロウアドレスの下位２ビットの値とカラムアドレスの下位２ビットの値との和の下位２ビットの値が「０」の場合にＡＦＭ（Ｂａｎｋ１）２０６及びフェイルカウンタ２１６にイネーブル信号を供給し、「１」の場合にＡＦＭ（Ｂａｎｋ２）２０８及びフェイルカウンタ２１８にイネーブル信号を供給し、「２」の場合にＡＦＭ（Ｂａｎｋ３）２１０及びフェイルカウンタ２２０にイネーブル信号を供給し、「３」の場合にＡＦＭ（Ｂａｎｋ４）２１２及びフェイルカウンタ２２２にイネーブル信号を供給する。

以上のように、変換メモリ２００がロウアドレスの下位ビットの値及びカラムアドレスの下位ビットの値に応じてＡＦＭ（バンク）を選択することによって、ロウアドレス又はカラムアドレスが順次インクリメントされて試験が行われる場合には、順次異なるＡＦＭ（バンク）にフェイルデータが格納される。したがって、インターリーブ動作による試験の高速化を図ることができ、試験のスループットを向上させることができる。また、変換メモリ２００がロウアドレスの下位ビットの値及びカラムアドレスの下位ビットの値に応じてＡＦＭ及びフェイルカウンタを選択することによって、同一のアドレス信号についてのフェイルデータは、常に同一のフェイルカウンタによって計数されるので、フェイルデータの数を正確に計数できる。

また、試験装置１００がメモリセル間干渉試験、即ちアドレス信号が示す注目セルにデータを書き込んだ後に注目セルの周囲のセルからデータを読み出して試験を行う場合には、図５（ａ）に示すように、連続して同一のＡＦＭ（バンク）にフェイルデータを供給する必要が生じる。そこで、ＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれがＦＩＦＯメモリを有し、ＦＩＦＯメモリによってフェイルデータを一次的にバッファする。そうすると、図５（ｂ）に示すように、次の注目セルに関しての試験サイクルにおいては、前回の注目セルに関しての試験サイクルと異なるＡＦＭ（バンク）にフェイルデータを供給することになるので、２回の注目セルに関しての試験サイクルにおいてそれぞれのＡＦＭ（バンク）によるフェイルデータの格納動作は、平均４回に１回となる。したがって、メモリセル間干渉試験を行う場合であっても、インターリーブ動作による試験の高速化を妨げることにならない。

図６は、本実施形態に係る変換メモリ２００の構成の変形例を示す。不良解析メモリ１１０は、図２に示した変換メモリ２００に代えて、変換メモリ６００及びデコーダ６０２を有してもよい。変換メモリ６００は、ロウアドレスの最下位ｎビットの値とカラムアドレスの最下位ｎビットの値に対応づけて、ＡＦＭ（Ｂａｎｋ１）２０６、ＡＦＭ（Ｂａｎｋ２）２０８、ＡＦＭ（Ｂａｎｋ３）２１０、及びＡＦＭ（Ｂａｎｋ４）２１２のバンク数を示す値を保持し、パターン発生器１０４が発生したアドレス信号に基づいてバンク数を示す値をデコーダ６０２に供給する。デコーダ６０２は、変換メモリ６００から供給されたバンク数を示す値をデコードし、ＡＦＭ（Ｂａｎｋ１）２０６、ＡＦＭ（Ｂａｎｋ２）２０８、ＡＦＭ（Ｂａｎｋ３）２１０、及びＡＦＭ（Ｂａｎｋ４）２１２のいずれかにイネーブル信号を供給する。

以上のような変形例によれば、変換メモリ６００のデータビット数を、ＡＦＭを４バンクで構成する場合には２ビット、ＡＦＭを８バンクで構成する場合には３ビット、ＡＦＭを１６バンクで構成する場合には４ビットとすることができるので、変換メモリ２００のデータビット数に比べ半分以下にすることができ、メモリ容量を削減することができる。また、他の変形例において、不良解析メモリ１１０は、変換メモリ２００に代えて、図３に示したアドレスデータの入力に対して、図３に示した出力データを出力するように設計された回路を有してもよい。

図７は、本実施形態に係る不良解析メモリ１１０の構成の変形例を示す。不良解析メモリ１１０は、図２に示したフェイルカウンタ２１６、フェイルカウンタ２１８、フェイルカウンタ２２０、及びフェイルカウンタ２２２に代えて、フェイルカウンタ制御部７０６、フェイルカウンタ制御部７０８、フェイルカウンタ制御部７１０、フェイルカウンタ制御部７１２、論理和回路７０２、及びフェイルカウンタ７０４を有してもよい。なお、図７に示した不良解析メモリ１１０の動作は、以下に説明する部分を除き、図２から図６に示した不良解析メモリ１１０の動作と同一である。

変換メモリ２００は、パターン発生器１０４が発生したアドレス信号の下位ビットに基づいて、選択した一のＡＦＭに対応して設けられた、複数のフェイルカウンタ制御部７０６、７０８、７１０、及び７１２のうちの一のフェイルカウンタ制御部を選択し、選択した一のＡＦＭがフェイルデータを格納した場合に、選択した一のフェイルカウンタ制御部にイネーブル信号を供給することによりカウント制御信号を発生させる。

フェイルカウンタ制御部７０６、７０８、７１０、及び７１２のそれぞれは、ＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれに対応して設けられ、ＡＦＭ２０６、２０８、２１０、及び２１２のそれぞれがフェイルデータを格納した場合にカウント制御信号をそれぞれ発生する。具体的には、フェイルカウンタ制御部７０６、７０８、７１０、及び７１２は、ＡＦＭ２０６、２０８、２１０、及び２１２からリードモディファイライト動作によって読み出されたデータがフェイルデータでなく、ＡＦＭ制御部２０４から供給されたデータがフェイルデータであり、変換メモリ２００からイネーブル信号が供給された場合に、カウント制御信号を発生する。

論理和回路７０２は、フェイルカウンタ制御部７０６、７０８、７１０、及び７１２のそれぞれが発生したカウント制御信号の論理和演算を行い、演算結果をフェイルカウンタ７０４に供給する。フェイルカウンタ７０４は、論理和回路７０２から供給された演算結果に基づいて、フェイルカウンタ制御部７０６、７０８、７１０、及び７１２が発生したカウント制御信号の数を計数する。

以上のような変形例によれば、ＡＦＭのバンク数が多くなった場合であっても、ＡＦＭ毎にフェイルカウンタを設けることなく、被試験メモリ１２０の試験に並行してフェイルデータを正確に計数することができる。

また、本実施形態に係る試験装置１００には、次のような技術的効果がある。まず、従来技術においては、インターリーブ動作により複数のＡＦＭにフェイルデータを格納する場合、複数のＡＦＭがそれぞれ被試験メモリ１２０と同等のメモリ容量をもつ必要があったが、本実施形態に係る試験装置１００によれば、同一のアドレス信号についてのフェイルデータは常に同一のＡＦＭに格納されるので、１つのＡＦＭのメモリ容量は、被試験メモリ１２０のメモリ容量をＡＦＭの数で割った大きさで足りる。即ち、複数のＡＦＭのメモリ容量の合計が被試験メモリ１２０のメモリ容量と同等であればよい。また、変換メモリ２００のデータビット数によってＡＦＭの最大バンク数が決定されるので、変換メモリ２００のデータビット数を大きくすることによって、変換メモリ２００のデータ構成を変更するだけで、簡単に任意のＡＦＭのバンク数に対応することができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成の一例を示す図である。 不良解析メモリ１１０の構成の一例を示す図である。 変換メモリ２００のデータ構成の一例を示す図である。 ＡＦＭのバンクとアドレス信号との関係の一例を示す図である。 ＡＦＭのバンクとアドレス信号との関係の一例を示す図である。 変換メモリ２００の構成の変形例を示す図である。 不良解析メモリ１１０の構成の変形例を示す図である。

符号の説明

１００ 試験装置
１０２ タイミング発生器
１０４ パターン発生器
１０６ 波形整形器
１０８ 論理比較器
１１０ 不良解析メモリ
１１２ 不良救済解析器
１２０ 被試験メモリ
２００ 変換メモリ
２０２ ＡＦＭアドレスフォーマッタ
２０４ ＡＦＭ制御部
２０６ ＡＦＭ
２０８ ＡＦＭ
２１０ ＡＦＭ
２１２ ＡＦＭ
２１６ フェイルカウンタ
２１８ フェイルカウンタ
２２０ フェイルカウンタ
２２２ フェイルカウンタ
２２４ フェイル圧縮部
６００ 変換メモリ
６０２ デコーダ
７０２ 論理和回路
７０４ フェイルカウンタ
７０６ フェイルカウンタ制御部
７０８ フェイルカウンタ制御部
７１０ フェイルカウンタ制御部
７１２ フェイルカウンタ制御部

Claims (7)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリに供給するアドレス信号及びデータ信号、並びに前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号を発生するパターン発生器と、
   前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号と前記期待値信号とを比較して、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する論理比較器と、
   前記アドレス信号が示すアドレスに前記フェイルデータを格納する複数のアドレスフェイルメモリと、
   前記アドレス信号の下位ビットに基づいて前記複数のアドレスフェイルメモリのうちの一の前記アドレスフェイルメモリを選択し、前記一のアドレスフェイルメモリに前記フェイルデータを格納させるメモリ選択部と
   を備える試験装置。
2. 前記複数のアドレスフェイルメモリのそれぞれに格納された前記フェイルデータの数をそれぞれ計数する複数のフェイルカウンタをさらに備え、
   前記メモリ選択部は、前記アドレス信号の下位ビットに基づいて前記複数のフェイルカウンタのうちの一の前記フェイルカウンタを選択し、前記一のアドレスフェイルメモリが前記フェイルデータを格納した場合に前記一のフェイルカウンタに前記フェイルデータの数を計数させる
   請求項１に記載の試験装置。
3. 前記複数のアドレスフェイルメモリのそれぞれに対応して設けられ、前記複数のアドレスフェイルメモリのそれぞれが前記フェイルデータを格納した場合にカウント制御信号をそれぞれ発生する複数のフェイルカウンタ制御部と、
   前記複数のフェイルカウンタ制御部が発生した前記カウント制御信号の数を計数するフェイルカウンタと
   をさらに備え、
   前記メモリ選択部は、前記アドレス信号の下位ビットに基づいて前記複数のフェイルカウンタ制御部のうちの一の前記フェイルカウンタ制御部を選択し、前記一のアドレスフェイルメモリが前記フェイルデータを格納した場合に前記一のフェイルカウンタ制御部に前記カウント制御信号を発生させる
   請求項１に記載の試験装置。
4. 前記パターン発生器は、前記アドレス信号が含むロウアドレス又はカラムアドレスを順次インクリメントしながら、前記被試験メモリに供給する前記アドレス信号及び前記データ信号を発生し、
   前記メモリ選択部は、前記ロウアドレス又は前記カラムアドレスが順次インクリメントされた前記アドレス信号の下位ビットに基づいて、前記複数のアドレスフェイルメモリを順次選択して前記フェイルデータを順次格納させる
   請求項１に記載の試験装置。
5. 前記メモリ選択部は、前記ロウアドレスの下位ｎビットの値と前記カラムアドレスの下位ｎビットの値との和又は差の下位ｎビットの値に基づいて、前記複数のアドレスフェイルメモリのうちの前記一のアドレスフェイルメモリを選択する
   請求項４に記載の試験装置。
6. 前記メモリ選択部は、前記ロウアドレスの下位ビット及び前記カラムアドレスの下位ビットに対応づけて、前記複数のアドレスフェイルメモリのいずれを選択すべきかを示す情報を保持する変換メモリを有する
   請求項４に記載の試験装置。
7. 被試験メモリを試験する試験方法であって、
   前記被試験メモリにアドレス信号及びデータ信号を供給する段階と、
   前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号を、前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号と比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する段階と、
   前記アドレス信号の下位ビットに基づいて複数のアドレスフェイルメモリのうちの一のアドレスフェイルメモリを選択する段階と、
   前記一のアドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを格納する段階と
   を備える試験方法。

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