KR20060020689A

KR20060020689A - 시험 장치

Info

Publication number: KR20060020689A
Application number: KR1020057024321A
Authority: KR
Inventors: 마사키 후지와라
Original assignee: 주식회사 아도반테스토
Priority date: 2003-06-19
Filing date: 2004-06-11
Publication date: 2006-03-06
Also published as: US20060095823A1; US7299395B2; DE112004001124T5; JP4644124B2; KR101113437B1; JPWO2004113941A1; WO2004113941A1

Abstract

시험 패턴을 생성하는 패턴 생성부와, 기대값 패턴을 생성하는 기대값 생성부와, 전자 디바이스가 출력 데이터의 비트를 반전하여 출력하는 사이클에 대응하는, 출력 데이터의 기대값 패턴의 사이클의 비트를 반전시킨, 출력 신호의 기대값 패턴을 생성하는 반전 사이클 생성부와, H 페일 데이터를 출력 신호의 기대값 패턴의 비트마다 출력하는 H 레벨 판정부와, L 페일 데이터를 출력 신호의 기대값 패턴의 비트마다 출력하는 L 레벨 판정부와, 페일 메모리와, 반전 사이클 발생부가, 기대값 패턴의 비트를 반전시킨 경우에, H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하고, 페일 메모리에 격납하는 선택부를 포함하는 시험 장치를 제공한다.

시험 패턴, 페일 메모리, 페일 데이터, 반전, 비반전, H 레벨, L 레벨, 비트 수

Description

시험 장치{TEST EQUIPMENT}

본 발명은, 전자 디바이스의 양부를 판정하는 시험 장치에 관한 것이다. 특히, 본 발명은, 출력해야 할 출력 데이터의 비트를 사이클마다 반전 또는 비반전 시킨 출력 신호를 출력하는 전자 디바이스를 시험하는 시험 장치에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 있어서는, 다음의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키며, 본 출원의 기재의 일부로 한다.

일본특허출원 2003-175436 출원일 2003년 6월 19일

종래, 예를 들면, 전자 데이터를 기억하는 DRAM, SRMA 등의 전자 디바이스를 시험하는 경우, 미리 정해진 전자 데이터를 기억시킨 전자 디바이스가 출력하는 출력 신호와, 당해 전자 데이터와 동일한 기대값 패턴을 비교함으로써, 당해 전자 디바이스의 시험을 행하고 있다.

또한 최근, 전자 디바이스의 다(多) 비트화가 현저하다. 이 때문에, 출력할 신호의 논리값이 동시에 반전하는 전자 디바이스의 출력 핀 수가 증가하고, 출력 신호에 노이즈가 생긴다. 이러한 노이즈를 저감하기 위해, 출력 신호의 사이클마다 출력 데이터를 반전시켜서 출력하는 전자 디바이스가 있다. 즉, 앞 사이클에 대해 출력 데이터가 반전하는 출력 핀 수가 많은 경우에, 각각의 출력 핀의 출력 데이터를 반전시켜 출력함으로써, 앞 사이클에 대해 출력 데이터가 반전하는 출력 핀 수를 저감시킨다. 이 경우 전자 디바이스는, 당해 사이클의 출력 신호를 반전시켰다는 취지를 나타내는 반전 사이클 신호를 더 출력한다.

[발명이 해결하고자 하는 과제]

그러나, 상기한 바와 같이, 전자 디바이스가 출력 신호의 데이터를 반전시켜 출력한 경우, 당해 출력 신호와 비교해야 할 기대값 패턴도 반전시킬 필요가 있다. 그러나, 종래의 시험 장치는, 전자 디바이스가 출력 신호를 반전시켰는가를 인식할 수 없다. 이 때문에 시험을 행하는 경우에는, 시험을 행하는 사용자가 전자 디바이스의 출력 신호가 반전하는가 아닌가를, 미리 전자 디바이스에 부여하는 전자 데이터에 응하여 판단하고, 판단 결과에 응한 기대값 패턴을 작성할 필요가 있었다. 이 때문에, 전자 디바이스의 시험을 높은 효율로 행하는 것이 곤란했다.

또한, 전자 디바이스의 시험 결과로서, H 레벨의 기대값에 대한 H 페일 데이터와, L 레벨의 기대값에 대한 L 페일 데이터를 페일 메모리에 격납하는 경우에 있어서, 전자 디바이스의 출력 신호, 및 기대값 패턴이 반전한 경우, 시험 장치는, 본래의 H 페일 데이터 및 L 페일 데이터로서 격납해야 할 페일 데이터를, 각각 L 페일 데이터, H 페일 데이터로서 격납해 버린다. 이 때문에, 전자 디바이스의 상세한 해석을 행하는 것이 곤란했다.

여기서 본 발명은, 상기의 과제를 해결할 수 있는 패턴 발생기, 및 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.

[과제를 해결하기 위한 수단]

상기 과제를 해결하기 위해, 본 발명의 제1 형태에 있어서는, 출력해야 할 출력 데이터의 비트를 사이클마다 반전 또는 비반전시킨 출력 신호를 출력하는 전자 디바이스를 시험하는 시험 장치이며, 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 발생부와, 시험 패턴에 기초해서, 전자 디바이스가 출력해야 할 출력 데이터의 기대값 패턴을 생성하는 기대값 생성부를 포함하는 시험 장치를 제공한다.

또한 시험 장치는, 전자 디바이스가 출력 데이터의 비트를 반전하여 출력하는 사이클에 대응하는, 출력 데이터의 기대값 패턴의 사이클의 비트를 반전시킨, 출력 신호의 기대값 패턴을 생성하는 반전 사이클 발생부와, 출력 신호의 기대값 패턴이 H 레벨을 나타내는 비트에 대응하는 출력 신호의 비트가, H 레벨인가 아닌가를 나타내는 H 페일 데이터를 출력 신호의 기대값 패턴의 비트마다 출력하는 H 레벨 판정부와, 출력 신호의 기대값 패턴이 L 레벨을 나타내는 비트에 대응하는 출력 신호의 비트가, L 레벨인가 아닌가를 나타내는 L 페일 데이터를 출력 신호의 기대값 패턴의 비트마다 출력하는 L 레벨 판정부와, 출력 신호가 H 레벨을 나타내는 경우의 페일 데이터로서 H 페일 데이터를 격납하고, 출력 데이터가 L 레벨을 나타내는 경우의 페일 데이터로서 L 페일 데이터를 격납하는 페일 메모리와, 반전 사이클 발생부가, 기대값 패턴의 비트를 반전시킨 경우에, H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하여, 페일 메모리에 격납하는 선택부를 더 포함해도 좋다.

반전 사이클 발생부는, 시험 패턴에 기초해서, 기대값 패턴에 있어서의 어느 사이클의 비트를 반전시킬까를 결정해도 좋다. 또한, 전자 디바이스는, 부여되는 데이터를 반전시켜 기입하는 반전 영역을 갖는 메모리이고, 시험 장치는, 패턴 발생부가 생성한 시험 패턴의 비트 중, 반전 영역에 기입되어야 할 비트를 미리 반전시키고, 전자 디바이스 및 기대값 생성부에 공급시키는 영역 반전부를 포함해도 좋다.

선택부는, 반전 사이클 발생부가 기대값 패턴에 있어서 반전시킨 비트이고, 영역 반전부가 시험 패턴에 있어서 반전시키지 않은 비트, 또는 반전 사이클 발생부가 기대값 패턴에 있어서 반전시키지 않은 비트이고, 영역 반전부가 시험 패턴에 있어서 반전시킨 비트에 대응하는 H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하여, 페일 메모리에 격납해도 좋다.

영역 반전부는, 반전시켜야 할 시험 패턴의 비트에 응하여 H 레벨을 나타내는 영역 반전 신호를 생성하고, 패턴 생성부는, 영역 반전 신호와 시험 패턴과의 배타적 논리합을, 전자 디바이스 및 기대값 생성부에 공급하고, 반전 사이클 생성부는, 비트를 반전시켜야 할 시험 패턴의 사이클에 응하여 H 레벨을 나타내는 반전 사이클 신호를 출력하고, 기대값 생성부는, 영역 반전부가 전자 디바이스에 공급한 시험 패턴과, 반전 사이클 신호와의 배타적 논리합을, 기대값 패턴으로서 H 레벨 판정부 및 L 레벨 판정부에 공급하고, 시험 장치는, 영역 반전 신호와, 반전 사이클 신호와의 배타적 논리합에 기초해서, 선택부를 제어하는 제어 신호를 출력하는 선택 제어부를 더 포함하고, 선택부는, 제어 신호가 H 레벨을 나타내는 경우에, H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하여, 페일 메모리에 격납시켜도 좋다.

본 발명의 제2의 형태에 있어서는, 출력해야 할 출력 데이터의 비트를 사이클마다 반전 또는 비반전시킨 출력 신호를 출력하는 전자 디바이스를 시험하는 시험 장치이며, 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 생성부와, 시험 패턴에 기초해서, 전자 디바이스가 출력해야 할 기대값 패턴을 생성하는 기대값 생성부와, 시험 패턴에 응하여 전자 디바이스가 출력하는 출력 신호와, 기대값 패턴을 비교하고, 전자 디바이스의 양부를 판정하는 논리 비교기와, 시험 패턴의 각각의 사이클에 있어서 각각의 비트의 논리값이, 당해 사이클의 앞 사이클에 있어서의 기대값 패턴의 각각의 비트의 논리값에 대해 변화하는 비트 수를 산출하고, 산출한 비트 수가 미리 정해진 비트 수 이상인가 아닌가를 판정하는 비교기와, 비교기가, 비트 수가 미리 정해진 비트 수 이상이라고 판정한 경우, 기대값 발생부에, 당해 사이클의 시험 패턴을 반전시킨 패턴을, 시험 패턴의 당해 사이클에 대한 기대값 패턴으로서 출력시키고, 비교기가, 비트 수가 미리 정해진 비트 수보다 작다고 판정한 경우, 기대값 발생부에, 당해 사이클의 시험 패턴을, 시험 패턴의 당해 사이클에 대한 기대값 패턴으로서 출력시키는 반전 사이클 발생부를 포함하는 시험 장치를 제공한다.

전자 디바이스는, 출력 신호의 사이클마다, 출력 신호의 비트를 반전시켰는가 아닌가를 나타내는 반전 사이클 신호를 더 출력하고, 비교기는, 산출한 비트 수가 미리 정해진 비트 수 이상인가 아닌가를 나타내는 반전 사이클 기대값을 출력하고, 논리 비교기는, 반전 사이클 기대값과, 반전 사이클 신호와의 비교 결과에 더 기초해서, 전자 디바이스의 양부를 판정해도 좋다.

비교기는, 당해 사이클에 대응하여 출력해야 할 반전 사이클 기대값이, 당해 사이클의 앞 사이클의 반전 사이클 기대값에 대하여 변화하는가 아닌가에 더 기초해서, 변화하는 비트 수를 산출해도 좋다. 미리 정해진 비트 수는, 시험 패턴의 1 사이클에 있어서의 비트 수의 절반에 1을 가산한 값이고, 당해 사이클에 있어서 변화하는 비트 수가, 시험 패턴의 1 사이클에 있어서의 비트 수의 절반과 동일한 경우, 비교기는, 당해 사이클의 앞 사이클에 대응하는 반전 사이클 기대값과 동일한 반전 사이클 기대값을 출력해도 좋다.

당해 사이클의 앞 사이클에 있어서의 시험 패턴을 보유하는 앞 사이클 데이터 보유부와, 앞 사이클에 대응하는 반전 사이클 기대값을 보유하는 앞 사이클 반전 기대값 보유부와, 앞 사이클 데이터 보유부가 보유한 앞 사이클에 있어서의 시험 패턴과, 앞 사이클 반전 기대값 보유부가 보유한 앞 사이클에 대응하는 반전 사이클 기대값에 기초해서, 앞 사이클에 있어서의 기대값 패턴을 생성하는 앞 사이클 기대값 패턴 생성부를 더 포함하고, 비교기는, 앞 사이클의 기대값 패턴과, 당해 사이클의 시험 패턴에 기초해서, 변화하는 비트 수를 산출해도 좋다.

또한 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이들의 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.

[발명의 효과]

본 발명에 의하면, 출력 신호를 사이클마다 반전 또는 비반전하여 출력하는 전자 디바이스의 시험을 높은 효율 및 높은 정밀도로 행할 수 있다.

도 1은 본 발명의 실시 형태에 관한 시험 장치 100의 구성의 개략을 도시하는 도면이다.

도 2는 전자 디바이스 110의 동작의 일 예를 설명하는 도면이다. 도 2A는, 복수의 입력/출력 핀을 구비한 전자 디바이스 100을 도시하고, 도 2B는, 전자 디바이스 110의 출력 핀으로부터 출력되는 출력 신호의 일 예를 도시한다.

도 3은 시험 장치 100의 구성의 일 예의 상세를 도시하는 도면이다.

도 4는 반전 사이클 발생부 24의 구성의 일 예를 도시하는 도면이다.

도 5는 반전 사이클 발생부 24의 동작의 일 예를 설명하는 도면이다.

도 6은 시험 장치 100의 구성의 다른 예를 도시하는 도면이다.

[부호의 설명]

10…패턴 생성부, 12…제어 신호 발생부, 14…어드레스 발생부, 16…데이터 발생부, 18…배타적 논리합 회로, 20…패턴 발생부, 22…영역 반전부, 24…반전 사이클 발생부, 26…기대값 생성부, 28…선택 제어부, 30…비교기, 32…H 레벨 비교 기, 34…L 레벨 비교기, 36…H 레벨 판정부, 38…L 레벨 판정부, 40…논리 비교기, 42…논리합 회로, 44…선택부, 50…페일 메모리, 52…앞 사이클 데이터 보유부, 54…앞 사이클 반전 기대값 보유부, 56…앞 사이클 기대값 패턴 생성부, 58…비교기, 100…시험 장치, 110…전자 디바이스

이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 특허 청구 범위에 관한 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단으로 필수적인 것으로 한정되지 않는다.

도 1은, 본 발명의 실시 형태에 관한, 시험 장치 100의 구성의 개요를 도시하는 도면이다. 시험 장치 100은, 전자 디바이스 110의 시험을 행한다. 여기서, 전자 디바이스 110은, 예를 들면 DRAM, SRAM 등의 반도체 메모리이다.

시험 장치 100은, 패턴 생성부 10, 비교기 30, 논리 비교기 40, 및 페일(fail) 메모리 50을 포함한다. 패턴 생성부 10은, 전자 디바이스 110의 시험을 행하기 위해, 전자 디바이스 110에 공급하는 시험 패턴을 생성한다. 또한, 패턴 생성부 10은, 전자 디바이스 110에 전자 데이터를 기입하는 모드와, 전자 디바이스 110이 기억한 전자 데이터를 독출하는 모드를 선택하는 신호를 전자 디바이스 110에 공급한다. 전자 디바이스 110에 전자 데이터를 기입하는 경우, 패턴 생성부 10은, 전자 디바이스 110의 어드레스를 지정하는 신호와, 지정된 어드레스에 기입해 야 할 데이터를 생성하고, 전자 디바이스 110에 공급한다. 또한, 전자 디바이스 110으로부터 전자 데이터를 독출하는 경우, 패턴 생성부 10은, 전자 디바이스 110의 어드레스를 지정하는 신호를 전자 디바이스 110에 공급한다.

비교기 30은, 전자 디바이스 110으로부터 독출된 데이터를 출력 신호로서 수취하고, 당해 출력 신호의 각각의 데이터의 레벨이, 미리 정해진 레벨보다 큰가 아닌가에 기초해서, 당해 출력 신호를 H 논리 또는 L 논리를 나타내는 디지털 신호로 변환한다.

논리 비교기 40은, 출력 신호와, 패턴 생성부 10이 생성하는 기대값 패턴을 비교하고, 전자 디바이스 110의 양부를 판정한다. 예를 들면, 패턴 생성부 10은, 전자 디바이스 110에 부여한 시험 패턴과 동일한 패턴을 갖는 기대값 패턴을 생성한다.

페일 메모리 50은, 출력 신호와 기대값 패턴과의 비교 결과를, 전자 디바이스 110의 어드레스마다 격납한다. 당해 페일 메모리 50이 격납한 비교 결과를 해석함으로써, 전자 디바이스 110의 어느 어드레스에 에러가 생기는가를 판정할 수 있다.

도 2는, 전자 디바이스 110의 동작의 일 예를 설명하는 도면이다. 도 2A에 도시하는 바와 같이, 전자 디바이스 100은 복수의 입력/출력 핀을 구비한다. 복수의 출력 핀은, 출력 신호의 사이클마다 각각 동기하여 데이터를 출력한다.

도 2B는, 전자 디바이스 110의 출력 핀으로부터 출력되는 출력 신호의 일 예를 도시한다. 본 예에 있어서, 전자 디바이스 110은, 출력 신호의 1 사이클마다, 8 비트의 데이터를 출력한다.

도 2B에 도시된 바와 같이, 미리 정해진 시험 패턴이 입력 핀으로부터 입력되면, 전자 디바이스 110은 지정된 어드레스에 당해 시험 패턴에 응한 데이터를 격납한다. 그리고, 전자 디바이스 110은, 당해 시험 패턴에 대응하는 메모리 내부 출력(출력 데이터)을 내부에서 생성한다. 이때, 전자 디바이스 110의 각각의 출력 핀은, 메모리 내부 출력(출력 데이터)을 출력해야 하지만, 내부 출력 데이터의 각각의 사이클에 있어서, 앞 사이클에 대해, 내부 출력 데이터가 반전하는 출력 핀 수가 미리 정해진 핀 수보다 많은 경우에, 각각의 출력 핀의 내부 출력 데이터를 반전시킨 출력 신호를 출력한다.

예를 들면, 도 2B에 있어서의 메모리 내부 출력의 제1 사이클, 및 제2 사이클에 응하여 전자 디바이스 110이 출력 데이터를 그대로 출력한 경우, 전체의 출력 핀에 있어서 메모리 내부 출력이 반전되어 버린다. 이러한 경우, 전자 디바이스 110은, 노이즈를 저감하기 위해, 제2 사이클의 메모리 내부 출력을 반전시킨 출력 신호, 및 메모리 내부 출력의 비트를 반전시켰는가 아닌가를 나타내는 반전 사이클 신호를 출력한다. 본 예에 있어서의 패턴 생성부 10은, 메모리 내부 출력을 반전시킨 당해 출력 신호의 사이클에 대응하는 기대값 패턴의 사이클의 데이터를 반전시키고, 논리 비교기 40에 공급한다.

또한, 전자 디바이스 110은, 부여되는 데이터를 반전시켜 기입하는 반전 영역을 가져도 좋다. 즉, 전자 디바이스 110은, 부여되는 데이터를 반전시켜 기입하고, 기입한 데이터를 반전시켜 출력하는 메모리여도 좋다. 예를 들면, 전자 디바 이스 110은, 데이터를 기입하는 경우에, 부여된 데이터를 반전시켜 기입해야 할 어드레스가 미리 정해져 있는 메모리여도 좋다.

도 3은, 시험 장치 100의 구성의 일 예의 상세를 도시하는 도면이다. 도 3에 있어서 도 1과 동일한 부호를 붙인 구성요소는, 도 1과 관련하여 설명한 구성요소와 동일 또는 유사한 기능 및 구성을 갖는다.

패턴 생성부 10은, 제어 신호 발생부 12, 어드레스 발생부 14, 패턴 발생부 20, 영역 반전부(ARIRAM) 22, 반전 사이클 발생부 24, 기대값 생성부 26, 및 선택 제어부 28을 포함한다. 제어 신호 발생부 12는, 전자 디바이스 110을 제어하는 신호를 생성하고, 전자 디바이스 110에 공급한다. 예를 들면, 제어 신호 발생부 12는, 전자 디바이스 110을 기입 모드로 할지, 독출 모드로 할지를 제어하는 신호를 전자 디바이스 110에 공급한다.

어드레스 발생부 14는, 전자 디바이스 110에 데이터를 기입해야 할 어드레스, 또는 전자 디바이스 110으로부터 데이터를 독출해야 할 어드레스를 생성하고, 전자 디바이스 110에 공급한다.

패턴 발생부 20은, 전자 디바이스 110에 공급해야 할 시험 패턴을 생성한다. 패턴 발생부 20은, 데이터 발생부 16 및 배타적 논리합 회로 18을 갖는다. 데이터 발생부 16은, 전자 디바이스 110의 내부 셀을 충전하는가 아닌가를 나타내는 시험 데이터를 생성하고, 배타적 논리합 회로 18은, 데이터 발생부 16이 생성한 시험 데이터와, 영역 반전부 22가 출력하는 영역 반전 신호와의 배타적 논리합을, 시험 패턴으로서 출력한다.

영역 반전부 22는, 어드레스 발생부 14로부터, 전자 디바이스 110에 데이터를 기입해야 할 어드레스를 수취하고, 당해 어드레스에 기초해서 데이터 발생부 16이 생성한 시험 데이터의 각각의 비트를 반전시킬지 아닐지를 제어한다. 본 예에 있어서, 전자 디바이스 110은, 부여되는 데이터를 반전시켜 기입하는 반전 영역을 갖는 메모리이고, 영역 반전부 22는, 패턴 발생부 20이 생성한 시험 패턴의 비트 중, 전자 디바이스 110의 반전 영역에 기입되어야 할 비트를 미리 반전시킨 시험 패턴을, 전자 디바이스 110 및 기대값 생성부 26에 공급한다.

예를 들면, 전자 디바이스 110의 내부 셀의 전체를 충전 상태로 하는 시험을 행하는 경우, 데이터 발생부 16은, 시험 데이터로서 1111…1을 생성한다. 이때, 영역 반전부 22는, 당해 시험 데이터의 각각의 비트가 기입되는, 전자 디바이스 110의 어드레스에 기초해서, 시험 데이터의 각각의 비트를 반전시킬지 아닐지를 제어한다. 즉, 영역 반전부 22는, 데이터가 기입되는 어드레스에, 전자 디바이스 110이 데이터를 반전시켜 기입하는 경우, 당해 어드레스에 대응하는 시험 데이터의 비트를 반전시킨 시험 데이터를, 패턴 발생부 20에 생성시킨다. 이러한 제어에 의해, 전자 디바이스 110의 전체의 내부 셀이 충전 상태로 하는 시험 등을 높은 효율로 행할 수 있다. 본 예에 있어서, 영역 반전부 22는, 시험 데이터에 있어서 반전시켜야 할 비트의 타이밍에 응하여 H 논리를 나타내는 영역 반전 신호를 출력한다.

기대값 생성부 26은, 패턴 발생부 20이 생성하는 시험 패턴에 기초해서, 전자 디바이스 110이 출력해야 할 출력 데이터의 기대값 패턴을 생성한다. 기대값 생성부 26은, 전자 디바이스 110이, 도 2와 관련하여 설명한 것과 같이, 출력 신호 의 사이클마다 데이터를 반전시켜 출력하는가 아닌가, 및 부여되는 시험 패턴을 반전시켜 기입하는가 아닌가에 기초해서, 패턴 발생부 20이 생성하는 시험 패턴의 비트를 반전 또는 비반전시킨 기대값 패턴을 생성한다.

반전 사이클 발생부 24는, 도 2에 있어서 설명한 바와 같이, 전자 디바이스 110이 출력 데이터의 비트를 반전시켜 출력하는 사이클에 대응하는, 기대값 패턴의 사이클의 비트를 반전한 기대값 패턴을 생성하도록, 기대값 생성부 26에 반전 사이클 기대값을 공급한다. 반전 사이클 발생부 24는, 시험 패턴에 기초해서, 기대값 패턴에 있어서 어떤 사이클의 비트를 반전시킬까를 결정한다. 도 4에 있어서 후술하는 바와 같이, 반전 사이클 발생부 24는, 패턴 발생부 20이 생성한 시험 패턴에 기초해서, 기대값 패턴에 있어서 반전시켜야 할 사이클에 대응한 타이밍에서 H 논리를 나타내는 반전 사이클 기대값을 생성한다.

그리고, 기대값 생성부 26은, 시험 패턴과 반전 사이클 기대값과의 배타적 논리합을 기대값 패턴으로서 논리 비교기 40에 공급한다. 이러한 동작에 의해, 기대값 생성부 26은, 올바른 기대값 패턴을 높은 효율로 생성할 수 있다. 또한, 선택 제어부 28은, 영역 반전 신호와, 반전 사이클 신호의 배타적 논리합을, 후술하는 선택부 44a 및 44b를 제어하는 제어 신호로서 출력한다.

또한, 비교기 30은, 전자 디바이스 110이 출력하는 출력 신호를 수취하고, 출력 신호를 디지털 신호로 변환한다. 비교기 30은, H 레벨 비교기 32, 및 L 레벨 비교기 34를 갖는다. H 레벨 비교기 32는, 미리 정해진 H 레벨 전압치(VOH)와, 출력 신호의 전압치를 비교하고, 출력 신호의 전압치가 VOH보다 큰 경우에 1을 출력 하고, 출력 신호의 전압치가 VOH보다 작은 경우에 0을 출력한다. 또한, L 레벨 비교기 34는, 미리 정해진 L 레벨 전압치(VOL)와, 출력 신호의 전압치를 비교하고, 출력 신호의 전압치가 VOL보다 작은 경우에 1을 출력하고, 출력 신호의 전압치가 VOL보다 큰 경우에 0을 출력한다.

논리 비교기 40은, 디지털 신호로 변환된 출력 신호와 기대값 패턴을 비교하고, 비교 결과에 기초해서 페일 데이터를 출력한다. 논리 비교기 40은, H 레벨 판정부 36, L 레벨 판정부 38, 선택부 44a 및 44b, 및 논리합 회로 42를 포함한다.

H 레벨 판정부 36은, 출력 신호의 기대값 패턴이 H 레벨을 나타내는 비트에 대응하는, 출력 신호의 비트가 H 레벨인가 아닌가를 나타내는 H 페일 데이터를 출력 신호의 기대값 패턴의 비트마다 출력한다. H 레벨 판정부 36은, 예를 들면 논리곱(AND) 회로이고, H 레벨 비교기 32가 디지털 신호로 변환한 출력 신호의 반전 신호와, 기대값 패턴과의 논리곱을 출력한다.

L 레벨 판정부 38은, 출력 신호의 기대값 패턴이 L 레벨을 나타내는 비트에 대응하는, 출력 신호의 비트가 L 레벨인가 아닌가를 나타내는 L 페일 데이터를 출력 신호의 기대값 패턴의 비트마다 출력한다. L 레벨 판정부 28은, 예를 들면 논리곱 회로이고, L 레벨 비교기 34가 디지털 신호로 변환된 출력 신호와, 기대값 패턴과의 논리곱을 출력한다.

선택부 44a 및 44b는, H 페일 데이터 및 L 페일 데이터를 수취하고, 선택 제어부 28이 출력하는 제어 신호에 기초해서, H 페일 데이터 및 L 페일 데이터의 어느 하나를 선택하여 출력한다. 본 예에 있어서는, 제어 신호가 L 논리를 나타내는 경우, 선택부 44a는 H 페일 데이터를 출력하고, 선택부 44b는 L 페일 데이터를 출력한다. 또한, 제어 신호가 H 논리를 나타내는 경우, 선택부 44b는 L 페일 데이터를 출력하고, 선택부 44b는 H 페일 데이터를 출력한다.

페일 메모리 50은, 선택부 44a가 출력한 페일 데이터를, 출력 데이터가 H 레벨을 나타내는 경우의 H 페일 데이터로서 격납하고, 선택부 44b가 출력한 페일 데이터를, 출력 데이터가 L 레벨을 나타내는 경우의 L 페일 데이터로서 격납한다.

즉, 선택부 44a 및 44b는, 반전 사이클 발생부 24가 기대값 패턴에 있어서 반전시킨 비트이며, 영역 반전부 22가 시험 패턴(및 기대값 패턴)에 있어서 반전시키지 않은 비트, 또는 반전 사이클 발생부 24가 기대값 패턴에 있어서 반전시키지 않은 비트이며, 영역 반전부 22가 시험 패턴에 있어서 반전시킨 비트에 대응하는 H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하고, 페일 메모리 50에 격납한다. 즉, 선택부 44a 및 44b는, 반전 사이클 발생부 24 또는 영역 반전부 22의 어느 하나만에 의해, 기대값 패턴이 반전된 경우에, H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하고, 반전 사이클 발생부 24 또는 영역 반전부 22가 함께 기대값 패턴을 반전시킨 경우, 및 함께 기대값 패턴을 반전시키지 않은 경우에, H 페일 데이터의 논리값과 L 페일 데이터의 논리값을 교체하지 않고 페일 메모리 50에 격납한다.

이러한 제어에 의해, 페일 메모리 50에 H 페일 데이터 및 L 페일 데이터를 올바르게 격납할 수 있다. 예를 들면, 출력 신호 및 기대값 패턴이 반전하여 출력된 경우, H 레벨 판정부 36은, 전자 디바이스 110의 내부 데이터로서는 L 레벨의 데이터, 즉 방전의 상태를 판정하고 있다. 이와 같은 경우, 페일 메모리 50은, H 레벨 판정부 36의 판정 결과를 L 페일 데이터로서 격납해야 하지만, 종래의 시험 장치에서는, 이러한 제어를 행하지 않기 때문에, L 페일 데이터로서 격납해야 할 페일 데이터를 H 페일 데이터로서 격납하거나, H 페일 데이터로서 격납해야 할 페일 데이터를 L 페일 데이터로서 격납해 버리는 경우가 있었다. 이 때문에, 전자 디바이스 110의 해석을 정확하게 행하는 것이 곤란했다.

본 예에 있어서의 시험 장치 100에 의하면, 페일 메모리 50에 H 페일 데이터 및 L 페일 데이터를 올바르게 격납할 수 있기 때문에, 전자 디바이스 110의 해석을 정확하게 행할 수 있다. 또한, 논리합 회로 42는, 선택부 44a가 출력하는 페일 데이터와, 선택부 44b가 출력하는 페일 데이터의 논리합을 출력한다. 즉, 논리합 회로 42는, L 페일 데이터 및 H 페일 데이터의 적어도 어느 하나에 페일이 발생한 경우에, 페일을 나타내는 페일 데이터 FT를 페일 메모리 50에 격납한다. 페일 데이터 FT를 이용함으로써, 전자 디바이스 110의 간단하고 용이한 해석을 효율적으로 행할 수 있다.

도 4는, 반전 사이클 발생부 24의 구성의 일 예를 나타내는 도면이다. 반전 사이클 발생부 24는, 앞 사이클 데이터 보유부 52, 앞 사이클 반전 기대값 보유부 54, 앞 사이클 기대값 패턴 생성부 56, 및 비교기 58을 포함한다. 반전 사이클 발생부 24의 동작에 관하여, 도 5를 이용하여 설명한다.

도 5는, 반전 사이클 발생부 24의 동작의 일 예를 설명하는 도면이다. 반전 사이클 발생부 24에는, 패턴 발생부 20으로부터 시험 패턴이 공급되고, 앞 사이클 데이터 보유부 52는, 도 5에 도시하는 바와 같이 시험 패턴을 한 사이클 지연시킨 신호를, 앞 사이클의 시험 패턴으로서 출력한다.

또한, 앞 사이클 반전 기대값 보유부 54는, 반전 사이클 발생부 24가 생성한 반전 사이클 기대값을 수취하고, 당해 반전 사이클 기대값을 한 사이클 지연시킨 신호를, 앞 사이클 반전 사이클 기대값으로서 출력한다.

또한, 앞 사이클 기대값 패턴 생성부 56은, 앞 사이클 데이터 보유부 52가 생성한 앞 사이클의 시험 패턴과, 앞 사이클의 반전 사이클 기대값과의 배타적 논리합을, 앞 사이클의 기대값 패턴으로서 출력한다.

비교기 58은, 패턴 발생부 20으로부터 수취한 시험 패턴의 각각의 사이클에 있어서의 각각의 비트의 논리값이, 당해 사이클의 앞 사이클에 있어서의 기대값 패턴의 각각의 비트의 논리값에 대해 변화하는 비트 수를 산출하고, 산출한 비트 수가 미리 정해진 비트 수 이상인가 아닌가를 판정한다. 또한, 비교기 58은, 당해 변화하는 비트 수가, 미리 정해진 비트 수 이상이라고 판단한 경우에, H 논리를 나타내는 반전 사이클 기대값을, 기대값 생성부 26, 및 선택 제어부 28에 공급한다.

본 예에 있어서, 비교기 58은, 전자 디바이스 110이, 각각의 출력 사이클을 사이클마다 반전시켜 출력하는가 아닌가를 판정하는 조건과 동일한 조건으로, 산출한 비트 수가 미리 정해진 비트 수 이상인가 아닌가를 판정한다.

예를 들면, 전자 디바이스 110이, 한 사이클에서 8 비트의 데이터를 출력하고, 5 비트 이상의 데이터가 반전하는 경우에, 당해 사이클 전체의 데이터를 반전시켜 출력하는 경우, 비교기 58은, 당해 변화하는 비트 수가 5 이상인가 아닌가를 판정한다. 전자 디바이스 110에 있어서의 판정 조건은, 전자 디바이스 110의 사양에 의해 미리 정해져 있기 때문에, 당해 조건은 용이하게 비교기 58에 부여할 수 있다.

그리고, 반전 사이클 발생부 24는, 비교기 58이, 논리합을 나타내는 반전 사이클 기대값을 출력한 경우, 즉 당해 변화하는 비트 수가 미리 정해진 비트 수 이상이라고 판정한 경우에, 기대값 생성부 26에, 당해 사이클의 시험 패턴을 반전한 패턴을, 시험 패턴의 당해 사이클에 대한 기대값 패턴으로서 출력시킨다. 또한 반전 사이클 발생부 24는, 비교기 58이, L 논리를 나타내는 반전 사이클 기대값을 출력한 경우, 즉 당해 변화하는 비트 수가 미리 정해진 비트 수보다 작다고 판정한 경우에, 기대값 생성부 26에 당해 사이클의 시험 패턴을, 시험 패턴의 당해 사이클에 대한 기대값 패턴으로서 출력시킨다. 이러한 동작에 의해, 전자 디바이스 110이 사이클마다 출력 데이터를 반전 또는 비반전하여 출력하는 경우에도, 올바른 기대값 패턴을 용이하게 생성할 수 있다.

또한, 전자 디바이스 110이, 반전 사이클 신호가 반전하는가 아닌가에 더 기초해서, 출력 데이터를 반전하여 출력하는가 아닌가를 판정하는 경우, 비교기 58은, 당해 사이클에 대해 출력해야 할 반전 사이클의 기대값이, 당해 사이클의 앞 사이클의 반전 사이클 기대값에 대해 변화하는가 아닌가에 더 기초해서, 변화하는 비트 수를 산출한다. 즉, 비교기 58은, 당해 사이클에 대응하여 출력해야 할 반전 사이클 기대값이, 당해 사이클의 앞 사이클의 반전 사이클 기대값에 대해 변화하는가 아닌가에 더 기초해서, 당해 사이클의 기대값 패턴을 반전시킬지 아닐지를 선택 한다.

예를 들면, 비교기 58에 있어서의 당해 미리 정해진 비트 수는, 시험 패턴의 한 사이클에 있어서의 비트 수의 절반에 1을 가산한 값이고, 당해 사이클에 있어서 변화하는 비트 수가, 시험 패턴의 한 사이클에 있어서의 비트 수의 절반과 동일한 경우, 비교기 58은, 당해 사이클의 앞 사이클에 대응하는 반전 사이클 기대값과 동일한 반전 사이클 기대값을 출력한다.

또한, 전자 디바이스 110이, 복수 비트의 반전 사이클 신호를 출력하는 경우, 반전 사이클 발생부 24는, 당해 복수 비트의 반전 사이클 신호에 대응하는, 복수의 비트의 반전 사이클 기대값을 출력하는 것이 바람직하다. 예를 들면, 전자 디바이스 110이, 출력 신호의 8 비트마다 1 비트의 반전 사이클 신호를 출력하는 디바이스이고, 출력 신호가 72 비트이고, 9 비트의 반전 사이클 신호를 출력하는 경우, 반전 사이클 발생부 24는, 9 비트의 반전 사이클 기대값을 출력하는 것이 바람직하다. 이 경우, 당해 사이클에 있어서 변화하는 비트 수가, 시험 패턴의 1 사이클에 있어서의 비트 수의 절반과 동일한 경우, 비교기 58은, 당해 사이클의 앞 사이클에 대응하는 복수 비트의 반전 사이클 기대값과 동일한, 복수 비트의 반전 사이클 기대값을 출력한다.

본 예에 있어서의 시험 장치 100에 의하면, 전자 디바이스 110이 출력 신호를 사이클마다 반전 또는 비반전하여 출력하는 경우에도, 올바른 기대값 패턴을 높은 효율로 생성할 수 있다.

또한, 논리 비교기 40은, 전자 디바이스 110이 출력하는 반전 사이클 신호 와, 반전 사이클 기대값을 더 비교하고, 비교 결과를 페일 메모리 50에 격납해도 좋다. 이 경우, 비교기 58은, 반전 사이클 기대값을 논리 비교기 40에 공급하는 것이 바람직하다.

도 6은, 시험 장치 100의 구성의 다른 예를 도시하는 도면이다. 본 예에 있어서의 시험 장치 100은, 전자 디바이스 110이 출력하는 반전 사이클 신호에 더 기초해서, 전자 디바이스 110의 양부를 판정한다. 도 6에 있어서, 도 1과 동일한 부호를 붙인 구성요소는, 도 1로부터 5에 있어서 설명한 구성요소와 동일 또는 유사한 기능 및 구성을 갖는다.

본 예에 있어서, 상술한 바와 같이, 패턴 생성부 10의 비교기 58은, 반전 사이클 기대값을 논리 비교기 40에 공급하고, 논리 비교기 40은, 전자 디바이스 110이 출력하는 반전 사이클 신호와, 반전 사이클 기대값을 더 비교하고, 비교 결과를 페일 메모리 50에 격납한다. 본 예에 있어서의 시험 장치 100에 의하면, 전자 디바이스 110의 시험을 보다 정확하게 행할 수 있다.

이상, 실시 형태를 이용하여 본 발명을 설명하였으나, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가할 수 있다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 특허청구범위의 기재로부터 명백하다.

상기 설명으로부터 명확한 바와 같이, 본 발명에 의하면, 출력 신호를 사이클마다 반전 또는 비반전시켜 출력하는 전자 디바이스의 시험을 효율적으로 그리고 정밀하게 행할 수 있다.

Claims

출력해야 할 출력 데이터의 비트를 사이클마다 반전 또는 비반전시킨 출력 신호를 출력하는 전자 디바이스를 시험하는 시험 장치이며,

상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 발생부와,

상기 시험 패턴에 기초해서, 상기 전자 디바이스가 출력해야 할 상기 출력 데이터의 기대값 패턴을 생성하는 기대값 생성부와,

상기 전자 디바이스가 상기 출력 데이터의 비트를 반전하여 출력하는 사이클에 대응하는, 상기 출력 데이터의 기대값 패턴의 사이클의 비트를 반전시킨, 상기 출력 신호의 기대값 패턴을 생성하는 반전 사이클 발생부

를 포함하는 시험 장치.
제1항에 있어서,

상기 출력 신호의 기대값 패턴이 H 레벨을 나타내는 비트에 대응하는 상기 출력 신호의 비트가, H 레벨인가 아닌가를 나타내는 H 페일 데이터를 상기 출력 신호의 기대값 패턴의 비트마다 출력하는 H 레벨 판정부와,

상기 출력 신호의 기대값 패턴이 L 레벨을 나타내는 비트에 대응하는 상기 출력 신호의 비트가, L 레벨인가 아닌가를 나타내는 L 페일 데이터를 상기 출력 신호의 기대값 패턴의 비트마다 출력하는 L 레벨 판정부와,

상기 출력 신호가 H 레벨을 나타내는 경우의 페일 데이터로서 상기 H 페일 데이터를 격납하고, 상기 출력 데이터가 L 레벨을 나타내는 경우의 페일 데이터로서 상기 L 페일 데이터를 격납하는 페일 메모리와,

상기 반전 사이클 발생부가, 상기 기대값 패턴의 비트를 반전시킨 경우에, 상기 H 페일 데이터의 논리값과 상기 L 페일 데이터의 논리값을 교체하여, 상기 페일 메모리에 격납하는 선택부

를 더 포함하는 시험 장치.
제2항에 있어서,

상기 반전 사이클 발생부는, 상기 시험 패턴에 기초해서, 상기 기대값 패턴에 있어서의 어느 사이클의 비트를 반전시킬까를 결정하는 시험 장치.
제2항에 있어서,

상기 전자 디바이스는, 부여되는 데이터를 반전시켜 기입하는 반전 영역을 갖는 메모리이고,

상기 시험 장치는,

상기 패턴 발생부가 생성한 상기 시험 패턴의 비트 중, 상기 반전 영역에 기입되어야 할 비트를 미리 반전시키고, 상기 전자 디바이스 및 상기 기대값 생성부 에 공급시키는 영역 반전부를 포함하는 시험 장치.
제4항에 있어서,

상기 선택부는,

상기 반전 사이클 발생부가 상기 기대값 패턴에 있어서 반전시킨 비트이고, 상기 영역 반전부가 상기 시험 패턴에 있어서 반전시키지 않은 비트,

또는 상기 반전 사이클 발생부가 상기 기대값 패턴에 있어서 반전시키지 않은 비트이고, 상기 영역 반전부가 상기 시험 패턴에 있어서 반전시킨 비트에 대응하는 상기 H 페일 데이터의 논리값과 상기 L 페일 데이터의 논리값을 교체하여, 상기 페일 메모리에 격납하는 시험 장치.
제5항에 있어서,

상기 영역 반전부는, 반전시켜야 할 상기 시험 패턴의 비트에 응하여 H 레벨을 나타내는 영역 반전 신호를 생성하고,

상기 패턴 생성부는, 상기 영역 반전 신호와 상기 시험 패턴과의 배타적 논리합을, 상기 전자 디바이스 및 상기 기대값 생성부에 공급하고,

상기 반전 사이클 생성부는, 비트를 반전시켜야 할 상기 시험 패턴의 사이클에 응하여 H 레벨을 나타내는 반전 사이클 신호를 출력하고,

상기 기대값 생성부는, 상기 영역 반전부가 상기 전자 디바이스에 공급한 상기 시험 패턴과, 상기 반전 사이클 신호와의 배타적 논리합을, 상기 기대값 패턴으로서 상기 H 레벨 판정부 및 상기 L 레벨 판정부에 공급하고,

상기 시험 장치는, 상기 영역 반전 신호와, 상기 반전 사이클 신호와의 배타적 논리합에 기초해서, 상기 선택부를 제어하는 제어 신호를 출력하는 선택 제어부를 더 포함하고,

상기 선택부는, 상기 제어 신호가 H 레벨을 나타내는 경우에, 상기 H 페일 데이터의 논리값과 상기 L 페일 데이터의 논리값을 교체하여, 상기 페일 메모리에 격납시키는 시험 장치.
출력해야 할 출력 데이터의 비트를 사이클마다 반전 또는 비반전시킨 출력 신호를 출력하는 전자 디바이스를 시험하는 시험 장치이며,

상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 생성부와,

상기 시험 패턴에 기초해서, 상기 전자 디바이스가 출력해야 할 기대값 패턴을 생성하는 기대값 생성부와,

상기 시험 패턴에 응하여 상기 전자 디바이스가 출력하는 출력 신호와, 상기 기대값 패턴을 비교하고, 상기 전자 디바이스의 양부를 판정하는 논리 비교기와,

상기 시험 패턴의 각각의 사이클에 있어서 각각의 비트의 논리값이, 당해 사이클의 앞 사이클에 있어서의 상기 기대값 패턴의 각각의 비트의 논리값에 대해 변 화하는 비트 수를 산출하고, 산출한 상기 비트 수가 미리 정해진 비트 수 이상인가 아닌가를 판정하는 비교기와,

상기 비교기가, 상기 비트 수가 미리 정해진 비트 수 이상이라고 판정한 경우, 상기 기대값 발생부에, 당해 사이클의 시험 패턴을 반전시킨 패턴을, 상기 시험 패턴의 당해 사이클에 대한 상기 기대값 패턴으로서 출력시키고, 상기 비교기가, 상기 비트 수가 미리 정해진 비트 수보다 작다고 판정한 경우, 상기 기대값 발생부에, 당해 사이클의 시험 패턴을, 상기 시험 패턴의 당해 사이클에 대한 상기 기대값 패턴으로서 출력시키는 반전 사이클 발생부

를 포함하는 시험 장치.
제7항에 있어서,

상기 전자 디바이스는, 상기 출력 신호의 사이클마다, 상기 출력 신호의 비트를 반전시켰는가 아닌가를 나타내는 반전 사이클 신호를 더 출력하고,

상기 비교기는, 산출한 상기 비트 수가 미리 정해진 비트 수 이상인가 아닌가를 나타내는 반전 사이클 기대값을 출력하고,

상기 논리 비교기는, 상기 반전 사이클 기대값과, 상기 반전 사이클 신호와의 비교 결과에 더 기초해서, 상기 전자 디바이스의 양부를 판정하는 시험 장치.
제8항에 있어서,

상기 비교기는, 당해 사이클에 대응하여 출력해야 할 상기 반전 사이클 기대값이, 당해 사이클의 앞 사이클의 상기 반전 사이클 기대값에 대하여 변화하는가 아닌가에 더 기초해서, 상기 변화하는 비트 수를 산출하는 시험 장치.
제8항에 있어서,

상기 미리 정해진 비트 수는, 상기 시험 패턴의 1 사이클에 있어서의 비트 수의 절반에 1을 가산한 값이고,

당해 사이클에 있어서 상기 변화하는 비트 수가, 상기 시험 패턴의 1 사이클에 있어서의 비트 수의 절반과 동일한 경우, 상기 비교기는, 당해 사이클의 앞 사이클에 대응하는 상기 반전 사이클 기대값과 동일한 상기 반전 사이클 기대값을 출력하는 시험 장치.
제7항에 있어서,

당해 사이클의 앞 사이클에 있어서의 상기 시험 패턴을 보유하는 앞 사이클 데이터 보유부와,

앞 사이클에 대응하는 상기 반전 사이클 기대값을 보유하는 앞 사이클 반전 기대값 보유부와,

상기 앞 사이클 데이터 보유부가 보유한 앞 사이클에 있어서의 상기 시험 패턴과, 상기 앞 사이클 반전 기대값 보유부가 보유한 앞 사이클에 대응하는 상기 반전 사이클 기대값에 기초해서, 앞 사이클에 있어서의 상기 기대값 패턴을 생성하는 앞 사이클 기대값 패턴 생성부

를 더 포함하고,

상기 비교기는, 앞 사이클의 상기 기대값 패턴과, 당해 사이클의 시험 패턴에 기초해서, 상기 변화하는 비트 수를 산출하는 시험 장치.