JP4644124B2 - 試験装置 - Google Patents

Description

本発明は、電子デバイスの良否を判定する試験装置に関する。特に、本発明は、出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を出力する電子デバイスを試験する試験装置に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−１７５４３６ 出願日 平成１５年６月１９日

従来、例えば電子データを記憶するＤＲＡＭ、ＳＲＡＭ等の電子デバイスを試験する場合、予め定められた電子データを記憶させた電子デバイスが出力する出力信号と、当該電子データと同一の期待値パターンとを比較することにより、当該電子デバイスの試験を行っている。

また近年、電子デバイスの多ビット化が著しい。このため、出力する信号の論理値が同時に反転する電子デバイスの出力ピン数が増加してしまい、出力信号にノイズが生じてしまう。このようなノイズを低減するために、出力信号のサイクル毎に、出力データを反転させて出力する電子デバイスがある。つまり、前サイクルに対して、出力データが反転する出力ピン数が多い場合に、それぞれの出力ピンの出力データを反転させて出力することにより、前サイクルに対して出力データが反転する出力ピン数を低減させている。この場合電子デバイスは、当該サイクルの出力信号を反転させた旨を示す反転サイクル信号を更に出力する。

しかし、前述したように電子デバイスが出力信号のデータを反転させて出力した場合、当該出力信号と比較するべき期待値パターンも反転させる必要がある。しかし、従来の試験装置は、電子デバイスが出力信号を反転させたか否かを認識することができない。このため試験を行う場合には、試験を行う使用者が、電子デバイスの出力信号が反転するか否かを、予め電子デバイスに与える電子データに応じて判断し、判断結果に応じた期待値パターンを作成する必要があった。このため、電子デバイスの試験を効率よく行うことが困難であった。

また、電子デバイスの試験結果として、Ｈレベルの期待値に対するＨフェイルデータと、Ｌレベルの期待値に対するＬフェイルデータをフェイルメモリに格納する場合において、電子デバイスの出力信号、及び期待値パターンが反転している場合、試験装置は、本来Ｈフェイルデータ及びＬフェイルデータとして格納するべきフェイルデータを、それぞれＬフェイルデータ、Ｈフェイルデータとして格納してしまう。このため、電子デバイスの詳細な解析を行うことが困難であった。

そこで本発明は、上記の課題を解決することのできるパターン発生器、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を出力する電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生部と、試験パターンに基づいて、電子デバイスが出力するべき出力データの期待値パターンを生成する期待値生成部とを備える試験装置を提供する。

また試験装置は、電子デバイスが出力データのビットを反転して出力するサイクルに対応する、出力データの期待値パターンのサイクルのビットを反転させた、出力信号の期待値パターンを生成する反転サイクル発生部と、出力信号の期待値パターンがＨレベルを示すビットに対応する出力信号のビットが、Ｈレベルであるか否かを示すＨフェイルデータを出力信号の期待値パターンのビット毎に出力するＨレベル判定部と、出力信号の期待値パターンがＬレベルを示すビットに対応する出力信号のビットが、Ｌレベルであるか否かを示すＬフェイルデータを出力信号の期待値パターンのビット毎に出力するＬレベル判定部と、出力データがＨレベルを示す場合のフェイルデータとしてＨフェイルデータを格納し、出力データがＬレベルを示す場合のフェイルデータとしてＬフェイルデータを格納するフェイルメモリと、反転サイクル発生部が、期待値パターンのビットを反転させた場合に、Ｈフェイルデータの論理値とＬフェイルデータの論理値とを入れ替えて、フェイルメモリに格納する選択部とを更に備えてよい。

反転サイクル発生部は、試験パターンに基づいて、期待値パターンにおけるいずれのサイクルのビットを反転させるかを決定してよい。また、電子デバイスは、与えられるデータを反転して書き込む反転領域を有するメモリであって、試験装置は、パターン生成部が生成した試験パターンのビットのうち、反転領域に書き込まれるべきビットを予め反転させ、電子デバイス及び期待値生成部に供給させる領域反転部を有してよい。

選択部は、反転サイクル発生部が期待値パターンにおいて反転させたビットであって、領域反転部が試験パターンにおいて反転させていないビット、又は反転サイクル発生部が期待値パターンにおいて反転させていないビットであって、領域反転部が試験パターンにおいて反転させたビットに対応するＨフェイルデータの論理値とＬフェイルデータの論理値とを入れ替えて、フェイルメモリに格納してよい。

領域反転部は、反転させるべき前記試験パターンのビットに応じてＨレベルを示す領域反転信号を生成し、パターン生成部は、領域反転信号と試験パターンとの排他的論理和を、電子デバイス及び期待値生成部に供給し、反転サイクル発生部は、ビットを反転させるべき試験パターンのサイクルに応じてＨレベルを示す反転サイクル信号を出力し、期待値生成部は、領域反転部が電子デバイスに供給した試験パターンと、反転サイクル信号との排他的論理和を、期待値パターンとしてＨレベル判定部及びＬレベル判定部に供給し、試験装置は、領域反転信号と、反転サイクル信号との排他的論理和に基づいて、選択部を制御する制御信号を出力する選択制御部を更に備え、選択部は、制御信号がＨレベルを示す場合に、Ｈフェイルデータの論理値とＬフェイルデータの論理値とを入れ替えて、フェイルメモリに格納させてよい。

本発明の第２の形態においては、出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を出力する電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン生成部と、試験パターンに基づいて、電子デバイスが出力するべき期待値パターンを生成する期待値生成部と、試験パターンに応じて電子デバイスが出力する出力信号と、期待値パターンとを比較し、電子デバイスの良否を判定する論理比較器と、試験パターンのそれぞれのサイクルにおけるそれぞれのビットの論理値が、当該サイクルの前サイクルにおける期待値パターンのそれぞれのビットの論理値に対して変化しているビット数を算出し、算出したビット数が予め定められたビット数以上であるか否かを判定する比較器と、比較器が、ビット数が予め定められたビット数以上であると判定した場合に、期待値生成部に、当該サイクルの試験パターンを反転したパターンを、試験パターンの当該サイクルに対する期待値パターンとして出力させ、比較器が、ビット数が予め定められたビット数より小さいと判定した場合に、期待値生成部に、当該サイクルの試験パターンを、試験パターンの当該サイクルに対する期待値パターンとして出力させる反転サイクル発生部とを備える試験装置を提供する。

電子デバイスは、出力信号のサイクル毎に、出力信号のビットを反転させたか否かを示す反転サイクル信号を更に出力し、比較器は、算出したビット数が予め定められたビット数以上であるか否かを示す反転サイクル期待値を出力し、論理比較器は、反転サイクル期待値と、反転サイクル信号との比較結果に更に基づいて、電子デバイスの良否を判定してよい。

比較器は、当該サイクルに対応して出力するべき反転サイクル期待値が、当該サイクルの前サイクルの反転サイクル期待値に対して変化しているか否かに更に基づいて、変化しているビット数を算出してよい。予め定められたビット数は、試験パターンの１サイクルにおけるビット数の半分に１を加算した値であって、当該サイクルにおいて変化しているビット数が、試験パターンの１サイクルにおけるビット数の半分と同一である場合、比較器は、当該サイクルの前サイクルに対応する反転サイクル期待値と同一の反転サイクル期待値を出力してよい。

当該サイクルの前サイクルにおける試験パターンを保持する前サイクルデータ保持部と、前サイクルに対応する反転サイクル期待値を保持する前サイクル反転期待値保持部と、前サイクルデータ保持部が保持した前サイクルにおける試験パターンと、前サイクル反転期待値保持部が保持した前サイクルに対応する反転サイクル期待値とに基づいて、前サイクルにおける期待値パターンを生成する前サイクル期待値パターン生成部とを更に備え、比較器は、前サイクルの期待値パターンと、当該サイクルの試験パターンとに基づいて、変化しているビット数を算出してよい。

尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。

本発明によれば、出力信号をサイクル毎に反転又は非反転して出力する電子デバイスの試験を効率よく且つ精度よく行うことができる。

［図１］本発明の実施形態に係る試験装置１００の構成の概略を示す図である。
［図２］電子デバイス１１０の動作の一例を説明する図である。図２（ａ）は、複数の入力／出力ピンを備える電子デバイス１１０を示し、図２（ｂ）は、電子デバイス１１０の出力ピンから出力される出力信号の一例を示す。
［図３］試験装置１００の構成の一例の詳細を示す図である。
［図４］反転サイクル発生部２４の構成の一例を示す図である。
［図５］反転サイクル発生部２４の動作の一例を説明する図である。
［図６］試験装置１００の構成の他の例を示す図である。

符号の説明

１０・・・パターン生成部、１２・・・制御信号発生部、１４・・・アドレス発生部、１６・・・データ発生部、１８・・・排他的論理和回路、２０・・・パターン発生部、２２・・・領域反転部、２４・・・反転サイクル発生部、２６・・・期待値生成部、２８・・・選択制御部、３０・・・コンパレータ、３２・・・Ｈレベル比較器、３４・・・Ｌレベル比較器、３６・・・Ｈレベル判定部、３８・・・Ｌレベル判定部、４０・・・論理比較器、４２・・・論理和回路、４４・・・選択部、５０・・・フェイルメモリ、５２・・・前サイクルデータ保持部、５４・・・前サイクル反転期待値保持部、５６・・・前サイクル期待値パターン生成部、５８・・・比較器、１００・・・試験装置、１１０・・・電子デバイス

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る、試験装置１００の構成の概略を示す図である。試験装置１００は、電子デバイス１１０の試験を行う。ここで、電子デバイス１１０は、例えばＤＲＡＭ、ＳＲＡＭ等の半導体メモリである。

試験装置１００は、パターン生成部１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０を備える。パターン生成部１０は、電子デバイス１１０の試験を行うために、電子デバイス１１０に供給する試験パターンを生成する。また、パターン生成部１０は、電子デバイス１１０に電子データを書き込むモードと、電子デバイス１１０が記憶した電子データを読み出すモードとを選択する信号を電子デバイス１１０に供給する。電子デバイス１１０に電子データを書き込む場合、パターン生成部１０は、電子デバイス１１０のアドレスを指定する信号と、指定されたアドレスに書き込むべきデータとを生成し、電子デバイス１１０に供給する。また、電子デバイス１１０から電子データを読み出す場合、パターン生成部１０は、電子デバイス１１０のアドレスを指定する信号を電子デバイス１１０に供給する。

コンパレータ３０は、電子デバイス１１０から読み出されたデータを出力信号として受け取り、当該出力信号のそれぞれのデータのレベルが、予め定められたレベルより大きいか否かに基づいて、当該出力信号を、Ｈ論理又はＬ論理を示すディジタル信号に変換する。

論理比較器４０は、出力信号と、パターン生成部１０が生成する期待値パターンとを比較し、電子デバイス１１０の良否を判定する。例えば、パターン生成部１０は、電子デバイス１１０に与えた試験パターンと同一のパターンを有する期待値パターンを生成する。

フェイルメモリ５０は、出力信号と期待値パターンとの比較結果を、電子デバイス１１０のアドレス毎に格納する。当該フェイルメモリ５０が格納した比較結果を解析することにより、電子デバイス１１０のいずれのアドレスにエラーが生じるかを判定することができる。

図２は、電子デバイス１１０の動作の一例を説明する図である。図２（ａ）に示すように、電子デバイス１１０は、複数の入力／出力ピンを備える。複数の出力ピンは、出力信号のサイクル毎に、それぞれ同期してデータを出力する。

図２（ｂ）は、電子デバイス１１０の出力ピンから出力される出力信号の一例を示す。本例において、電子デバイス１１０は、出力信号の１サイクル毎に、８ビットのデータを出力する。

図２（ｂ）に示すように、予め定められた試験パターンが入力ピンから入力されると、電子デバイス１１０は指定されたアドレスに当該試験パターンに応じたデータを格納する。そして、電子デバイス１１０は、当該試験パターンに対応するメモリ内部出力（出力データ）を内部で生成する。このとき、電子デバイス１１０のそれぞれの出力ピンは、メモリ内部出力（出力データ）を出力するべきであるが、内部出力データのそれぞれのサイクルにおいて、前サイクルに対して、内部出力データが反転する出力ピン数が予め定められたピン数より多い場合に、それぞれの出力ピンの内部出力データを反転させた出力信号を出力する。

例えば、図２（ｂ）におけるメモリ内部出力の第１サイクル、及び第２サイクルに応じて電子デバイス１１０が出力データをそのまま出力した場合、全ての出力ピンにおいてメモリ内部出力が反転してしまう。このような場合、電子デバイス１１０は、ノイズを低減するために、第２サイクルのメモリ内部出力を反転させた出力信号、及びメモリ内部出力のビットを反転させたか否かを示す反転サイクル信号を出力する。本例におけるパターン生成部１０は、メモリ内部出力を反転させた当該出力信号のサイクルに対応する期待値パターンのサイクルのデータを反転させて、論理比較器４０に供給する。

また、電子デバイス１１０は、与えられるデータを反転して書き込む反転領域を有していてもよい。つまり、電子デバイス１１０は、与えられるデータを反転して書き込み、書き込んだデータを反転して出力するメモリであってもよい。例えば、電子デバイス１１０は、データを書き込む場合に、与えられたデータを反転して書き込むべきアドレスが予め定められているメモリであってよい。

図３は、試験装置１００の構成の一例の詳細を示す図である。図３において図１と同一の符号を付した構成要素は、図１に関連して説明した構成要素と同一又は同様の機能及び構成を有する。

パターン生成部１０は、制御信号発生部１２、アドレス発生部１４、パターン発生部２０、領域反転部（ＡＲＩＲＡＭ）２２、反転サイクル発生部２４、期待値生成部２６、及び選択制御部２８を有する。制御信号発生部１２は、電子デバイス１１０を制御する信号を生成し、電子デバイス１１０に供給する。例えば、制御信号発生部１２は、電子デバイス１１０を書き込みモードにするか、読み出しモードにするかを制御する信号を電子デバイス１１０に供給する。

アドレス発生部１４は、電子デバイス１１０にデータを書き込むべきアドレス、又は電子デバイス１１０からデータを読み出すべきアドレスを生成し、電子デバイス１１０に供給する。

パターン発生部２０は、電子デバイス１１０に供給するべき試験パターンを生成する。パターン発生部２０は、データ発生部１６及び排他的論理和回路１８を有する。データ発生部１６は、電子デバイス１１０の内部セルをチャージするか否かを示す試験データを生成し、排他的論理和回路１８は、データ発生部１６が生成した試験データと、領域反転部２２が出力する領域反転信号との排他的論理和を、試験パターンとして出力する。

領域反転部２２は、アドレス発生部１４から、電子デバイス１１０にデータを書き込むべきアドレスを受け取り、当該アドレスに基づいて、データ発生部１６が生成した試験データのそれぞれのビットを反転させるか否かを制御する。本例において、電子デバイス１１０は、与えられるデータを反転して書き込む反転領域を有するメモリであって、領域反転部２２は、パターン発生部２０が生成した試験パターンのビットのうち、電子デバイス１１０の反転領域に書き込まれるべきビットを予め反転させた試験パターンを、電子デバイス１１０及び期待値生成部２６に供給する。

例えば、電子デバイス１１０の内部セルの全てをチャージ状態にする試験を行う場合、データ発生部１６は、試験データとして１１１１・・・１を生成する。このとき、領域反転部２２は、当該試験データのそれぞれのビットが書き込まれる、電子デバイス１１０のアドレスに基づいて、試験データのそれぞれのビットを反転させるか否かを制御する。つまり、領域反転部２２は、データが書き込まれるアドレスに、電子デバイス１１０がデータを反転して書き込む場合、当該アドレスに対応する試験データのビットを反転させた試験パターンを、パターン発生部２０に生成させる。このような制御により、電子デバイス１１０の全ての内部セルがチャージ状態にする試験等を効率よく行うことができる。本例において、領域反転部２２は、試験データにおいて反転させるべきビットのタイミングに応じてＨ論理を示す領域反転信号を出力する。

期待値生成部２６は、パターン発生部２０が生成する試験パターンに基づいて、電子デバイス１１０が出力するべき出力データの期待値パターンを生成する。期待値生成部２６は、電子デバイス１１０が、図２に関連して説明したように、出力信号のサイクル毎にデータを反転して出力するか否か、及び与えられる試験パターンを反転して書き込むか否かに基づいて、パターン発生部２０が生成する試験パターンのビットを反転又は非反転させた期待値パターンを生成する。

反転サイクル発生部２４は、図２において説明したように、電子デバイス１１０が出力データのビットを反転して出力するサイクルに対応する、期待値パターンのサイクルのビットを反転した期待値パターンを生成するべく、期待値生成部２６に反転サイクル期待値を供給する。反転サイクル発生部２４は、試験パターンに基づいて、期待値パターンにおけるいずれのサイクルのビットを反転させるかを決定する。図４において後述するように、反転サイクル発生部２４は、パターン発生部２０が生成した試験パターンに基づいて、期待値パターンにおいて反転させるべきサイクルに対応したタイミングでＨ論理を示す反転サイクル期待値を生成する。

そして、期待値生成部２６は、試験パターンと反転サイクル期待値との排他的論理和を期待値パターンとして論理比較器４０に供給する。このような動作により、期待値生成部２６は、正しい期待値パターンを効率よく生成することができる。また、選択制御部２８は、領域反転信号と、反転サイクル信号との排他的論理和を、後述する選択部（４４ａ，４４ｂ）を制御する制御信号として出力する。

また、コンパレータ３０は、電子デバイス１１０が出力する出力信号を受け取り、出力信号をディジタルの信号に変換する。コンパレータ３０は、Ｈレベル比較器３２、及びＬレベル比較器３４を有する。Ｈレベル比較器３２は、予め定められたＨレベル電圧値（ＶＯＨ）と、出力信号の電圧値とを比較し、出力信号の電圧値がＶＯＨより大きい場合に１を出力し、出力信号の電圧値がＶＯＨより小さい場合に０を出力する。また、Ｌレベル比較器３４は、予め定められたＬレベル電圧値（ＶＯＬ）と、出力信号の電圧値とを比較し、出力信号の電圧値がＶＯＬより小さい場合に１を出力し、出力信号の電圧値がＶＯＬより大きい場合に０を出力する。

論理比較器４０は、ディジタル信号に変換された出力信号と期待値パターンとを比較し、比較結果に基づいてフェイルデータを出力する。論理比較器４０は、Ｈレベル判定部３６、Ｌレベル判定部３８、選択部（４４ａ、４４ｂ）、及び論理和回路４２を有する。

Ｈレベル判定部３６は、出力信号の期待値パターンがＨレベルを示すビットに対応する、出力信号のビットがＨレベルであるか否かを示すＨフェイルデータを出力信号の期待値パターンのビット毎に出力する。Ｈレベル判定部３６は、例えば論理積回路であって、Ｈレベル比較器３２がディジタル信号に変換した出力信号の反転信号と、期待値パターンとの論理積を出力する。

Ｌレベル判定部３８は、出力信号の期待値パターンがＬレベルを示すビットに対応する、出力信号のビットがＬレベルであるか否かを示すＬフェイルデータを出力信号の期待値パターンのビット毎に出力する。Ｌレベル判定部３８は、例えば論理積回路であって、Ｌレベル比較器３４がディジタル信号に変換した出力信号と、期待値パターンとの論理積を出力する。

選択部（４４ａ、４４ｂ）は、Ｈフェイルデータ及びＬフェイルデータを受け取り、選択制御部２８が出力する制御信号に基づいて、Ｈフェイルデータ及びＬフェイルデータのいずれかを選択して出力する。本例においては、制御信号がＬ論理を示す場合、選択部４４ａはＨフェイルデータを出力し、選択部４４ｂはＬフェイルデータを出力する。また、制御信号がＨ論理を示す場合、選択部４４ｂはＬフェイルデータを出力し、選択部４４ｂはＨフェイルデータを出力する。

フェイルメモリ５０は、選択部４４ａが出力したフェイルデータを、出力データがＨレベルを示す場合のＨフェイルデータとして格納し、選択部４４ｂが出力したフェイルデータを、出力データがＬレベルを示す場合のＬフェイルデータとして格納する。

つまり、選択部（４４ａ、４４ｂ）は、反転サイクル発生部２４が期待値パターンにおいて反転させたビットであって、領域反転部２２が試験パターン（及び期待値パターン）において反転させていないビット、又は反転サイクル発生部２４が期待値パターンにおいて反転させていないビットであって、領域反転部２２が試験パターンにおいて反転させたビットに対応するＨフェイルデータの論理値とＬフェイルデータの論理値とを入れ替えて、フェイルメモリ５０に格納する。つまり、選択部（４４ａ、４４ｂ）は、反転サイクル発生部２４又は領域反転部２２のいずれかのみにより、期待値パターンが反転された場合に、Ｈフェイルデータの論理とＬフェイルデータの論理値とを入れ替え、反転サイクル発生部２４及び領域反転部２２が共に期待値パターンを反転した場合、並びに共に期待値パターンを反転しない場合に、Ｈフェイルデータの論理とＬフェイルデータの論理値とを入れ替えずにフェイルメモリ５０に格納する。

このような制御により、フェイルメモリ５０にＨフェイルデータ及びＬフェイルデータを正しく格納することができる。例えば、出力信号及び期待値パターンが反転して出力された場合、Ｈレベル判定部３６は、電子デバイス１１０の内部データとしてはＬレベルのデータ、即ちディスチャージの状態を判定している。このような場合、フェイルメモリ５０は、Ｈレベル判定部３６の判定結果をＬフェイルデータとして格納するべきであるが、従来の試験装置では、このような制御を行っていないため、Ｌフェイルデータとして格納するべきフェイルデータをＨフェイルデータとして格納したり、Ｈフェイルデータとして格納するべきフェイルデータをＬフェイルデータとして格納してしまう場合があった。このため、電子デバイス１１０の解析を精度よく行うことが困難であった。

本例における試験装置１００によれば、フェイルメモリ５０にＨフェイルデータ及びＬフェイルデータを正しく格納することができるため、電子デバイス１１０の解析を精度よく行うことができる。また、論理和回路４２は、選択部４４ａが出力するフェイルデータと、選択部４４ｂが出力するフェイルデータとの論理和を出力する。つまり、論理和回路４２は、Ｌフェイルデータ及びＨフェイルデータの少なくともいずれかにフェイルが生じた場合に、フェイルを示すフェイルデータＦＴをフェイルメモリ５０に格納する。フェイルデータＦＴを用いることにより、電子デバイス１１０の簡易的な解析を効率よく行うことができる。

図４は、反転サイクル発生部２４の構成の一例を示す図である。反転サイクル発生部２４は、前サイクルデータ保持部５２、前サイクル反転期待値保持部５４、前サイクル期待値パターン生成部５６、及び比較器５８を有する。反転サイクル発生部２４の動作について、図５を用いて説明する。

図５は、反転サイクル発生部２４の動作の一例を説明する図である。反転サイクル発生部２４には、パターン発生部２０から試験パターンが供給され、前サイクルデータ保持部５２は、図５に示すように試験パターンを１サイクル遅延させた信号を、前サイクルの試験パターンとして出力する。

また、前サイクル反転期待値保持部５４は、反転サイクル発生部２４が生成した反転サイクル期待値を受け取り、当該反転サイクル期待値を１サイクル遅延させた信号を、前サイクルの反転サイクル期待値として出力する。

また、前サイクル期待値パターン生成部５６は、前サイクルデータ保持部５２が生成した前サイクルの試験パターンと、前サイクルの反転サイクル期待値との排他的論理和を、前サイクルの期待値パターンとして出力する。

比較器５８は、パターン発生部２０から受け取った試験パターンのそれぞれのサイクルにおけるそれぞれのビットの論理値が、当該サイクルの前サイクルにおける期待値パターンのそれぞれのビットの論理値に対して変化しているビット数を算出し、算出したビット数が予め定められたビット数以上であるか否かを判定する。また、比較器５８は、当該変化しているビット数が、予め定められたビット数以上であると判定した場合に、Ｈ論理を示す反転サイクル期待値を、期待値生成部２６、及び選択制御部２８に供給する。

本例において、比較器５８は、電子デバイス１１０が、それぞれの出力データをサイクル毎に反転させて出力するか否かを判定する条件と同一の条件で、算出したビット数が予め定められたビット数以上であるか否かを判定する。

例えば、電子デバイス１１０が、１サイクルで８ビットのデータを出力し、５ビット以上のデータが反転する場合に、当該サイクルの全てのデータを反転して出力する場合、比較器５８は、当該変化しているビット数が５以上であるか否かを判定する。電子デバイス１１０における判定条件は、電子デバイス１１０の仕様により予め定められているため、当該条件は容易に比較器５８に与えることができる。

そして、反転サイクル発生部２４は、比較器５８が、Ｈ論理を示す反転サイクル期待値を出力した場合、即ち当該変化しているビット数が予め定められたビット数以上であると判定した場合に、期待値生成部２６に、当該サイクルの試験パターンを反転したパターンを、試験パターンの当該サイクルに対する期待値パターンとして出力させる。また反転サイクル発生部２４は、比較器５８が、Ｌ論理を示す反転サイクル期待値を出力した場合、即ち当該変化しているビット数が予め定められたビット数より小さいと判定した場合に、期待値生成部２６に、当該サイクルの試験パターンを、試験パターンの当該サイクルに対する期待値パターンとして出力させる。このような動作により、電子デバイス１１０がサイクル毎に出力データを反転又は非反転して出力する場合であっても、正しい期待値パターンを容易に生成することができる。

また、電子デバイス１１０が、反転サイクル信号が反転するか否かに更に基づいて、出力データを反転して出力するか否かを判定する場合、比較器５８は、当該サイクルに対応して出力するべき反転サイクル期待値が、当該サイクルの前サイクルの反転サイクル期待値に対して変化しているか否かに更に基づいて、変化しているビット数を算出する。つまり、比較器５８は、当該サイクルに対応して出力するべき反転サイクル期待値が、当該サイクルの前サイクルの反転サイクル期待値に対して変化しているか否かに更に基づいて、当該サイクルの期待値パターンを反転させるか否かを選択する。

例えば、比較器５８における当該予め定められたビット数は、試験パターンの１サイクルにおけるビット数の半分に１を加算した値であって、当該サイクルにおいて変化しているビット数が、試験パターンの１サイクルにおけるビット数の半分と同一である場合、比較器５８は、当該サイクルの前サイクルに対応する反転サイクル期待値と同一の反転サイクル期待値を出力する。

また、電子デバイス１１０が、複数ビットの反転サイクル信号を出力する場合、反転サイクル発生部２４は、当該複数ビットの反転サイクル信号に対応する、複数のビットの反転サイクル期待値を出力することが好ましい。例えば、電子デバイス１１０が、出力信号の８ビット毎に１ビットの反転サイクル信号を出力するデバイスであって、出力信号が７２ビットであり、９ビットの反転サイクル信号を出力する場合、反転サイクル発生部２４は、９ビットの反転サイクル期待値を出力することが好ましい。この場合、当該サイクルにおいて変化しているビット数が、試験パターンの１サイクルにおけるビット数の半分と同一である場合、比較器５８は、当該サイクルの前サイクルに対応する複数ビットの反転サイクル期待値と同一の、複数ビットの反転サイクル期待値を出力する。

本例における試験装置１００によれば、電子デバイス１１０が出力信号をサイクル毎に反転又は非反転して出力する場合であっても、正しい期待値パターンを効率よく生成することができる。

また、論理比較器４０は、電子デバイス１１０が出力する反転サイクル信号と、反転サイクル期待値とを更に比較し、比較結果をフェイルメモリ５０に格納してもよい。この場合、比較器５８は、反転サイクル期待値を論理比較器４０に供給することが好ましい。

図６は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、電子デバイス１１０が出力する反転サイクル信号に更に基づいて、電子デバイス１１０の良否を判定する。図６において、図１と同一の符号を付した構成要素は、図１から図５において説明した構成要素と同一又は同様の機能及び構成を有する。

本例においては、前述したように、パターン生成部１０の比較器５８は、反転サイクル期待値を論理比較器４０に供給し、論理比較器４０は、電子デバイス１１０が出力する反転サイクル信号と、反転サイクル期待値とを更に比較し、比較結果をフェイルメモリ５０に格納する。本例における試験装置１００によれば、電子デバイス１１０の試験を更に精度よく行うことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明によれば、出力信号をサイクル毎に反転又は非反転して出力する電子デバイスの試験を効率よく且つ精度よく行うことができる。

Claims (11)

1. 出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を出力する電子デバイスを試験する試験装置であって、
   前記電子デバイスを試験するための試験パターンを生成するパターン発生部と、
   前記試験パターンに基づいて、前記電子デバイスが出力するべき前記出力データの期待値パターンを生成する期待値生成部と、
   前記電子デバイスが前記出力データのビットを反転して出力するサイクルに対応する、前記出力データの期待値パターンのサイクルのビットを反転させた、前記出力信号の期待値パターンを生成する反転サイクル発生部と
   を備える試験装置。
2. 前記出力信号の期待値パターンがＨレベルを示すビットに対応する前記出力信号のビットが、Ｈレベルであるか否かを示すＨフェイルデータを前記出力信号の期待値パターンのビット毎に出力するＨレベル判定部と、
   前記出力信号の期待値パターンがＬレベルを示すビットに対応する前記出力信号のビットが、Ｌレベルであるか否かを示すＬフェイルデータを前記出力信号の期待値パターンのビット毎に出力するＬレベル判定部と、
   前記出力データがＨレベルを示す場合のフェイルデータとして前記Ｈフェイルデータを格納し、前記出力データがＬレベルを示す場合のフェイルデータとして前記Ｌフェイルデータを格納するフェイルメモリと、
   前記反転サイクル発生部が、前記期待値パターンのビットを反転させた場合に、前記Ｈフェイルデータの論理値と前記Ｌフェイルデータの論理値とを入れ替えて、前記フェイルメモリに格納する選択部と
   を更に備える請求項１に記載の試験装置。
3. 前記反転サイクル発生部は、前記試験パターンに基づいて、前記期待値パターンにおけるいずれのサイクルのビットを反転させるかを決定する請求項１または２に記載の試験装置。
4. 前記電子デバイスは、与えられるデータを反転して書き込む反転領域を有するメモリであって、
   前記試験装置は、
   前記パターン発生部が生成した前記試験パターンのビットのうち、前記反転領域に書き込まれるべきビットを予め反転させ、前記電子デバイス及び前記期待値生成部に供給させる領域反転部を有する請求項２に記載の試験装置。
5. 前記選択部は、
   前記反転サイクル発生部が前記期待値パターンにおいて反転させたビットであって、前記領域反転部が前記試験パターンにおいて反転させていないビット、
   又は前記反転サイクル発生部が前記期待値パターンにおいて反転させていないビットであって、前記領域反転部が前記試験パターンにおいて反転させたビットに対応する前記Ｈフェイルデータの論理値と前記Ｌフェイルデータの論理値とを入れ替えて、前記フェイルメモリに格納する請求項４に記載の試験装置。
6. 前記領域反転部は、反転させるべき前記試験パターンのビットに応じてＨレベルを示す領域反転信号を生成し、
   前記パターン発生部は、前記領域反転信号と前記試験パターンとの排他的論理和を、前記電子デバイス及び前記期待値生成部に供給し、
   前記反転サイクル発生部は、ビットを反転させるべき前記試験パターンのサイクルに応じてＨレベルを示す反転サイクル信号を出力し、
   前記期待値生成部は、前記領域反転部が前記電子デバイスに供給した前記試験パターンと、前記反転サイクル信号との排他的論理和を、前記期待値パターンとして前記Ｈレベル判定部及び前記Ｌレベル判定部に供給し、
   前記試験装置は、前記領域反転信号と、前記反転サイクル信号との排他的論理和に基づいて、前記選択部を制御する制御信号を出力する選択制御部を更に備え、
   前記選択部は、前記制御信号がＨレベルを示す場合に、前記Ｈフェイルデータの論理値と前記Ｌフェイルデータの論理値とを入れ替えて、前記フェイルメモリに格納させる請求項５に記載の試験装置。
7. 出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を出力する電子デバイスを試験する試験装置であって、
   前記電子デバイスを試験するための試験パターンを生成するパターン発生部と、
   前記試験パターンに基づいて、前記電子デバイスが出力するべき期待値パターンを生成する期待値生成部と、
   前記試験パターンに応じて前記電子デバイスが出力する出力信号と、前記期待値パターンとを比較し、前記電子デバイスの良否を判定する論理比較器と、
   前記試験パターンのそれぞれのサイクルにおけるそれぞれのビットの論理値が、当該サイクルの前サイクルにおける前記期待値パターンのそれぞれのビットの論理値に対して変化しているビット数を算出し、算出した前記ビット数が予め定められたビット数以上であるか否かを判定する比較器と、
   前記比較器が、前記ビット数が予め定められたビット数以上であると判定した場合に、前記期待値生成部に、当該サイクルの試験パターンを反転したパターンを、前記試験パターンの当該サイクルに対する前記期待値パターンとして出力させ、前記比較器が、前記ビット数が前記予め定められたビット数より小さいと判定した場合に、前記期待値生成部に、当該サイクルの試験パターンを、前記試験パターンの当該サイクルに対する前記期待値パターンとして出力させる反転サイクル発生部と
   を備える試験装置。
8. 前記電子デバイスは、前記出力信号のサイクル毎に、前記出力信号のビットを反転させたか否かを示す反転サイクル信号を更に出力し、
   前記比較器は、算出した前記ビット数が予め定められたビット数以上であるか否かを示す反転サイクル期待値を出力し、
   前記論理比較器は、前記反転サイクル期待値と、前記反転サイクル信号との比較結果に更に基づいて、前記電子デバイスの良否を判定する
   請求項７に記載の試験装置。
9. 前記比較器は、当該サイクルに対応して出力するべき前記反転サイクル期待値が、当該サイクルの前サイクルの前記反転サイクル期待値に対して変化しているか否かに更に基づいて、前記変化しているビット数を算出する請求項８に記載の試験装置。
10. 前記予め定められたビット数は、前記試験パターンの１サイクルにおけるビット数の半分に１を加算した値であって、
    当該サイクルにおいて前記変化しているビット数が、前記試験パターンの１サイクルにおけるビット数の半分と同一である場合、前記比較器は、当該サイクルの前サイクルに対応する前記反転サイクル期待値と同一の前記反転サイクル期待値を出力する
    請求項８または９に記載の試験装置。
11. 当該サイクルの前サイクルにおける前記試験パターンを保持する前サイクルデータ保持部と、
    前サイクルに対応する前記反転サイクル期待値を保持する前サイクル反転期待値保持部と、
    前記前サイクルデータ保持部が保持した前サイクルにおける前記試験パターンと、前記前サイクル反転期待値保持部が保持した前サイクルに対応する前記反転サイクル期待値とに基づいて、前サイクルにおける前記期待値パターンを生成する前サイクル期待値パターン生成部と
    を更に備え、
    前記比較器は、前サイクルの前記期待値パターンと、当該サイクルの試験パターンとに基づいて、前記変化しているビット数を算出する
    請求項８から１０のいずれか１項に記載の試験装置。

Images