JPS61280100A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPS61280100A JPS61280100A JP60123291A JP12329185A JPS61280100A JP S61280100 A JPS61280100 A JP S61280100A JP 60123291 A JP60123291 A JP 60123291A JP 12329185 A JP12329185 A JP 12329185A JP S61280100 A JPS61280100 A JP S61280100A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばランダムアクセスメモリのような半導
体メモリを試験するメモリ試験装置に関する。
体メモリを試験するメモリ試験装置に関する。
「従来技術」
第３図に従来のメモリ試験装置の構成を示す。
メモリ試験装置は大別してパターン発生器１と、論理比
較器３と、フェイルメモリ４とによって構成され、被試
験メモリ２を試験する動作を行う。
較器３と、フェイルメモリ４とによって構成され、被試
験メモリ２を試験する動作を行う。
パターン発生器１は被試験メモリ２及びフェイルメモリ
４に与えるアドレス信号ＡＤと、被試験メモリ２に与え
る試験パターン信号ＰＡと、論理ン信号Ｒ８とを出力す
る。
４に与えるアドレス信号ＡＤと、被試験メモリ２に与え
る試験パターン信号ＰＡと、論理ン信号Ｒ８とを出力す
る。
つまり被試験メモリ２はパターン発生器１から与えられ
るアドレス信号によって各アドレスがアクセスされ、そ
のアクセスされたアドレスに試験パターン信号ＰＡを書
込む。被試験メモリ２への書込が行われるとパターン発
生器１は被試験メモリ２を読出状態に切替え（書込と読
出を交互に行うこともある）、被試験メモリ２から試験
パターン信号を読出す。この読出した信号ＭＡを論理比
較器３に与え、論理比較器３において期待値パターン信
号Ｒ８と比較し、一致、不一致を判定する。
るアドレス信号によって各アドレスがアクセスされ、そ
のアクセスされたアドレスに試験パターン信号ＰＡを書
込む。被試験メモリ２への書込が行われるとパターン発
生器１は被試験メモリ２を読出状態に切替え（書込と読
出を交互に行うこともある）、被試験メモリ２から試験
パターン信号を読出す。この読出した信号ＭＡを論理比
較器３に与え、論理比較器３において期待値パターン信
号Ｒ８と比較し、一致、不一致を判定する。
比較の結果不一致が発生したとき不良データＦＡを発生
し、この不良データＦＡをフェイルメモリ４に書込む。
し、この不良データＦＡをフェイルメモリ４に書込む。
この書込アドレスは被試験メモリ２のアドレスと同一ア
ドレスに書込が行われ、被試験メモリ２の不良セルが存
在するアドレスを判定できるようにしている。
ドレスに書込が行われ、被試験メモリ２の不良セルが存
在するアドレスを判定できるようにしている。
第４図にフェイルメモリ４の書込制御回路の詳細を示す
。第４図において５はアドレスラッチ回路、６はライト
イネーブル発生回路を示す。フェイルメモリ４のデータ
入力端子りには不良を表わすＨ論理信号を与える。また
アドレス入力端子ＡＴにはアドレスラッチ回路５にラッ
チした第５図りに示すアドレス信号ＡＤ２を与える。ア
ドレスラッチ回路５及びライトイネーブル発生回路６の
クロック端子ＣＫには第５図Ｃに示すクロックＣＰを与
える。ライトイネーブル発生回路６のデータ入力端子り
には第５図Ｂに示す不一致信号ＦＡＩを与える。
。第４図において５はアドレスラッチ回路、６はライト
イネーブル発生回路を示す。フェイルメモリ４のデータ
入力端子りには不良を表わすＨ論理信号を与える。また
アドレス入力端子ＡＴにはアドレスラッチ回路５にラッ
チした第５図りに示すアドレス信号ＡＤ２を与える。ア
ドレスラッチ回路５及びライトイネーブル発生回路６の
クロック端子ＣＫには第５図Ｃに示すクロックＣＰを与
える。ライトイネーブル発生回路６のデータ入力端子り
には第５図Ｂに示す不一致信号ＦＡＩを与える。
このような構成によりアドレスラッチ回路５にクロック
ＣＰが与えられる毎にラッチ回路５は第５図Ａに示すア
ドレス信号ＡＤＩをラッチし、七の出力に第５図りに示
すアドレス信号ＡＤ２を出力し、そのアドレス信号ＡＤ
２をフェイルメモリ４のアドレス端子ＡＴに与える。つ
まりクロックＣＰはアドレス信号ＡＤＺの切替のタイミ
ングよりτ１だけ遅れたタイミングで与えられ、アドレ
ス信号ＡＤＩが安定した状態でアドレスラッチ回路５に
アドレス信号を取込むようにしている。
ＣＰが与えられる毎にラッチ回路５は第５図Ａに示すア
ドレス信号ＡＤＩをラッチし、七の出力に第５図りに示
すアドレス信号ＡＤ２を出力し、そのアドレス信号ＡＤ
２をフェイルメモリ４のアドレス端子ＡＴに与える。つ
まりクロックＣＰはアドレス信号ＡＤＺの切替のタイミ
ングよりτ１だけ遅れたタイミングで与えられ、アドレ
ス信号ＡＤＩが安定した状態でアドレスラッチ回路５に
アドレス信号を取込むようにしている。
またライトイネーブル発生回路６は論理比較器３から不
一致信号ＦＡＩが出力されると、この不一致信号ＦＡＩ
をクロックＣＰによって第５図Ｅに示すように取込み、
これと同時に出力端子から第５図Ｆに示すライトイネー
ブル信号ＲＥを出力する。
一致信号ＦＡＩが出力されると、この不一致信号ＦＡＩ
をクロックＣＰによって第５図Ｅに示すように取込み、
これと同時に出力端子から第５図Ｆに示すライトイネー
ブル信号ＲＥを出力する。
フェイルメモリ４はライトイネーブル端子ＷＥにライト
イネーブル信号ＲＥが与えられると、そのときアクセス
されているアドレスにデータ端子りに与えられているＨ
論理を不良データとして書込む。
イネーブル信号ＲＥが与えられると、そのときアクセス
されているアドレスにデータ端子りに与えられているＨ
論理を不良データとして書込む。
従って試験終了後にフェイルメモリ４の内容を読出すこ
とにより被試験メモリ２のどのアドレスに不良セルが存
在するかを知ることができる。
とにより被試験メモリ２のどのアドレスに不良セルが存
在するかを知ることができる。
「発明が解決しようと実る問題点」
上記したメモリ試験装置の動作速度はフェイルメモリ４
の動作速度（二よって制限を受ける。つまり試験のサイ
クルタイムを短かく設定しようとしたとき、その設定値
はフェイルメモリ４の動作周期より短かく設定すること
はできない。このため高速試験を行うことができるメモ
リ試験装置を作るためにはフェイルメモリ４に高速書込
が可能なメモリを用いなくてはならない。高速書込が可
能なメモリを用いることによりコストが高くなる。不都
合がある。
の動作速度（二よって制限を受ける。つまり試験のサイ
クルタイムを短かく設定しようとしたとき、その設定値
はフェイルメモリ４の動作周期より短かく設定すること
はできない。このため高速試験を行うことができるメモ
リ試験装置を作るためにはフェイルメモリ４に高速書込
が可能なメモリを用いなくてはならない。高速書込が可
能なメモリを用いることによりコストが高くなる。不都
合がある。
また現時点で最も高速書込が可能なメモリを用いたとし
ても被試験メモリの高速化が進むと、その都度フェイル
メモリ４を高速メモリに交換しなくてはならない。
ても被試験メモリの高速化が進むと、その都度フェイル
メモリ４を高速メモリに交換しなくてはならない。
［問題点を解決するための手段」
この発明においてはフェイルメモリをｎ個のメモリブロ
ックに分割し、ｎ個のメモリブロックを順次１アドレス
毎に時分割してアクセスし、書込を行う構成としたもの
である。
ックに分割し、ｎ個のメモリブロックを順次１アドレス
毎に時分割してアクセスし、書込を行う構成としたもの
である。
このようにｎ個のメモリブロックを順次１アドレス毎に
順次時分割してアクセスし、書込を行う構成としたこと
により各メモリブロックを構成するメモリ素子のｎ倍の
書込速度を持つフェイルメモリを得ることができる。
順次時分割してアクセスし、書込を行う構成としたこと
により各メモリブロックを構成するメモリ素子のｎ倍の
書込速度を持つフェイルメモリを得ることができる。
従ってこの発明によれば特別に高速書込が可能なメモリ
を用いなくても高速フェイルメモリを得ることができる
から高速試験が可能なメモリ試験装置を安価に作ること
ができる。
を用いなくても高速フェイルメモリを得ることができる
から高速試験が可能なメモリ試験装置を安価に作ること
ができる。
また被試験メモリの応答速度が高速化されても試験装置
の構成に変更を加えることなく高速試験を実行すること
ができる。
の構成に変更を加えることなく高速試験を実行すること
ができる。
「実施例」
第１図にこの発明の一実施例を示す。この例ではフェイ
ルメモリ４を４個のメモリブロック４Ａ。
ルメモリ４を４個のメモリブロック４Ａ。
４Ｂ 、４Ｃ，４Ｄに分割した場合を示す。
第１図（−おいて５Ａ、５Ｂ、５Ｃ，５Ｄはアドレスラ
ッチ回路、６Ａ、６Ｂ、６Ｃ，６Ｄはライトイネーブル
発生回路、７はクロック発生回路。
ッチ回路、６Ａ、６Ｂ、６Ｃ，６Ｄはライトイネーブル
発生回路、７はクロック発生回路。
７Ａ〜７Ｄはこのクロック発生回路７の出力端子、８八
〜８Ｄは各メモリブロック４八〜４Ｄのアドレス入力端
子、９八〜９Ｄはメモリブロック４Ａ〜４Ｄのライトイ
ネーブル入力端子である。第２図はアドレス信号ＡＤ、
不一致信号ＦＡ、クロックＣＰ及び各端子７Ａ〜７Ｄ、
８Ａ〜８Ｄ 、 ９Ａ〜９Ｄの出力波形を示すタイミン
グチャートである。
〜８Ｄは各メモリブロック４八〜４Ｄのアドレス入力端
子、９八〜９Ｄはメモリブロック４Ａ〜４Ｄのライトイ
ネーブル入力端子である。第２図はアドレス信号ＡＤ、
不一致信号ＦＡ、クロックＣＰ及び各端子７Ａ〜７Ｄ、
８Ａ〜８Ｄ 、 ９Ａ〜９Ｄの出力波形を示すタイミン
グチャートである。
ライトイネーブル発生回路６八〜６Ｄにはアドレス信号
ＡＤの上位２ビツトの信号を与え、この２ビツトの信号
を有効としたときメモリブロック４Ａ〜４Ｄのアドレス
を直列に使用する場合のライトイネーブル発生回路６八
〜６Ｄの制御信号として利用する。つまりライトイネー
ブル発生回路６八〜６Ｄとクロック発生回路７（：Ｈ論
理又はＬ論理の選択信号を印加し、ライトイネーブル発
生回路６八〜６Ｄに入力されているアドレス信号ＡＤの
上位２ビツトを無効とするか有効とするかの選択が行わ
れる。以下ではアドレス信号ＡＤの゛上位２ビットを無
効とし、各メモリブロック４八〜４Ｄを時分割して並列
に使用する場合について説明する。
ＡＤの上位２ビツトの信号を与え、この２ビツトの信号
を有効としたときメモリブロック４Ａ〜４Ｄのアドレス
を直列に使用する場合のライトイネーブル発生回路６八
〜６Ｄの制御信号として利用する。つまりライトイネー
ブル発生回路６八〜６Ｄとクロック発生回路７（：Ｈ論
理又はＬ論理の選択信号を印加し、ライトイネーブル発
生回路６八〜６Ｄに入力されているアドレス信号ＡＤの
上位２ビツトを無効とするか有効とするかの選択が行わ
れる。以下ではアドレス信号ＡＤの゛上位２ビットを無
効とし、各メモリブロック４八〜４Ｄを時分割して並列
に使用する場合について説明する。
クロック発生回路７には試験閤期Ｔ毎に１発のグロック
パルスＣＰが印加される。このクロックパルスｃｐは４
本の出力端子７Ａ、７Ｂ、７Ｃ。
パルスＣＰが印加される。このクロックパルスｃｐは４
本の出力端子７Ａ、７Ｂ、７Ｃ。
７Ｄに順次振分けられて出力される。クロックパルスの
出力される端子は試験周期Ｔ毎に切り換わる。すなわち
試験開始１発目のクロックパルスＣＰ１は出力端子７Ａ
に、２発目のクロックパルスＣＰ２は出力端子７Ｂに、
３発目のグロックパルスＣＰ８は出力端子７Ｃに、４発
目のクロックパルスＣＰ４は出力端子７Ｄに出力される
。５発目以降は出力端子７Ａに戻ってこの動作をくりか
えす。
出力される端子は試験周期Ｔ毎に切り換わる。すなわち
試験開始１発目のクロックパルスＣＰ１は出力端子７Ａ
に、２発目のクロックパルスＣＰ２は出力端子７Ｂに、
３発目のグロックパルスＣＰ８は出力端子７Ｃに、４発
目のクロックパルスＣＰ４は出力端子７Ｄに出力される
。５発目以降は出力端子７Ａに戻ってこの動作をくりか
えす。
アドレスラッチ回路５八〜５Ｄにはパターン発生器１（
第３図）より被試験メモリ２（第３図）に与えられるア
ドレス信号ＡＤと同一のアドレス信号ＡＤが印加される
。アドレスラッチ回路５Ａではこのアドレス信号ＡＤを
クロック発生回路７の出力端子７Ａより出力されたクロ
ックパルスＣＰ。
第３図）より被試験メモリ２（第３図）に与えられるア
ドレス信号ＡＤと同一のアドレス信号ＡＤが印加される
。アドレスラッチ回路５Ａではこのアドレス信号ＡＤを
クロック発生回路７の出力端子７Ａより出力されたクロ
ックパルスＣＰ。
でラッチし、メモリブロック４Ａに出力する。アドレス
ラッチ回路５Ｂでは、アドレス信号ＡＤをクロック発生
回路７の出力端子７Ｂより出力されたクロックパルスＣ
Ｐ２でラッチしメモリブロック４Ｂに出力する。アドレ
スラッチ回路５Ｃではアドレス信号ＡＤをクロック発生
回路７の出力端子７Ｃより出力されたクロックパルスＣ
Ｐ ａでラッチし、メモリブロック４Ｃに出力する。ア
ドレスラッチ回路５Ｄではアドレスをクロック発生回路
７の出力端子７Ｄより出力されたクロックパルスＣＰ４
でラッチしメモリブロック４Ｄに出力する。
ラッチ回路５Ｂでは、アドレス信号ＡＤをクロック発生
回路７の出力端子７Ｂより出力されたクロックパルスＣ
Ｐ２でラッチしメモリブロック４Ｂに出力する。アドレ
スラッチ回路５Ｃではアドレス信号ＡＤをクロック発生
回路７の出力端子７Ｃより出力されたクロックパルスＣ
Ｐ ａでラッチし、メモリブロック４Ｃに出力する。ア
ドレスラッチ回路５Ｄではアドレスをクロック発生回路
７の出力端子７Ｄより出力されたクロックパルスＣＰ４
でラッチしメモリブロック４Ｄに出力する。
このようにクロック発生回路７の出力端子７八〜７Ｄか
らは各々４試験周期４Ｔごとにクロックパルスが出力さ
れるので、メモリブロック４八〜４Ｄのアドレス入力端
子８Ａ〜８Ｄのそれぞれには４試験周期４Ｔごとに新し
いアドレスが印加される。
らは各々４試験周期４Ｔごとにクロックパルスが出力さ
れるので、メモリブロック４八〜４Ｄのアドレス入力端
子８Ａ〜８Ｄのそれぞれには４試験周期４Ｔごとに新し
いアドレスが印加される。
具体的にはアドレスラッチ回路５Ａには、最初にアドレ
ス″０”がラッチされ４試験局期４Ｔの間このアドレス
″Ｏｎが医持される。次にラッチされるアドレスは４”
となる。アドレスラッチ回路５Ｂには最初にアドレス“
１”がラッチされ、４試験局期４Ｔの間医持され、次に
アドレス１１５３１がラッチされる。アドレスラッチ回
路５Ｃには最初にアドレス＠２″がラッチされ、４試験
局期４Ｔの間保持され、次にアドレス″′６”をラッチ
する。
ス″０”がラッチされ４試験局期４Ｔの間このアドレス
″Ｏｎが医持される。次にラッチされるアドレスは４”
となる。アドレスラッチ回路５Ｂには最初にアドレス“
１”がラッチされ、４試験局期４Ｔの間医持され、次に
アドレス１１５３１がラッチされる。アドレスラッチ回
路５Ｃには最初にアドレス＠２″がラッチされ、４試験
局期４Ｔの間保持され、次にアドレス″′６”をラッチ
する。
アドレスラッチ回路５Ｄには最初にアドレス１１３″が
ラッチされ、４試験周期４Ｔの間保持され、次にアドレ
ス＋７”をラッチする。
ラッチされ、４試験周期４Ｔの間保持され、次にアドレ
ス＋７”をラッチする。
ライトイネーブル発生回路６Ａ〜６Ｄでは論理比較器３
からの不一致信号ＦＡをクロック発生回路７の出力端子
７八〜７Ｄより出力されるクロックパルスＣＰ、、ＣＰ
２．ＣＰ８．ＣＰ４でラッチし、不一致信号ＦＡが第２
図Ｂに示すように１１１ｍの時にクロックパルスＣＰ１
〜ＣＰ４に同期してライトイネーブル信号を、メモリブ
ロック４八〜４Ｄに出力する。
からの不一致信号ＦＡをクロック発生回路７の出力端子
７八〜７Ｄより出力されるクロックパルスＣＰ、、ＣＰ
２．ＣＰ８．ＣＰ４でラッチし、不一致信号ＦＡが第２
図Ｂに示すように１１１ｍの時にクロックパルスＣＰ１
〜ＣＰ４に同期してライトイネーブル信号を、メモリブ
ロック４八〜４Ｄに出力する。
メモリブロック４Ａ〜４Ｄはアドレスラッチ回路５Ａ〜
５Ｄで指定されたアドレスにライトイネーブル発生回路
６八〜６Ｄよりライトイネーブル信号が印加された時デ
ータを書込む。アドレス″１”〜１４″の間で比較器３
より不一致信号ＦＡに１１が出力されたとすると、アド
レス″１”はアドレスラッチ回路５Ｂにラッチされメモ
リブロック４Ｂに印加される。不一致信号ＦＡはクロッ
ク発生回路７の出力端子７Ｂより出力されたクロックパ
ルスＣＰ２によりラッチされメモリブロック４Ｂに対し
て時間τ１だけ遅延させてライトイネーブル信号ＲＥ１
を出力する。これによりメモリブロック４Ｂに不良デー
タＩＩ Ｈｊｌが書込まれる。このようにしてクロック
ｃｐ、、ｃｐ４．ｃｐ１によってライトイネーブル発生
回路６Ｃ，６Ｄ、６Ａの順にライトイネーブル信号ＲＥ
２．ＲＥ、、ＲＥ４を出力し、各アドレス“２”、“３
”、“４”に不良データ″Ｈ”を書込む。
５Ｄで指定されたアドレスにライトイネーブル発生回路
６八〜６Ｄよりライトイネーブル信号が印加された時デ
ータを書込む。アドレス″１”〜１４″の間で比較器３
より不一致信号ＦＡに１１が出力されたとすると、アド
レス″１”はアドレスラッチ回路５Ｂにラッチされメモ
リブロック４Ｂに印加される。不一致信号ＦＡはクロッ
ク発生回路７の出力端子７Ｂより出力されたクロックパ
ルスＣＰ２によりラッチされメモリブロック４Ｂに対し
て時間τ１だけ遅延させてライトイネーブル信号ＲＥ１
を出力する。これによりメモリブロック４Ｂに不良デー
タＩＩ Ｈｊｌが書込まれる。このようにしてクロック
ｃｐ、、ｃｐ４．ｃｐ１によってライトイネーブル発生
回路６Ｃ，６Ｄ、６Ａの順にライトイネーブル信号ＲＥ
２．ＲＥ、、ＲＥ４を出力し、各アドレス“２”、“３
”、“４”に不良データ″Ｈ”を書込む。
この時の各メモリブロック４Ａ〜４Ｄのライトサイクル
タイムは試験周期Ｔの４倍となる。換言すれば各メモリ
ブロックのライトサイクルタイムをＴ（ｙ。とすれば４
個のメモリブロック４Ａ〜４Ｄを用いた時試験間期をＴ
ｗｏ／４まで高速化することができる。
タイムは試験周期Ｔの４倍となる。換言すれば各メモリ
ブロックのライトサイクルタイムをＴ（ｙ。とすれば４
個のメモリブロック４Ａ〜４Ｄを用いた時試験間期をＴ
ｗｏ／４まで高速化することができる。
一方試験周期Ｔが各メモリブロック４八〜４Ｄのライト
サイクルタイムよりも十分に大きい場合には、この４個
のメモリブロック４八〜４Ｄを直列にして使用し４倍の
容故を持つフェイルメモリとして使用することができる
。この時選択信号によりライトイネーブル発生回路６八
〜６Ｄに入力されるアドレス信号ＡＤの上位２ビツトを
有効とする。以下有効の場合について説明する。
サイクルタイムよりも十分に大きい場合には、この４個
のメモリブロック４八〜４Ｄを直列にして使用し４倍の
容故を持つフェイルメモリとして使用することができる
。この時選択信号によりライトイネーブル発生回路６八
〜６Ｄに入力されるアドレス信号ＡＤの上位２ビツトを
有効とする。以下有効の場合について説明する。
クロック発生回路７では試験周期ごとに印加されるクロ
ックパルスを出力端子７八〜７Ｄのすべてに同時に出力
する。これらのグロックパルスはアドレスラッチ回路５
Ａ〜５Ｄに印加されアドレス信号ＡＤをラッチする。ラ
ッチされたアドレスは各メモリブロック４八〜４Ｄに印
加される。ライトイネーブル発生回路６八〜６Ｄは比較
器３（第３図）より出力された不一致信号ＦＡをクロッ
ク発生回路７の出力端子７八〜７Ｄより出力されるクロ
ックパルスによりラッチする。クロックパルスはライト
イネーブル発生回路６八〜６Ｄの全てに印加されるので
、不一致信号ＦＡはライトイネーブル発生回路６Ａ〜６
Ｄすべてにラッチされる。しかしライトイネーブル信号
は、ライトイネーブル発生回路６八〜６Ｄのすべてから
は出力されない。
ックパルスを出力端子７八〜７Ｄのすべてに同時に出力
する。これらのグロックパルスはアドレスラッチ回路５
Ａ〜５Ｄに印加されアドレス信号ＡＤをラッチする。ラ
ッチされたアドレスは各メモリブロック４八〜４Ｄに印
加される。ライトイネーブル発生回路６八〜６Ｄは比較
器３（第３図）より出力された不一致信号ＦＡをクロッ
ク発生回路７の出力端子７八〜７Ｄより出力されるクロ
ックパルスによりラッチする。クロックパルスはライト
イネーブル発生回路６八〜６Ｄの全てに印加されるので
、不一致信号ＦＡはライトイネーブル発生回路６Ａ〜６
Ｄすべてにラッチされる。しかしライトイネーブル信号
は、ライトイネーブル発生回路６八〜６Ｄのすべてから
は出力されない。
つまりライトイネーブル発生回路６Ａ〜６Ｄはアドレス
信号ＡＤの上位２ビツトにより制御される。ライトイネ
ーブル発生回路５Ａはアドレス信号ＡＤの上位２ビツト
が”ｏｏ’の時のみライト・イネーブル信号をメモリブ
ロック４Ａに対して出力する。同様にしてライトイネー
ブル発生回路６Ｂはアドレス信号ＡＤの上位２ビツトが
０１”の時のみライトイネーブル発生回路６Ｃはアドレ
ス信号ＡＤの上位２ビツトが１０”の時のみライトイネ
ーブル発生回路６Ｄはアドレス信号ＡＤの上位２ビツト
が１１”の時のみライトイネーブル信号を各々メモリブ
ロック４Ｂ 、４Ｃ，４Ｄに対して出力する。
信号ＡＤの上位２ビツトにより制御される。ライトイネ
ーブル発生回路５Ａはアドレス信号ＡＤの上位２ビツト
が”ｏｏ’の時のみライト・イネーブル信号をメモリブ
ロック４Ａに対して出力する。同様にしてライトイネー
ブル発生回路６Ｂはアドレス信号ＡＤの上位２ビツトが
０１”の時のみライトイネーブル発生回路６Ｃはアドレ
ス信号ＡＤの上位２ビツトが１０”の時のみライトイネ
ーブル発生回路６Ｄはアドレス信号ＡＤの上位２ビツト
が１１”の時のみライトイネーブル信号を各々メモリブ
ロック４Ｂ 、４Ｃ，４Ｄに対して出力する。
各メモリブロック４八〜４Ｄはアドレスラッチ回路５八
〜５Ｄで指定されたアドレスにライトイネーブル発生回
路６八〜６Ｄよりライトイネーブル信号が与えられた時
にデータを書込む。各メモリブロック４Ａ〜４Ｄには同
一のアドレス信号ＡＤが与えられるが、アドレス信号の
上位２ビツトによりライトイネーブル信号が印加される
メモリブロックが異なる。
〜５Ｄで指定されたアドレスにライトイネーブル発生回
路６八〜６Ｄよりライトイネーブル信号が与えられた時
にデータを書込む。各メモリブロック４Ａ〜４Ｄには同
一のアドレス信号ＡＤが与えられるが、アドレス信号の
上位２ビツトによりライトイネーブル信号が印加される
メモリブロックが異なる。
このように４個のメモリブロック（二割り付けるアドレ
スを直列関係に変換することにより４倍の容計を持つフ
ェイルメモリとして使用することができる。
スを直列関係に変換することにより４倍の容計を持つフ
ェイルメモリとして使用することができる。
「発明の作用効果」
以上説明したようにこの発明によればライトイネーブル
発生回路６八〜６Ｄとクロック発生回路７に与える選択
信号によってメモリブロック４八〜４Ｄを並列的に用い
る状態と、メモリブロック４八〜４Ｄを直列的に用いる
状態に切替えて利用することができる。
発生回路６八〜６Ｄとクロック発生回路７に与える選択
信号によってメモリブロック４八〜４Ｄを並列的に用い
る状態と、メモリブロック４八〜４Ｄを直列的に用いる
状態に切替えて利用することができる。
メモリブロック４八〜４Ｄを並列的に利用する状態とし
たとき各メモリブロック４Ａ〜４Ｄの書込速度は被試験
メモリ２の試験速度の１／４の速度にすることができる
。この結果被試験メモリ２の試験速度が高速化されても
不良データの取込を充分追従して実行することができる
。よって比較的応答速度が遅いメモリを用いて高速デー
タを取込むことができ、高速試験が可能なメモリ試験装
置を提供できる。特にメモリブロックの数を４個以上の
数に選定することにより更に高速化が達せられる。よっ
て将来において現在以上に高速化されたメモリが出現し
てもメモリ試験装置の構成を変更することなく、これら
高速メモリを試験することができる。
たとき各メモリブロック４Ａ〜４Ｄの書込速度は被試験
メモリ２の試験速度の１／４の速度にすることができる
。この結果被試験メモリ２の試験速度が高速化されても
不良データの取込を充分追従して実行することができる
。よって比較的応答速度が遅いメモリを用いて高速デー
タを取込むことができ、高速試験が可能なメモリ試験装
置を提供できる。特にメモリブロックの数を４個以上の
数に選定することにより更に高速化が達せられる。よっ
て将来において現在以上に高速化されたメモリが出現し
てもメモリ試験装置の構成を変更することなく、これら
高速メモリを試験することができる。
またこの発明ではメモリブロック４八〜４Ｄを直列的に
使用する状態に切替えることができるからフェイルメモ
リ４の容量を大きい容量の状態に切替えることができる
。これにより比較的応答速度が遅いメモリの大容量のメ
モリを試験することができる。
使用する状態に切替えることができるからフェイルメモ
リ４の容量を大きい容量の状態に切替えることができる
。これにより比較的応答速度が遅いメモリの大容量のメ
モリを試験することができる。
第１図はこの発明によるメモリ試験装置の要部の一実施
例を示すブロック図、第２図は第１図の動作を説明する
ための波形図、第３図は従来のメモリ試験装置を説明す
るためのブロック図、第４図は従来のメモリ試験装置の
フェイルメモリの部分を説明するためのブロック図、第
５図は第４図の動作を説明するための波形図である。 １：パターン発生器、２：被試験メモリ、３：論理比較
器、４：フェイルメモリ、４Ａ〜４Ｄ：メモリブロツク
、５．５Ａ〜５Ｄ＝アドレスラッチ回路、６，６Ａ〜６
Ｄ＝ライトイネ一ブル発生回路、７：クロツタ発生回路
、ＡＤニアドレス信号、ＰＡ：パターン信号、Ｒ８：期
待値パターン、ＦＡ：不一致検出信号。 特許出願人 タケダ理研工業株式会社代 理 人
草 野 卓左２図 牛３図 Ｓ 坩４回
例を示すブロック図、第２図は第１図の動作を説明する
ための波形図、第３図は従来のメモリ試験装置を説明す
るためのブロック図、第４図は従来のメモリ試験装置の
フェイルメモリの部分を説明するためのブロック図、第
５図は第４図の動作を説明するための波形図である。 １：パターン発生器、２：被試験メモリ、３：論理比較
器、４：フェイルメモリ、４Ａ〜４Ｄ：メモリブロツク
、５．５Ａ〜５Ｄ＝アドレスラッチ回路、６，６Ａ〜６
Ｄ＝ライトイネ一ブル発生回路、７：クロツタ発生回路
、ＡＤニアドレス信号、ＰＡ：パターン信号、Ｒ８：期
待値パターン、ＦＡ：不一致検出信号。 特許出願人 タケダ理研工業株式会社代 理 人
草 野 卓左２図 牛３図 Ｓ 坩４回
Claims (1)
- （１）Ａ、試験パターン信号、期待値パターン信号、ア
ドレス信号を出力するパターン発生器と、Ｂ、被試験メ
モリの読出出力と上記期待値パターン信号を比較し、そ
の一致、不一致を検出する論理比較器と、 Ｃ、複数のメモリブロックがアドレスの歩進と共に選択
され、上記論理比較器が不一致を検出したとき、そのと
き選択されているメモリブロックの上記被試験メモリが
アクセスされているアドレスと同一アドレスに不良デー
タを書込むフェイルメモリと、 から成るメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123291A JPS61280100A (ja) | 1985-06-05 | 1985-06-05 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123291A JPS61280100A (ja) | 1985-06-05 | 1985-06-05 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280100A true JPS61280100A (ja) | 1986-12-10 |
Family
ID=14856910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123291A Pending JPS61280100A (ja) | 1985-06-05 | 1985-06-05 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280100A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997011381A1 (fr) * | 1995-09-22 | 1997-03-27 | Advantest Corporation | Controleur de memoire |
| KR100524925B1 (ko) * | 1999-06-15 | 2005-10-31 | 삼성전자주식회사 | 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법 |
| US7738297B2 (en) | 2007-02-23 | 2010-06-15 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling two or more non-volatile memory devices |
Citations (1)
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| JPS59221896A (ja) * | 1983-05-30 | 1984-12-13 | Hitachi Ltd | メモリ試験結果記憶装置 |
-
1985
- 1985-06-05 JP JP60123291A patent/JPS61280100A/ja active Pending
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