JPS598197A - 半導体メモリのテスト装置 - Google Patents
半導体メモリのテスト装置Info
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- JPS598197A JPS598197A JP57115934A JP11593482A JPS598197A JP S598197 A JPS598197 A JP S598197A JP 57115934 A JP57115934 A JP 57115934A JP 11593482 A JP11593482 A JP 11593482A JP S598197 A JPS598197 A JP S598197A
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- Japan
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- bit
- output
- nibble mode
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体メモリのテスト装置に関し、特にニブ
ルモードで動作しているランダム・アクセス・メモリの
テスト装置に関するものである。
ルモードで動作しているランダム・アクセス・メモリの
テスト装置に関するものである。
近年、半導体メモリは大容量化、高速化の傾向にある。
まず大容量化の方向に関しては２５６にビット・ダイナ
ミックＭＯ８ＲＡＭ、６４にピット・スタティックＭＯ
８ＲＡＭなどが発表されている。一方、高速化に関して
は、従来の使用方法でデータを読み出すアク七ス時間を
早くするばかりでなく、新たに、ニブルモードと呼ばれ
る高速動作モードが提唱されている。すなわち、第１図
（、）および第１図（ｂ）は従来の半導体メモリのテス
ト装置を示す構成図てあり、特に、高速のニブルモード
で動作しているＲＡＭをテストするときの書き込み状態
を第１図（ａ）に示し、その動作タイミングを第２図（
、）に示し、読み出し状態を第１図（ｂ）に示し、その
動作タイミングを第２図（ｂ）に示す。ここで、説明を
簡単にするため、４ビツトのニブルモードで動作スるダ
イナミックＲＡＭ の場合を示す。これらの図におい
て、（１，）ｔｉ被試験デバイスであるニブルモードで
動作するダイナミックＲＡＭ、（２）はパターンジェネ
レータ、（３）Ｆｉ４ビットの書き込みデータ、０）は
排他的ＮＯＲゲートなどのコンパレータ、（５）は４ビ
ツトの参照データ、（６）け４ビツトの読み出しデータ
である。
ミックＭＯ８ＲＡＭ、６４にピット・スタティックＭＯ
８ＲＡＭなどが発表されている。一方、高速化に関して
は、従来の使用方法でデータを読み出すアク七ス時間を
早くするばかりでなく、新たに、ニブルモードと呼ばれ
る高速動作モードが提唱されている。すなわち、第１図
（、）および第１図（ｂ）は従来の半導体メモリのテス
ト装置を示す構成図てあり、特に、高速のニブルモード
で動作しているＲＡＭをテストするときの書き込み状態
を第１図（ａ）に示し、その動作タイミングを第２図（
、）に示し、読み出し状態を第１図（ｂ）に示し、その
動作タイミングを第２図（ｂ）に示す。ここで、説明を
簡単にするため、４ビツトのニブルモードで動作スるダ
イナミックＲＡＭ の場合を示す。これらの図におい
て、（１，）ｔｉ被試験デバイスであるニブルモードで
動作するダイナミックＲＡＭ、（２）はパターンジェネ
レータ、（３）Ｆｉ４ビットの書き込みデータ、０）は
排他的ＮＯＲゲートなどのコンパレータ、（５）は４ビ
ツトの参照データ、（６）け４ビツトの読み出しデータ
である。
なお、第２図（ａ）および第２図（ｂ）の動作タイミン
グを示す図において、ＲＡＳはロウ・アドレス・ストロ
ーブ信号、０Ａ８ｔｊコラム拳アドレス・ストローブ信
号である。
グを示す図において、ＲＡＳはロウ・アドレス・ストロ
ーブ信号、０Ａ８ｔｊコラム拳アドレス・ストローブ信
号である。
次に、上記構成による半導体メモリの書き込みテストお
よび読み出しテストについて説明する。
よび読み出しテストについて説明する。
まず、書き込みテストの場合にはパターンジェネレータ
（２）からの４ビツトの書き込みデータ（３）がニブル
モードで動作しているダイナミックＲｋＭ（１）Ｋ書き
込まれる。このときの書き込みヅイクルタイムＦｉ１ビ
ットａ６約２Ｑｎｓｅｅである０次に読み出しテストの
場合にはダイナミックＲＡＭ（１）からニブルモードで
読み出される４ビツトの読み出しデータ（６）と、パタ
ーンジェネレータ（２）から出力する４ビツトの参照デ
ータ（５）を、排他的ＮＯＲゲートのコンパレーク（４
）で逐次比較し、両者のゾーンが一致しているか否かを
１ビツト毎に判定する。このときの読み出しサイクルタ
イムは、書き込み時と同様、１ビツト当たり約２０ｎｓ
ｅｃである。そして、排他的ＮＯＲゲートとしてのコン
パレータ（４）は１個しか用いられておらず、１個のコ
ンノーレータで４ビツトの高速データを次々に比較・判
定してい念。
（２）からの４ビツトの書き込みデータ（３）がニブル
モードで動作しているダイナミックＲｋＭ（１）Ｋ書き
込まれる。このときの書き込みヅイクルタイムＦｉ１ビ
ットａ６約２Ｑｎｓｅｅである０次に読み出しテストの
場合にはダイナミックＲＡＭ（１）からニブルモードで
読み出される４ビツトの読み出しデータ（６）と、パタ
ーンジェネレータ（２）から出力する４ビツトの参照デ
ータ（５）を、排他的ＮＯＲゲートのコンパレーク（４
）で逐次比較し、両者のゾーンが一致しているか否かを
１ビツト毎に判定する。このときの読み出しサイクルタ
イムは、書き込み時と同様、１ビツト当たり約２０ｎｓ
ｅｃである。そして、排他的ＮＯＲゲートとしてのコン
パレータ（４）は１個しか用いられておらず、１個のコ
ンノーレータで４ビツトの高速データを次々に比較・判
定してい念。
なお、このニブル・モードにおいては先頭ビットに対し
てのみ行アドレスおよび列アドレスを指定してしまえば
、２番目以下のビットに対してはＲＡＭ自身の内部アド
レスカウンタによって、ＲＡＭ自身が動的に行アドレス
−列アドレスの両方、あるいは列アドレスのみを発生す
るので、２番目以下のビットに対しては外部アドレスを
取り込む必要がなく、ページ−モードよりも更に高速の
データ書き込み・読み出しが行なえる。
てのみ行アドレスおよび列アドレスを指定してしまえば
、２番目以下のビットに対してはＲＡＭ自身の内部アド
レスカウンタによって、ＲＡＭ自身が動的に行アドレス
−列アドレスの両方、あるいは列アドレスのみを発生す
るので、２番目以下のビットに対しては外部アドレスを
取り込む必要がなく、ページ−モードよりも更に高速の
データ書き込み・読み出しが行なえる。
とこて、通常のノーマル・モードにおけるダイナミック
ＲＡＭ の書き込み動作タイミングおよび読み出し動
作タイミングを第３図（ａ）および第３図（ｂ）に示す
。このノーマル・モードでは１ビツトのデータの書き込
み、読み出しを行なうためには１ビツト毎に行アドレス
（Ｒｏｗ Ａｄｄｒｅｓ＋；Ｒ＾）および列アドレス（
Ｏｏｌｕｍｎムｄｄｒｅｓｓ；Ｏム）を外部から印加し
て、所望の１ビツトを選択し、書き込みあるいは読み出
し動作を行なった後に、外部クロックを全てスタンドバ
イの状態にしてダイナミックＲＡＭの内部状態を一度リ
セットし、しかる彼に、次のビットに対応する行アドレ
スおよび列アドレスを新たに取り込んで、２ビツト目の
書き込み、あるいけ読み出しを行なう。このノーマル・
モードにおいては１ビツトのデータの書き込み・読み出
しを行なう毎に行アドレスおよび列アドレスの２つのア
ドレスを取り込む必要があり、更に、書き込み・読み出
しが終了してから内部状態を一度り七ッ卜するため、デ
ータの書き込み・読み出しけロウ・アドレス・ストロー
ブ信号ＲＡＳの周期て規足されるメモリ・サイクル１回
当たりｌビットとなり、高速の書き込み・読み出しには
適していない。
ＲＡＭ の書き込み動作タイミングおよび読み出し動
作タイミングを第３図（ａ）および第３図（ｂ）に示す
。このノーマル・モードでは１ビツトのデータの書き込
み、読み出しを行なうためには１ビツト毎に行アドレス
（Ｒｏｗ Ａｄｄｒｅｓ＋；Ｒ＾）および列アドレス（
Ｏｏｌｕｍｎムｄｄｒｅｓｓ；Ｏム）を外部から印加し
て、所望の１ビツトを選択し、書き込みあるいは読み出
し動作を行なった後に、外部クロックを全てスタンドバ
イの状態にしてダイナミックＲＡＭの内部状態を一度リ
セットし、しかる彼に、次のビットに対応する行アドレ
スおよび列アドレスを新たに取り込んで、２ビツト目の
書き込み、あるいけ読み出しを行なう。このノーマル・
モードにおいては１ビツトのデータの書き込み・読み出
しを行なう毎に行アドレスおよび列アドレスの２つのア
ドレスを取り込む必要があり、更に、書き込み・読み出
しが終了してから内部状態を一度り七ッ卜するため、デ
ータの書き込み・読み出しけロウ・アドレス・ストロー
ブ信号ＲＡＳの周期て規足されるメモリ・サイクル１回
当たりｌビットとなり、高速の書き込み・読み出しには
適していない。
次に嘱このノーマル・モードより高速のデータ書き込み
―読み出しを行なうベージモードにおけるダイナミック
ｌ’１Ｍの書き込み動作タイミングおよび読み出し動作
タイミングを第４図（、）および第４図（ｂ） Ｋ示す
。このベージモードては同じ行アドレス上の異なった列
アドレスのビットに対して書き込み拳読み出しを行なう
ために、１度行アドレスを取り込んでしまえば、あとは
１ビツトに１回ずつ列アドレスを変えていくだけで、同
一行アドレス上のビットに対して、次々に書き込み、読
み出しが行なえる。この４ビツトのベージモードでは一
度行アドレスを取り込んでしまえば、あとは列アドレス
だけの取シ込みてよいこと、および各ビット毎にロウ・
アドレス・ストローブ信号ｉλ−１をリセットする必要
がないので、ノーマル・モードと比較して高速のデータ
書き込み・読み出しが可能となる。
―読み出しを行なうベージモードにおけるダイナミック
ｌ’１Ｍの書き込み動作タイミングおよび読み出し動作
タイミングを第４図（、）および第４図（ｂ） Ｋ示す
。このベージモードては同じ行アドレス上の異なった列
アドレスのビットに対して書き込み拳読み出しを行なう
ために、１度行アドレスを取り込んでしまえば、あとは
１ビツトに１回ずつ列アドレスを変えていくだけで、同
一行アドレス上のビットに対して、次々に書き込み、読
み出しが行なえる。この４ビツトのベージモードでは一
度行アドレスを取り込んでしまえば、あとは列アドレス
だけの取シ込みてよいこと、および各ビット毎にロウ・
アドレス・ストローブ信号ｉλ−１をリセットする必要
がないので、ノーマル・モードと比較して高速のデータ
書き込み・読み出しが可能となる。
しかしながら、従来の半導体メモリのテスト装置てはニ
ブル・モードにおいて、２０ｎｓｓｅのサイクルタイム
てデータ転送が行なわれるため、コンパレータ（４）も
読み出しデータと参照データの比較・判定を２０ ｎ５
ｅｅのサイクルタイムで行なう必要があるが、コンパレ
ータ（４）として通常のＴＴＬ あるいはＬＳＴＴＬで
構成されているゲートを用いた場合にはサイクルタイム
は最小で２０ ｎ５ｅｅ程度であり、タイミング的な余
裕がなく、誤った比較・判定をしてしまうおそれがある
。また、データ転送に見合うだけの高速のコンパレータ
を用いる、場合には装置が高価になるなどの欠点があっ
た。
ブル・モードにおいて、２０ｎｓｓｅのサイクルタイム
てデータ転送が行なわれるため、コンパレータ（４）も
読み出しデータと参照データの比較・判定を２０ ｎ５
ｅｅのサイクルタイムで行なう必要があるが、コンパレ
ータ（４）として通常のＴＴＬ あるいはＬＳＴＴＬで
構成されているゲートを用いた場合にはサイクルタイム
は最小で２０ ｎ５ｅｅ程度であり、タイミング的な余
裕がなく、誤った比較・判定をしてしまうおそれがある
。また、データ転送に見合うだけの高速のコンパレータ
を用いる、場合には装置が高価になるなどの欠点があっ
た。
したがって、この発明の目的は高速のニブルモードで書
き込まれ、読み出される半導体メモリを確実にテストす
ることがてきる半導体メモリのテスト装置を提供するも
のである。
き込まれ、読み出される半導体メモリを確実にテストす
ることがてきる半導体メモリのテスト装置を提供するも
のである。
このような目的を達成するため、この発明は被試験デバ
イスからの出力を一時的に記憶する高速バッファメモリ
と、この高速バッファメモリからの出力をストアする第
１のレジスタと、パターンジェネレータからの参照デー
タをストアする第２のレジスタと、第１のレジスタの内
容と第２のし外スタの内容とをビット毎に同時に比較す
る複数個の比較手段と、この複数個の比較手段の各出方
の論理積をとり、第１のレジスタの内容と第２のレジス
タの内容が全て一致しているか否かを判定する判定手段
とを備え、被試験デバイスをニブルモードでテストする
ものであり、以下実施例を用いて詳細に説明する。
イスからの出力を一時的に記憶する高速バッファメモリ
と、この高速バッファメモリからの出力をストアする第
１のレジスタと、パターンジェネレータからの参照デー
タをストアする第２のレジスタと、第１のレジスタの内
容と第２のし外スタの内容とをビット毎に同時に比較す
る複数個の比較手段と、この複数個の比較手段の各出方
の論理積をとり、第１のレジスタの内容と第２のレジス
タの内容が全て一致しているか否かを判定する判定手段
とを備え、被試験デバイスをニブルモードでテストする
ものであり、以下実施例を用いて詳細に説明する。
第５図はこの発明に係る半導体メモリのテスト装置の一
実施例を示す構成図である。同図において、（７）は書
き込みサイクルタイム１０ ｎ５ｅｅで、読み出しサイ
クルタイム５０ｎｓｅｅである超高速のＥＯＬＲＡＭ％
（８）および（９）ｔｊ：それぞれ省き込みサイクルタ
イム３０ｎｓｅｔの４ビツトの第ルジスタおよび第２レ
ジスタ、（ｌＵａ）〜（］Ｕｄ）けそれぞれ緋他的ＮＯ
Ｒゲートからなるコンパレ〜り、（１１）はアンドゲー
ト、（１２）は出力端子、（１３）は前記ＦｉＯＬＲＡ
練ηから５０ｎｓｅｅのサイクルタイムで読み出された
４ビツトのデータである。
実施例を示す構成図である。同図において、（７）は書
き込みサイクルタイム１０ ｎ５ｅｅで、読み出しサイ
クルタイム５０ｎｓｅｅである超高速のＥＯＬＲＡＭ％
（８）および（９）ｔｊ：それぞれ省き込みサイクルタ
イム３０ｎｓｅｔの４ビツトの第ルジスタおよび第２レ
ジスタ、（ｌＵａ）〜（］Ｕｄ）けそれぞれ緋他的ＮＯ
Ｒゲートからなるコンパレ〜り、（１１）はアンドゲー
ト、（１２）は出力端子、（１３）は前記ＦｉＯＬＲＡ
練ηから５０ｎｓｅｅのサイクルタイムで読み出された
４ビツトのデータである。
次に、上記構成による半導体メモリのテスト装置の動作
について説明する。まず、ニブルモードにおける書き込
み動作については、パターンジェネレータ（２）からダ
イナミックＲＡＭ（１）へサイクルタイム２０ｎｓｅｅ
で４ビツトのデータを転送し、１き込む。次に、ニブル
モードにおける読み出し動作については、ダイナミック
ＲＡＭ（１）からのニブルモードにおける４ビツトのデ
ータが読み出される。
について説明する。まず、ニブルモードにおける書き込
み動作については、パターンジェネレータ（２）からダ
イナミックＲＡＭ（１）へサイクルタイム２０ｎｓｅｅ
で４ビツトのデータを転送し、１き込む。次に、ニブル
モードにおける読み出し動作については、ダイナミック
ＲＡＭ（１）からのニブルモードにおける４ビツトのデ
ータが読み出される。
そして、この読み出しデータはサイクルタイム２０旧ｌ
ｅｅで超高速の［１ｉｏｒ、Ｒｈｙ（７）に転送し、書
き込まれる。このｇｏｔ、ｎＡＭ（７）の書き込みサイ
クルタイムは最少１０ｎｓｅｅ程度であるので、転送サ
イクルタイムが２０ｎ ｓｅ ｃのデータは十分な余裕
をもデ１き込むことができる。このｇＯＬＲＡＦｉｌ力
がニブルモードの４ビツトのデータを取り込んだのち、
ダイナミックＲＡＭ（１）はスタンバイ状態に入る。そ
して、このＥＯＬＲＡＭ（７）に書き込まれた４ビツト
のデータを５０ｎｌＩｅｃのサイクルタイムで読み出し
、４ビツト構成の第ルジスタ（８）に転送する。
ｅｅで超高速の［１ｉｏｒ、Ｒｈｙ（７）に転送し、書
き込まれる。このｇｏｔ、ｎＡＭ（７）の書き込みサイ
クルタイムは最少１０ｎｓｅｅ程度であるので、転送サ
イクルタイムが２０ｎ ｓｅ ｃのデータは十分な余裕
をもデ１き込むことができる。このｇＯＬＲＡＦｉｌ力
がニブルモードの４ビツトのデータを取り込んだのち、
ダイナミックＲＡＭ（１）はスタンバイ状態に入る。そ
して、このＥＯＬＲＡＭ（７）に書き込まれた４ビツト
のデータを５０ｎｌＩｅｃのサイクルタイムで読み出し
、４ビツト構成の第ルジスタ（８）に転送する。
通常のＴＴＬあるｈはＬＳＴＴＬで構成された第ルジス
タ（８）の書き込みサイクルタイムは最小３０ｎＢｅｅ
程度であるので、転送サイクルタイム５０ｒ１８１！ｅ
のデータは十分な余裕をもって取り込むことができる。
タ（８）の書き込みサイクルタイムは最小３０ｎＢｅｅ
程度であるので、転送サイクルタイム５０ｒ１８１！ｅ
のデータは十分な余裕をもって取り込むことができる。
一方、パターンジェネレータ（２）からの４ビツトの参
照データ（５）ヲサイクルタイム５０ｎｓ＠ｅで、４ビ
ツト構成の第２レジスタ（９）に転送される。このよう
にして、第ルジスタ（８）にはダイナミックＲＡＭ（１
）からニブルモードで読み出芒れた４ビツトのデータ（
６）が収納され、第２レジスタ（９）にはパターンジェ
ネレータＣ）からの４ビツトの参照データ（５）が収納
される。したがって、第ルジスタ（８）および第２レジ
スタ（９）Ｆｉ４ビットずつの内容を４個のコンパレー
タ（１，Ｏａｔ〜（］υｄ）に同時に転送する。この第
ルジスタ（８）および第２レジスタ（９）はシリアル入
力・パラレル出力が５１能であり、１ビツトずつ入力さ
れたデータをストアし、出力ｔｉ４ビット同時に行なう
。したがって、４個のコンパレータ（ｌＵａ） 〜（］
（Ｊｄ）はダイナミックＲＡＭ（１）の４ビツトの読み
出しデータ（６〕とパターンジェネレータ（２）からの
４ビツトの参照データ（５）を同時に比較し、両者が一
致していれば高レベル、一致していなければ低レベルを
アンドグー） （１１）に出力する。このとき、第ルジ
スタ（８）および第２レジスタ（９）から各コンパレー
タ（１１Ｊａ）ｍｌｌＪｄ）へ転送されるデータのサイ
クルタイムは約２ＬＩＯｎｓ＠ｅであるので、コンパレ
ータとして通常のＴＴＬあるいはＬ８ＴＴＬ構成のゲー
トを用いても十分な余裕をもって判定することができる
。したがって、アントゲ−）（１１）は読み出しデータ
（６）の４ビツトと参照データ（５）の４ビツトが全て
一致している場合にのみ、出力端子（１２）は高レベル
となり一両者が１ビツトでも異なっている場合には低レ
ベルとなる。そして、不良ビットの内容は各コンパレー
タ（１０ａ）〜（ＩＵｄ）の出力を調べることによって
容易に知ることができる。
照データ（５）ヲサイクルタイム５０ｎｓ＠ｅで、４ビ
ツト構成の第２レジスタ（９）に転送される。このよう
にして、第ルジスタ（８）にはダイナミックＲＡＭ（１
）からニブルモードで読み出芒れた４ビツトのデータ（
６）が収納され、第２レジスタ（９）にはパターンジェ
ネレータＣ）からの４ビツトの参照データ（５）が収納
される。したがって、第ルジスタ（８）および第２レジ
スタ（９）Ｆｉ４ビットずつの内容を４個のコンパレー
タ（１，Ｏａｔ〜（］υｄ）に同時に転送する。この第
ルジスタ（８）および第２レジスタ（９）はシリアル入
力・パラレル出力が５１能であり、１ビツトずつ入力さ
れたデータをストアし、出力ｔｉ４ビット同時に行なう
。したがって、４個のコンパレータ（ｌＵａ） 〜（］
（Ｊｄ）はダイナミックＲＡＭ（１）の４ビツトの読み
出しデータ（６〕とパターンジェネレータ（２）からの
４ビツトの参照データ（５）を同時に比較し、両者が一
致していれば高レベル、一致していなければ低レベルを
アンドグー） （１１）に出力する。このとき、第ルジ
スタ（８）および第２レジスタ（９）から各コンパレー
タ（１１Ｊａ）ｍｌｌＪｄ）へ転送されるデータのサイ
クルタイムは約２ＬＩＯｎｓ＠ｅであるので、コンパレ
ータとして通常のＴＴＬあるいはＬ８ＴＴＬ構成のゲー
トを用いても十分な余裕をもって判定することができる
。したがって、アントゲ−）（１１）は読み出しデータ
（６）の４ビツトと参照データ（５）の４ビツトが全て
一致している場合にのみ、出力端子（１２）は高レベル
となり一両者が１ビツトでも異なっている場合には低レ
ベルとなる。そして、不良ビットの内容は各コンパレー
タ（１０ａ）〜（ＩＵｄ）の出力を調べることによって
容易に知ることができる。
なお、上記実施例では４ビツトのニブルモードの場合を
かしたが、これに限定せず、８ビツトあるいは１６ビツ
トなど任漸、のビット数の場合にも同様に適用できるこ
とはもちろんである。１だ、上記実施例ではニブルモー
ド１サイクル毎にテストを行なう場合を示したが、複数
回のニブルモー場合にも同様にできることはもちろんで
ある。このとき、ニブルモードの出力を高バッファメモ
リに全て収納し、しかる後に４ビツトずつのテストを行
なってもよいことはもちろんである。ｊた、上記実施例
ては高速バッファメモリとしてｅＯＬＲ＾Ｍを用いる場
合を示したが、更に高速のＲＡＭ。
かしたが、これに限定せず、８ビツトあるいは１６ビツ
トなど任漸、のビット数の場合にも同様に適用できるこ
とはもちろんである。１だ、上記実施例ではニブルモー
ド１サイクル毎にテストを行なう場合を示したが、複数
回のニブルモー場合にも同様にできることはもちろんで
ある。このとき、ニブルモードの出力を高バッファメモ
リに全て収納し、しかる後に４ビツトずつのテストを行
なってもよいことはもちろんである。ｊた、上記実施例
ては高速バッファメモリとしてｅＯＬＲ＾Ｍを用いる場
合を示したが、更に高速のＲＡＭ。
例えばＧａＡｇＲＡＭを用いてもよいことはもちろんで
ある。
ある。
以上詳細に説明したように、この発明に係る半導体メモ
リのテスト装置によればニブルモードにおける被試験用
半導体メモリの出力データを、高速のデータ転送に対し
ても確実に比較し、判定することができる。しかも通常
のＴＴＬあるい／ｄＬｓＴＴして構成するゲートを用い
ることができ、テスト装置を安価に構成することができ
るなどの効果がある。
リのテスト装置によればニブルモードにおける被試験用
半導体メモリの出力データを、高速のデータ転送に対し
ても確実に比較し、判定することができる。しかも通常
のＴＴＬあるい／ｄＬｓＴＴして構成するゲートを用い
ることができ、テスト装置を安価に構成することができ
るなどの効果がある。
第１図（ａ）および第１図（ｂ）＃′ｉ従来の半導体メ
モリのテスト装置を示す構成図、第２図（、）および第
２図（ｂ）はそれぞれ第１図（ａ）および第１図（ｂ）
における動作タイミングを示す波形図、第３図（ａ）お
よび第３図（ｂ）は従来のノーマル・モードにおける書
き込みおよび読み出し時の動作タイミングケ示す波形図
、第４図（、）および第４図（ｂ）は従来のベージモー
ドにおける１き込みおよび読み出し時の動作タイミング
を示す波形図、第５図はこの発明に係る半導体メモリの
テスト装置の一実施例を示す構成図である。 （１戸・・・ダイナミックＲＡＭ、（２）・・・・パタ
ーンジェネレータ、（３戸・・・書キ込みテーク、（４
）・・・・コンパレーク、（５）・・・・参照データ、
（６） −−−−読み出しデータ、（７）、−−−ＢＯ
ＬＲＡＭ％（８）・・・・第ルジスタ、（９）・・・・
第２レジスク、（ｌＵａ）〜１１０ｂ） ６ ａ ＩＩ
＠コンパレータ、（１１）＠−ψ・アントゲ−）、（
１２）・・・・出力端子、（１３）・・・Ｑデータ。 代理人 葛 野 信 − 第１図（Ｇ） ０ 第１図（ｂ） ヶ １’ｆｆｌ Ｉ冑 ジ 濃 。 Ｃ
モリのテスト装置を示す構成図、第２図（、）および第
２図（ｂ）はそれぞれ第１図（ａ）および第１図（ｂ）
における動作タイミングを示す波形図、第３図（ａ）お
よび第３図（ｂ）は従来のノーマル・モードにおける書
き込みおよび読み出し時の動作タイミングケ示す波形図
、第４図（、）および第４図（ｂ）は従来のベージモー
ドにおける１き込みおよび読み出し時の動作タイミング
を示す波形図、第５図はこの発明に係る半導体メモリの
テスト装置の一実施例を示す構成図である。 （１戸・・・ダイナミックＲＡＭ、（２）・・・・パタ
ーンジェネレータ、（３戸・・・書キ込みテーク、（４
）・・・・コンパレーク、（５）・・・・参照データ、
（６） −−−−読み出しデータ、（７）、−−−ＢＯ
ＬＲＡＭ％（８）・・・・第ルジスタ、（９）・・・・
第２レジスク、（ｌＵａ）〜１１０ｂ） ６ ａ ＩＩ
＠コンパレータ、（１１）＠−ψ・アントゲ−）、（
１２）・・・・出力端子、（１３）・・・Ｑデータ。 代理人 葛 野 信 − 第１図（Ｇ） ０ 第１図（ｂ） ヶ １’ｆｆｌ Ｉ冑 ジ 濃 。 Ｃ
Claims (2)
- （１）被試験デバイスからの出力を一時的に記憶する高
速バッファメモリと、この高速バッファメモリからの出
力をストアする第１のレジスタと、パターンジェネレー
タからの参照データをストアする第２のレジスタと、第
１のレジスタの内容と第２のレジスタの内容とをビット
毎に同時に比較する複数個の比較手段と、この複数個の
比較手段の各出力の論理積をとり、第１のレジスタの内
容と第２のレジスタの内容が全て一致しているか否かを
判定する判定手段とを備え、被試験デバイスをニブルモ
ードでテストすることを特徴とする半導体メモリのテス
ト装置。 - （２）前記第１のレジスタおよび第２のレジスタのビッ
ト長、比較手段の個数および判定手段の入力数がニブル
モードのピット数に等しいことを特徴とする特許請求の
範囲第１項記載の半導体メモリのテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115934A JPS598197A (ja) | 1982-07-02 | 1982-07-02 | 半導体メモリのテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115934A JPS598197A (ja) | 1982-07-02 | 1982-07-02 | 半導体メモリのテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598197A true JPS598197A (ja) | 1984-01-17 |
Family
ID=14674797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115934A Pending JPS598197A (ja) | 1982-07-02 | 1982-07-02 | 半導体メモリのテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598197A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415677A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Integrated circuit |
| US5428575A (en) * | 1992-08-28 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with comparing circuit for facilitating test mode |
-
1982
- 1982-07-02 JP JP57115934A patent/JPS598197A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415677A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Integrated circuit |
| US5428575A (en) * | 1992-08-28 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with comparing circuit for facilitating test mode |
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