JPH0746495B2 - Ｄｒａｍのパリティ生成・チェック方式 - Google Patents
Ｄｒａｍのパリティ生成・チェック方式Info
- Publication number
- JPH0746495B2 JPH0746495B2 JP1158000A JP15800089A JPH0746495B2 JP H0746495 B2 JPH0746495 B2 JP H0746495B2 JP 1158000 A JP1158000 A JP 1158000A JP 15800089 A JP15800089 A JP 15800089A JP H0746495 B2 JPH0746495 B2 JP H0746495B2
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- JP
- Japan
- Prior art keywords
- dram
- parity
- bit
- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔概要〕 DRAMに書き込んだデータのパリティビットの生成および
パリティチェックを行うパリティ生成・チェック方式に
関し、 CPUなどがDRAMアクセス時にデータのみをライト／リー
ドし、リフレッシュ時にパリティビットの生成・書き込
みおよび読み出し・パリティチェックを行い、メモリア
クセス速度を高速化することを目的とし、 データを書き込むDRAMアレーと、このDRAMアレーに対応
づけてパリティデータを書き込むDRAMパリティビット
と、上記DRAMアレーに対してデータを書き込んだときに
オンにセットするDRAMライドビットとを備え、CPUなど
が上記DRAMアレーをライト／リードアクセスすると共に
ライトアクセス時に上記DRAMライトビットをオンにセッ
トし、リフレッシュ時に上記DRAMライトビットがオンの
場合、DRAMアレーから読み出したデータからパリティビ
ットを生成してDRAMパリティビットに書き込むと共に当
該DRAMライトビットをオフにし、一方、オフの場合、DR
AMアレーから読み出したデータおよび上記DRAMパリティ
ビットから読み出したパリティビットをもとにパリティ
チェックを行うように構成する。
パリティチェックを行うパリティ生成・チェック方式に
関し、 CPUなどがDRAMアクセス時にデータのみをライト／リー
ドし、リフレッシュ時にパリティビットの生成・書き込
みおよび読み出し・パリティチェックを行い、メモリア
クセス速度を高速化することを目的とし、 データを書き込むDRAMアレーと、このDRAMアレーに対応
づけてパリティデータを書き込むDRAMパリティビット
と、上記DRAMアレーに対してデータを書き込んだときに
オンにセットするDRAMライドビットとを備え、CPUなど
が上記DRAMアレーをライト／リードアクセスすると共に
ライトアクセス時に上記DRAMライトビットをオンにセッ
トし、リフレッシュ時に上記DRAMライトビットがオンの
場合、DRAMアレーから読み出したデータからパリティビ
ットを生成してDRAMパリティビットに書き込むと共に当
該DRAMライトビットをオフにし、一方、オフの場合、DR
AMアレーから読み出したデータおよび上記DRAMパリティ
ビットから読み出したパリティビットをもとにパリティ
チェックを行うように構成する。
本発明は、DRAMに書き込んだデータのパリティビットの
生成およびパリティチェックを行うDRAMのパリティ生成
・チェック方式に関するものである。
生成およびパリティチェックを行うDRAMのパリティ生成
・チェック方式に関するものである。
従来、DRAMなどを用いた記憶装置において、データの信
頼性を向上させるために、第５図に示すように、例えば
データ８ビットに１ビットのパリティビットを付加して
９ビットを組としてDRAMなどに書き込む。そして、読み
出し時にこのパリティビットによって８ビットのデータ
のパリティチェックを行うようにしていた。
頼性を向上させるために、第５図に示すように、例えば
データ８ビットに１ビットのパリティビットを付加して
９ビットを組としてDRAMなどに書き込む。そして、読み
出し時にこのパリティビットによって８ビットのデータ
のパリティチェックを行うようにしていた。
このため、データをDRAMなどに書き込む時およびDRAMな
どからデータを読み出す時に、パリティビットの生成・
書き込みおよび読み出しパリティチェックを行うための
遅延などを考慮して、第６図に示すように、CPUからの
メモリアクセスにウェイトTW2を更に設ける必要があ
り、メモリアクセス速度が低下してしまうという問題が
あった。
どからデータを読み出す時に、パリティビットの生成・
書き込みおよび読み出しパリティチェックを行うための
遅延などを考慮して、第６図に示すように、CPUからの
メモリアクセスにウェイトTW2を更に設ける必要があ
り、メモリアクセス速度が低下してしまうという問題が
あった。
本発明は、CPUなどがDRAMアクセス時にデータのみをラ
イト／リードし、リフレッシュ時にパリティビットの生
成・書き込みおよび読み出し・パリティチェックを行
い、メモリアクセス速度を高速化することを目的として
いる。
イト／リードし、リフレッシュ時にパリティビットの生
成・書き込みおよび読み出し・パリティチェックを行
い、メモリアクセス速度を高速化することを目的として
いる。
第１図を参照して課題を解決する手段を説明する。
第１図において、DRAMアレー１は、データを書き込むDR
AMを用いて構成したメモリアレーである。
AMを用いて構成したメモリアレーである。
DRAMパリティビット３は、DRAMアレー１に対応づけてパ
リティデータを書き込むDRAMを用いて構成したメモリで
ある。
リティデータを書き込むDRAMを用いて構成したメモリで
ある。
DRAMライトビット４は、DRAMアレー１に対してデータを
書き込んだときにオンにセットするDRAMを用いて構成し
たメモリである。
書き込んだときにオンにセットするDRAMを用いて構成し
たメモリである。
パリティジェネレータ２は、DRAMアレー１から読み出し
たデータのパリティデータを生成するものである。
たデータのパリティデータを生成するものである。
パリティ検出回路６は、DRAMアレー１から読み出したデ
ータおよびDRAMパリティビット３から読み出したパリテ
ィビットをもとにパリティチェックを行うものである。
ータおよびDRAMパリティビット３から読み出したパリテ
ィビットをもとにパリティチェックを行うものである。
本発明は、第１図に示すように、CPUなどがDRAMアレー
１に対してデータのみの書き込みあるいは読み出しを行
うようにしている。また、リフレッシュ時にDRAMアレー
１から読み出したデータについて、DRAMライトビット４
がオンの場合、DRAMアレー１から読み出したデータから
パリティビットを生成してDRAMパリティビット３に書き
込み、一方、DRAMライトビット４がオフの場合、DRAMア
レー１から読み出したデータおよびDRAMパリティビット
３から読み出したパリティビットをもとにパリティ検出
回路６がパリティチェックを行うようにしている。
１に対してデータのみの書き込みあるいは読み出しを行
うようにしている。また、リフレッシュ時にDRAMアレー
１から読み出したデータについて、DRAMライトビット４
がオンの場合、DRAMアレー１から読み出したデータから
パリティビットを生成してDRAMパリティビット３に書き
込み、一方、DRAMライトビット４がオフの場合、DRAMア
レー１から読み出したデータおよびDRAMパリティビット
３から読み出したパリティビットをもとにパリティ検出
回路６がパリティチェックを行うようにしている。
従って、CPUなどがDRAMアレー１をライト／リードアク
セスする時にパリティビットの生成・書き込みあるいは
パリティチェックを行うことによる遅延を考慮したウェ
イトTWを設ける必要がなくなり、高速にDRAMアレーをア
クセスすることが可能となる。
セスする時にパリティビットの生成・書き込みあるいは
パリティチェックを行うことによる遅延を考慮したウェ
イトTWを設ける必要がなくなり、高速にDRAMアレーをア
クセスすることが可能となる。
次に、第１図から第４図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図において、DRAMアレー１は、DRAアレー１−１、
１−２から構成され、DRAM（ダイナミックランダムアク
セスメモリ）の例えば16ビットを１アドレスに割り当て
たメモリアレーである。このうちの８ビット毎に、１ビ
ットのDRAMパリティビット３−１、３−２を付加し、合
計９ビットの２組から構成されている。
１−２から構成され、DRAM（ダイナミックランダムアク
セスメモリ）の例えば16ビットを１アドレスに割り当て
たメモリアレーである。このうちの８ビット毎に、１ビ
ットのDRAMパリティビット３−１、３−２を付加し、合
計９ビットの２組から構成されている。
パリティジェネレータ２は、パリティジェネレータ２−
１、２−２から構成され、DRAMアレー１−１、１−２か
らそれぞれ読み出したデータのパリティビットを生成す
るものである。
１、２−２から構成され、DRAMアレー１−１、１−２か
らそれぞれ読み出したデータのパリティビットを生成す
るものである。
DRAMパリティビット３は、DRAMパリティビット３−１、
３−２から構成され、DRAMアレー１に対応づけて１ビッ
トのパリティデータをそれぞれ書き込むDRAMを用いて構
成したメモリである。
３−２から構成され、DRAMアレー１に対応づけて１ビッ
トのパリティデータをそれぞれ書き込むDRAMを用いて構
成したメモリである。
DRAMライトビット４は、DRAMアレー１に対してデータを
書き込んだときにオンにセットするDRAMを用いて構成し
た１ビットのメモリである。
書き込んだときにオンにセットするDRAMを用いて構成し
た１ビットのメモリである。
ライト信号コントロール回路５は、＊WE（書き込み信
号）、REFRESH（リフレッシュ信号）を入力とし、DRAM
パリティビット３−１、３−２、DRAMライトビット４な
どへの書き込み信号などを生成するものである。
号）、REFRESH（リフレッシュ信号）を入力とし、DRAM
パリティビット３−１、３−２、DRAMライトビット４な
どへの書き込み信号などを生成するものである。
パリティ検出回路６は、パリティジェネレータ２−１、
２−２からのパリティビットと、DRAMパリティビット３
−１、３−２から読み出したパリティビットとを入力と
し、DRAMアレー１−１、１−２から読みだしたデータの
パリティチェックを行うものである。
２−２からのパリティビットと、DRAMパリティビット３
−１、３−２から読み出したパリティビットとを入力と
し、DRAMアレー１−１、１−２から読みだしたデータの
パリティチェックを行うものである。
次に、第２図フローチャートを用いて第１図構成の動作
を順次詳細に説明する。
を順次詳細に説明する。
（１） CPUなどがDRAMアレー１−１、１−２をアクセ
スする場合の動作： 、・・・は、W/RおよびＷ時にライントビットをオ
ンにセットする。これは、CPUなどがDRAMアレー１をラ
イトアクセス（Ｗ）したときに、入力データバスを介し
てデータをDRAMアレー１−１、１−２に入力および＊RA
S、＊CAS、＊WEを当該DRAMアレー１−１、１−２に供給
して書き込むと共に、DRAMライトビット４をオンにセッ
トしてデータを書き込んだ旨を表示する。また、CPUな
どがリードアクセスしたときに、＊RAS、＊CAS、WEをDR
AMアレー１−１、１−２に供給し、出力データバスから
データを送出する。
スする場合の動作： 、・・・は、W/RおよびＷ時にライントビットをオ
ンにセットする。これは、CPUなどがDRAMアレー１をラ
イトアクセス（Ｗ）したときに、入力データバスを介し
てデータをDRAMアレー１−１、１−２に入力および＊RA
S、＊CAS、＊WEを当該DRAMアレー１−１、１−２に供給
して書き込むと共に、DRAMライトビット４をオンにセッ
トしてデータを書き込んだ旨を表示する。また、CPUな
どがリードアクセスしたときに、＊RAS、＊CAS、WEをDR
AMアレー１−１、１−２に供給し、出力データバスから
データを送出する。
従って、CPUなどがDRAMアレー１−１、１−２をライト
／リードアクセスするときに従来のようにパリティビッ
ト生成・書き込みあるいはパリティビットの読み出し・
チェックを行う必要がなく、これらによる遅延を考慮し
てウェイトサイクルTWをDRAMアクセスに設ける必要がな
く（第３図TW2を設ける必要がなく）、高速にDRAMアレ
ー１−１、１−２をアクセスすることが可能となる。
／リードアクセスするときに従来のようにパリティビッ
ト生成・書き込みあるいはパリティビットの読み出し・
チェックを行う必要がなく、これらによる遅延を考慮し
てウェイトサイクルTWをDRAMアクセスに設ける必要がな
く（第３図TW2を設ける必要がなく）、高速にDRAMアレ
ー１−１、１−２をアクセスすることが可能となる。
（２） リフレッシュ時におけるパリティビットの生成
・書き込みおよびパリティチェックの場合の動作： は、DRAMライトビット４がオンか否かを判別する。YE
Sの場合（パリティ未書き込みの場合）には、、で
パリティビットの書き込みを行う。NOの場合（パリティ
書き込み済の場合）には、、でパリティチェックを
行う。以下説明する。
・書き込みおよびパリティチェックの場合の動作： は、DRAMライトビット４がオンか否かを判別する。YE
Sの場合（パリティ未書き込みの場合）には、、で
パリティビットの書き込みを行う。NOの場合（パリティ
書き込み済の場合）には、、でパリティチェックを
行う。以下説明する。
は、＊RAS、＊CASをDRAMアレー１−１、１−２に入力
して読み出したデータについてパリティジェネレータ２
−１、２−２によって生成したパリティビットをパリテ
ィ検出回路６に入力すると共に、DRAMパリティビット３
−１、３−２から読み出したパリティビットを当該パリ
ティビット検出回路６に入力し、両者を比較してパリテ
ィチェックを行う。このパリティチェックの結果につい
て、でOKであれば、で次のアドレスについて以降
を実行し、一方、でNOであれば、パリティーエラーと
する。
して読み出したデータについてパリティジェネレータ２
−１、２−２によって生成したパリティビットをパリテ
ィ検出回路６に入力すると共に、DRAMパリティビット３
−１、３−２から読み出したパリティビットを当該パリ
ティビット検出回路６に入力し、両者を比較してパリテ
ィチェックを行う。このパリティチェックの結果につい
て、でOKであれば、で次のアドレスについて以降
を実行し、一方、でNOであれば、パリティーエラーと
する。
は、＊RAS、＊CAS、WEをDRAMアレー１−１、１−２に
入力して読み出したデータについてパリティジェネレー
タ２−１、２−２によって生成したパリティビットを、
でDRAMパリティビット３−１、３−２に書き込む。こ
の際、パリティビット検出回路６にマスクを行い、パリ
ティエラーが発生しないようにすると共に、DRAMライト
ビット４をオフにリセットする（パリティビット書き込
んだ旨を表示しておく）。
入力して読み出したデータについてパリティジェネレー
タ２−１、２−２によって生成したパリティビットを、
でDRAMパリティビット３−１、３−２に書き込む。こ
の際、パリティビット検出回路６にマスクを行い、パリ
ティエラーが発生しないようにすると共に、DRAMライト
ビット４をオフにリセットする（パリティビット書き込
んだ旨を表示しておく）。
従って、リフレッシュ時に、DRAMライトビット４を参照
してパリティ未書き込みと判明したときにDRAMパリティ
ビット３−１、３−２に対して生成したパリティビット
を書き込み、一方、パリティ書き込み済と判明したとき
にDRAMアレー１−１、１−２のパリティチェックを行う
ことにより、CPUなどがDRAMアレー１−１、１−２をア
クセスするサイクルに遅延を与えることなく、パリティ
ビットの生成・書き込みおよびパリティチェックを行う
ことが可能となる。
してパリティ未書き込みと判明したときにDRAMパリティ
ビット３−１、３−２に対して生成したパリティビット
を書き込み、一方、パリティ書き込み済と判明したとき
にDRAMアレー１−１、１−２のパリティチェックを行う
ことにより、CPUなどがDRAMアレー１−１、１−２をア
クセスするサイクルに遅延を与えることなく、パリティ
ビットの生成・書き込みおよびパリティチェックを行う
ことが可能となる。
第３図は、本発明のリード時の波形図を示す。これは、
CPUなどがDRAMアレー１−１、１−２をリードアクセス
する時の波形図であって、図中斜線を用いて示すよう
に、１つのウェイトサイクルTW1のみでデータを読み出
すことができる。尚、従来は第６図の斜線部に示すよう
にウェイトサイクルTW2のときにデータを読み出すよう
にしていた。
CPUなどがDRAMアレー１−１、１−２をリードアクセス
する時の波形図であって、図中斜線を用いて示すよう
に、１つのウェイトサイクルTW1のみでデータを読み出
すことができる。尚、従来は第６図の斜線部に示すよう
にウェイトサイクルTW2のときにデータを読み出すよう
にしていた。
ここで、第３図において、SYSCLOCKはシステムクロッ
ク、CPUCLOCKはCPUが動作するクロック、TWはウェイト
サイクル、ALEはアドレスラッチ信号、＊RDはリード信
号、＊READYはレディ信号（本信号によってウェイトサ
イルクTW1を挿入する）、アドレス／データはDRAMアレ
ー１−１、１−２に入力するアドレス／データを表す。
ク、CPUCLOCKはCPUが動作するクロック、TWはウェイト
サイクル、ALEはアドレスラッチ信号、＊RDはリード信
号、＊READYはレディ信号（本信号によってウェイトサ
イルクTW1を挿入する）、アドレス／データはDRAMアレ
ー１−１、１−２に入力するアドレス／データを表す。
第４図は、本発明のリフレッシュ時のパリティ生成／チ
ェック波形図を示す。これは、リフレッシュ時にDRAMア
レー１−１、１−２から読み出したデータから生成した
パリティビットをDRAMパリティビット３−１、３−２に
書き込んだり、あるいはDRAMアレー１−１、１−２から
読み出したデータから生成したパリティビットをパリテ
ィ検出回路６に入力すると共にDRAMパリティビット３−
１、３−２から読み出したパリティビットを当該パリテ
ィ検出回路６に入力し、両者を比較してパリティチェッ
クを行うときの波形図を示す。
ェック波形図を示す。これは、リフレッシュ時にDRAMア
レー１−１、１−２から読み出したデータから生成した
パリティビットをDRAMパリティビット３−１、３−２に
書き込んだり、あるいはDRAMアレー１−１、１−２から
読み出したデータから生成したパリティビットをパリテ
ィ検出回路６に入力すると共にDRAMパリティビット３−
１、３−２から読み出したパリティビットを当該パリテ
ィ検出回路６に入力し、両者を比較してパリティチェッ
クを行うときの波形図を示す。
尚、図中、RDXXはリードデータ、RPLDT、RPUDTはDRAMパ
リティビット３−１、３−２から読み出したパリティビ
ット、WPLDT、WPUDTはDRAMパリティビット３−１、３−
２に書き込むためのパリティビット、WDTBはDRAMライト
ビット４に書き込むためのビットを表す（第１図参
照）。
リティビット３−１、３−２から読み出したパリティビ
ット、WPLDT、WPUDTはDRAMパリティビット３−１、３−
２に書き込むためのパリティビット、WDTBはDRAMライト
ビット４に書き込むためのビットを表す（第１図参
照）。
以上説明したように、本発明によれば、CPUなどがDRAM
アレー１をアクセスするときにデータのみのライト／リ
ードを行い、パリティビットの生成・書き込み／パリテ
ィチェックについてリフレッシュ時に行う構成を採用し
ているため、CPUなどがDRAMアレー１をアクセスする時
にパリティビットの生成／チェックを行うことによる遅
延を考慮したウェイトTWを設ける必要がなく、高速にDR
AMアレー１をアクセスすることができる。
アレー１をアクセスするときにデータのみのライト／リ
ードを行い、パリティビットの生成・書き込み／パリテ
ィチェックについてリフレッシュ時に行う構成を採用し
ているため、CPUなどがDRAMアレー１をアクセスする時
にパリティビットの生成／チェックを行うことによる遅
延を考慮したウェイトTWを設ける必要がなく、高速にDR
AMアレー１をアクセスすることができる。
第１図は本発明の１実施例構成図、第２図は本発明の動
作説明フローチャート、第３図は本発明のリード時の波
形図、第４図は本発明のリフレッシュ時のパリティ生成
／チェック波形図、第５図は従来回路例、第６図は従来
回路の波形図を示す。 図中、１、１−１、１−２はDRAMアレー、２、２−１、
２−２はパリティジェネレータ、３、３−１、３−２は
DRAMパリティビット、４はDRAMライトビット、６はパリ
ティ検出回路を表す。
作説明フローチャート、第３図は本発明のリード時の波
形図、第４図は本発明のリフレッシュ時のパリティ生成
／チェック波形図、第５図は従来回路例、第６図は従来
回路の波形図を示す。 図中、１、１−１、１−２はDRAMアレー、２、２−１、
２−２はパリティジェネレータ、３、３−１、３−２は
DRAMパリティビット、４はDRAMライトビット、６はパリ
ティ検出回路を表す。
Claims (1)
- 【請求項１】DRAMに書き込んだデータのパリティビット
の生成およびパリティチェックを行うパリティ生成・チ
ェック方式において、 データを書き込むDRAMアレー（１）と、 このDRAMアレー（１）に対応づけてパリティデータを書
き込むDRAMパリティビット（３）と、 上記DRAMアレー（１）に対してデータを書き込んだとき
にオンにセットするDRAMライトビット（４）とを備え、 CPUなどが上記DRAMアレー（１）をライト／リードアク
セスすると共にライトアクセス時に上記DRAMライトビッ
ト（４）をオンにセットし、 リフレッシュ時に上記DRAMライトビット（４）がオンの
場合、DRAMアレー（１）から読み出したデータからパリ
ティビットを生成してDRAMパリティビット（３）に書き
込むと共に当該DRAMライトビット（４）をオフにし、一
方、オフの場合、DRAMアレー（１）から読み出したデー
タおよび上記DRAMパリティビット（３）から読み出した
パリティビットをもとにパリティチェックを行うように
構成したことを特徴とするDRAMのパリティ生成・チェッ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158000A JPH0746495B2 (ja) | 1989-06-20 | 1989-06-20 | Ｄｒａｍのパリティ生成・チェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158000A JPH0746495B2 (ja) | 1989-06-20 | 1989-06-20 | Ｄｒａｍのパリティ生成・チェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323587A JPH0323587A (ja) | 1991-01-31 |
| JPH0746495B2 true JPH0746495B2 (ja) | 1995-05-17 |
Family
ID=15662061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158000A Expired - Lifetime JPH0746495B2 (ja) | 1989-06-20 | 1989-06-20 | Ｄｒａｍのパリティ生成・チェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746495B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002056671A (ja) | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置 |
| JP5570252B2 (ja) * | 2010-03-05 | 2014-08-13 | 三菱電機株式会社 | エラーチェック装置、エラーチェック方法およびエラーチェックプログラム |
-
1989
- 1989-06-20 JP JP1158000A patent/JPH0746495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323587A (ja) | 1991-01-31 |
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