JPH03209699A - セルフチェック回路つきパターンメモリ回路 - Google Patents
セルフチェック回路つきパターンメモリ回路Info
- Publication number
- JPH03209699A JPH03209699A JP2004331A JP433190A JPH03209699A JP H03209699 A JPH03209699 A JP H03209699A JP 2004331 A JP2004331 A JP 2004331A JP 433190 A JP433190 A JP 433190A JP H03209699 A JPH03209699 A JP H03209699A
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- JP
- Japan
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- pattern memory
- memory
- generator
- test
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 71
- 238000012360 testing method Methods 0.000 claims abstract description 48
- 238000007689 inspection Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＬＳＩなどのデバイスを高速で試験するこ
とができる、セルフチェック回路つきパターンメモリ回
路についてのものである。
とができる、セルフチェック回路つきパターンメモリ回
路についてのものである。
Ｃ１ｉｌｉ来の技術］
近年、デバイスの高集積化による機能の複雑化並びに多
ビン化に伴いパターンメモリの記憶容量が膨大化してい
る。
ビン化に伴いパターンメモリの記憶容量が膨大化してい
る。
このためパターンメモリの不良検出の確認に要する時間
が長くなってきている。
が長くなってきている。
次に、従来技術による構成図を第３図により説明する、
第３ＵｊＩの１１はタイミング信号発生器、１２は（“
ｐｕ、１３はセレクタ、１４はカウンタ、１５はレジス
タ、１６はパターンメモリ、１７はレジスタ、１８は測
定されるデバイスである。
ｐｕ、１３はセレクタ、１４はカウンタ、１５はレジス
タ、１６はパターンメモリ、１７はレジスタ、１８は測
定されるデバイスである。
従来技術によるパターンメモリ１６のチエツクは、ＣＰ
Ｕ１２からチエツクしたいアドレスをカウンタ１４に呼
ひ出し、次に書き込みデータをレジスタ１５にセラｌ−
して、ＣＰＵ１２からの書き込み１ｇ号によりパターン
メモリ１６にデータを書き込む。
Ｕ１２からチエツクしたいアドレスをカウンタ１４に呼
ひ出し、次に書き込みデータをレジスタ１５にセラｌ−
して、ＣＰＵ１２からの書き込み１ｇ号によりパターン
メモリ１６にデータを書き込む。
そのｔｔ、ＣＰＵ１２からカウンタ１４に読み返したい
アドレスをセットして、インプットストローブでＣＰＵ
１２にデータを読み込み、書き込みデータと比較して、
パターンメモリ１６が正常にリード・ライトできるかど
うか確認する。
アドレスをセットして、インプットストローブでＣＰＵ
１２にデータを読み込み、書き込みデータと比較して、
パターンメモリ１６が正常にリード・ライトできるかど
うか確認する。
［発明が解決しようとする課舵］
第３図のパターンメモリ１６のチエツクは、ＣＰＬ！１
２からＣＰ Ｕサイクルでリート・ライトのチエ・ツク
をしているので、２５６ピンの２５６ＫＷで４時間程か
かつてしまう。
２からＣＰ Ｕサイクルでリート・ライトのチエ・ツク
をしているので、２５６ピンの２５６ＫＷで４時間程か
かつてしまう。
また、現在はＣＰＵ１２でメモリチエツクをしているの
で、検査周波数はＣＰＵサイクルで決まる。例えば、ラ
イトで１μｓ、リードで３μｓ程度である。
で、検査周波数はＣＰＵサイクルで決まる。例えば、ラ
イトで１μｓ、リードで３μｓ程度である。
しかし、実際にデハ、イス１８をテストするときは、ア
ドレスとインプットストローブのセットアツプは数＋１
１５で動作する。
ドレスとインプットストローブのセットアツプは数＋１
１５で動作する。
このため、現在のメモリチエツクでは、セットアツプな
どの時間的要素を含んだ故障は検出できない。
どの時間的要素を含んだ故障は検出できない。
この発明は、ソフトウェアではなく、ハードウェアでメ
モリをチエツクすることにより、チエツク時間を短くし
、高速試験ができるようにすることを目的とする。
モリをチエツクすることにより、チエツク時間を短くし
、高速試験ができるようにすることを目的とする。
［課題を解決するための手段］
この目的を達成するため、この発明では、パターンメモ
リ７のライトパルスを発生する検査用タイミング発生器
２と、パターンメモリ７のアドレスを発生する検査用ア
ドレス発生器４と、パターンメモリ７のデータを発生す
るとともに、パターンメモリ７の期待値データを発生す
る検査用データ発生器６と、パターンメモリ７のデータ
出力と検査用データ発生器６からの期待値データを入力
とする検査用比較器（８）とを備え、検査時にパターン
メモリ（７）にエラーが発生したときに、検査用アドレ
ス発生器４のカウンタを停止させる。
リ７のライトパルスを発生する検査用タイミング発生器
２と、パターンメモリ７のアドレスを発生する検査用ア
ドレス発生器４と、パターンメモリ７のデータを発生す
るとともに、パターンメモリ７の期待値データを発生す
る検査用データ発生器６と、パターンメモリ７のデータ
出力と検査用データ発生器６からの期待値データを入力
とする検査用比較器（８）とを備え、検査時にパターン
メモリ（７）にエラーが発生したときに、検査用アドレ
ス発生器４のカウンタを停止させる。
また、パターンメモリ７のライトパルスを発生する検査
用タイミング発生器２と、パターンメモリ７のアドレス
を発生する検査用アドレス発生器４と、パターンメモリ
７のデータを発生するとともに、パターンメモリ７の期
待値データを発生する検査用データ発生器６と、パター
ンメモリ７のデータ出力と検査用データ発生器６からの
期待値データを入力とする検査用比較器８と、検査用比
較器８の出力からパターンメモリ７のエラーを書き込む
エラーアドレス書込み用メモリ１０とを備え、パターン
メモリ７の全アドレスを検査してからメモリ１０に書き
込まれたフェイルアドレスを読み返す。
用タイミング発生器２と、パターンメモリ７のアドレス
を発生する検査用アドレス発生器４と、パターンメモリ
７のデータを発生するとともに、パターンメモリ７の期
待値データを発生する検査用データ発生器６と、パター
ンメモリ７のデータ出力と検査用データ発生器６からの
期待値データを入力とする検査用比較器８と、検査用比
較器８の出力からパターンメモリ７のエラーを書き込む
エラーアドレス書込み用メモリ１０とを備え、パターン
メモリ７の全アドレスを検査してからメモリ１０に書き
込まれたフェイルアドレスを読み返す。
次に、この発明によるセルフチェック回路つきパターン
メモリ回路の構成図を第１図により説明する。
メモリ回路の構成図を第１図により説明する。
第１図のタイミング発生器１、パターンコントロール３
は従来技術にも使用されているものである、 セレクタ５Ａ〜５Ｃは、従来技術用と検査用を切り換え
るためのものである。
は従来技術にも使用されているものである、 セレクタ５Ａ〜５Ｃは、従来技術用と検査用を切り換え
るためのものである。
検査用タイミング発生器２はパターンメモリ７の検査用
ライトパルスを発生し、検査用アドレス発生器４はパタ
ーンメモリ７の検査用アドレスを発生する。
ライトパルスを発生し、検査用アドレス発生器４はパタ
ーンメモリ７の検査用アドレスを発生する。
検査用データ発生器６は、パターンメモリ７の検査用デ
ータを発生ずるとともに、パターンメモリ７の期待値デ
ータを発生する。
ータを発生ずるとともに、パターンメモリ７の期待値デ
ータを発生する。
検査用比較器８には、パターンメモリ７のデータ出力と
検査用データ発生器６からの期待値データか供給される
。
検査用データ発生器６からの期待値データか供給される
。
パターンメモリ７を検査するときは、セレクタ５八〜５
Ｃをそれぞれ検査用の発生器に切り換え、ＣＰＵハスで
指定された周波数により、検査用タイミング発生器２か
らライトパルスがパターンメモリ７に送られ、書き込み
動作が行われる。
Ｃをそれぞれ検査用の発生器に切り換え、ＣＰＵハスで
指定された周波数により、検査用タイミング発生器２か
らライトパルスがパターンメモリ７に送られ、書き込み
動作が行われる。
次に、読み出し動作が行なわれ、検査用データ発生器６
から検査用比較器８に対して期待値データが供給され、
パターンメモリ７のデータ出力と比較され、エラーが発
生した場合は、検査用アドレス発生器４のカウンタを停
止させて、どのアドレスでエラーが発生したのかをＣＰ
Ｕバスに返す。
から検査用比較器８に対して期待値データが供給され、
パターンメモリ７のデータ出力と比較され、エラーが発
生した場合は、検査用アドレス発生器４のカウンタを停
止させて、どのアドレスでエラーが発生したのかをＣＰ
Ｕバスに返す。
次に、この発明による他のセルフチェック回路つきパタ
ーンメモリ回路の構成図を第２図により説明する。
ーンメモリ回路の構成図を第２図により説明する。
第２図は第１図にエラーアドレス書込み用メモリ１０を
追加したものである、 第２図では、全アドレスを検査してから、メモリ１０を
読み返すようにして、エラーを検出する。
追加したものである、 第２図では、全アドレスを検査してから、メモリ１０を
読み返すようにして、エラーを検出する。
第１図では、エラーが発生したときは、検査用アドレス
発生器４のカウンタを停止させる。
発生器４のカウンタを停止させる。
次に、この発明による池のセルフチエ・７り回路つきパ
ターンメモリ回路の構成図を第２図により説明する。
ターンメモリ回路の構成図を第２図により説明する。
第２図は、第１図の構成の他に、エラー信号を嘗き込む
メモリ１０を備え、全アドレスを検査してから、メモリ
１０を読み返すようにしたものである。
メモリ１０を備え、全アドレスを検査してから、メモリ
１０を読み返すようにしたものである。
また、検査用にタイミング発生器２をもち、ライトパル
ス、アドレス、データのタイミングを変化させることが
できるので、セットアツプタイム、ホールドタイムのマ
ージンを検査することもできる。
ス、アドレス、データのタイミングを変化させることが
できるので、セットアツプタイム、ホールドタイムのマ
ージンを検査することもできる。
全体の制御は、検査用タイミング発生器２が制御してい
る。
る。
［発明の効果］
この発明によれば、次のような効果がある。
げ）メモリのチエツク時間を短縮することができる。
（イ）デバイスをテストするときと同じ周波数で試験す
ることができるので、故障検出率が向上する。
ることができるので、故障検出率が向上する。
（つ）検査用のタイミング発生器をもつことにより、セ
ットアツプタイム、ホールドタイムのマージンを検査す
ることができる。
ットアツプタイム、ホールドタイムのマージンを検査す
ることができる。
第１図はこの発明によるセルフチェック回路つきパター
ンメモリ回路の構成図、第２図はこの発明による池のセ
ルフチェック回路つきパターンメモリ回路の構成図、第
３図は従来技術による構成図である。 １・・・・・・タイミング発生器、 ２・・・・・・検査用タイミング発生器、３・・・・・
・パターンコントロール。 ４・・・・・・検査用アドレス発生器、５Ａ〜５Ｃ・・
・・・・セレクタ、 ６・・・・・・検査用データ発生器、 ７・・・・・・パターンメモリ、 ８・・・・・・検査用比較器、 ９・・・・・・デバイス、 １０・・・・・・エラーアドレス書込み用メモリ。
ンメモリ回路の構成図、第２図はこの発明による池のセ
ルフチェック回路つきパターンメモリ回路の構成図、第
３図は従来技術による構成図である。 １・・・・・・タイミング発生器、 ２・・・・・・検査用タイミング発生器、３・・・・・
・パターンコントロール。 ４・・・・・・検査用アドレス発生器、５Ａ〜５Ｃ・・
・・・・セレクタ、 ６・・・・・・検査用データ発生器、 ７・・・・・・パターンメモリ、 ８・・・・・・検査用比較器、 ９・・・・・・デバイス、 １０・・・・・・エラーアドレス書込み用メモリ。
Claims (1)
- 【特許請求の範囲】 １、パターンメモリ（７）のライトパルスを発生する検
査用タイミング発生器（２）と、 パターンメモリ（７）のアドレスを発生する検査用アド
レス発生器（４）と、 パターンメモリ（７）の検査データを発生するとともに
、パターンメモリ（７）の期待値データを発生する検査
用データ発生器（６）と、パターンメモリ（７）のデー
タ出力と検査用データ発生器（６）からの期待値データ
を入力とする検査用比較器（８）とを備え、 パターンメモリ（７）にエラーが発生したときに、検査
用アドレス発生器（４）のカウンタを停止させることを
特徴とするセルフチェック回路つきパターンメモリ回路
。 ２、パターンメモリ（７）のライトパルスを発生する検
査用タイミング発生器（２）と、 パターンメモリ（７）のアドレスを発生する検査用アド
レス発生器（４）と、 パターンメモリ（７）の検査データを発生するとともに
、パターンメモリ（７）の期待値データを発生する検査
用データ発生器（６）と、パターンメモリ（７）のデー
タ出力と検査用データ発生器（６）からの期待値データ
を入力とする検査用比較器（８）と、 検査用比較器（８）の出力からパターンメモリ（７）の
エラーを書き込むエラーアドレス書込み用メモリ（１０
）とを備え、 パターンメモリ（７）の全アドレスを検査してからメモ
リ（１０）を読み返すことを特徴とするセルフチェック
回路つきパターンメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004331A JPH03209699A (ja) | 1990-01-11 | 1990-01-11 | セルフチェック回路つきパターンメモリ回路 |
| KR1019910000319A KR950006214B1 (ko) | 1990-01-11 | 1991-01-11 | 셀프체크회로부착 패턴메모리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004331A JPH03209699A (ja) | 1990-01-11 | 1990-01-11 | セルフチェック回路つきパターンメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209699A true JPH03209699A (ja) | 1991-09-12 |
Family
ID=11581466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004331A Pending JPH03209699A (ja) | 1990-01-11 | 1990-01-11 | セルフチェック回路つきパターンメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03209699A (ja) |
| KR (1) | KR950006214B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6247153B1 (en) | 1998-04-21 | 2001-06-12 | Samsung Electronics Co., Ltd. | Method and apparatus for testing semiconductor memory device having a plurality of memory banks |
| KR100348760B1 (ko) * | 1998-11-19 | 2002-08-13 | 삼성전자 주식회사 | 반도체 메모리 시험방법 및 그 장치 |
-
1990
- 1990-01-11 JP JP2004331A patent/JPH03209699A/ja active Pending
-
1991
- 1991-01-11 KR KR1019910000319A patent/KR950006214B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6247153B1 (en) | 1998-04-21 | 2001-06-12 | Samsung Electronics Co., Ltd. | Method and apparatus for testing semiconductor memory device having a plurality of memory banks |
| KR100348760B1 (ko) * | 1998-11-19 | 2002-08-13 | 삼성전자 주식회사 | 반도체 메모리 시험방법 및 그 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006214B1 (ko) | 1995-06-12 |
| KR910014952A (ko) | 1991-08-31 |
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