JPH0675023A - 半導体メモリの故障自己診断装置 - Google Patents
半導体メモリの故障自己診断装置Info
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- JPH0675023A JPH0675023A JP4253791A JP25379192A JPH0675023A JP H0675023 A JPH0675023 A JP H0675023A JP 4253791 A JP4253791 A JP 4253791A JP 25379192 A JP25379192 A JP 25379192A JP H0675023 A JPH0675023 A JP H0675023A
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Abstract
(57)【要約】
【目的】 メモリの故障自己診断する場合において、マ
ーチングとチェッカーボードができるようにし、メモリ
の故障検出率を向上させる。 【構成】 CPU1からデータ発生回路2とアドレス発
生回路3を介してメモリ5にデータを書き込み、クロッ
ク発生回路6のタイミングで比較器4に入力するメモリ
5の出力とデータ発生回路2の出力を比較し、不良信号
を出力する回路に、クロック発生回路6のクロック信号
を分周する複数の分周回路を備え、CPU1はチェッカ
ーボードとマーチングのモードとメモリ5への書き込み
と読み出しのモードを出力し、CPU1のモード出力を
複数のゲートに入力することにより、チェッカーボード
とマーチングを切り換え、メモリの故障自己診断を行
う。
ーチングとチェッカーボードができるようにし、メモリ
の故障検出率を向上させる。 【構成】 CPU1からデータ発生回路2とアドレス発
生回路3を介してメモリ5にデータを書き込み、クロッ
ク発生回路6のタイミングで比較器4に入力するメモリ
5の出力とデータ発生回路2の出力を比較し、不良信号
を出力する回路に、クロック発生回路6のクロック信号
を分周する複数の分周回路を備え、CPU1はチェッカ
ーボードとマーチングのモードとメモリ5への書き込み
と読み出しのモードを出力し、CPU1のモード出力を
複数のゲートに入力することにより、チェッカーボード
とマーチングを切り換え、メモリの故障自己診断を行
う。
Description
【0001】
【発明の技術分野】この発明は、ICパターンメモリを
搭載したランダムロジックICテスタおよび多ビット、
大容量メモリを搭載したICテスタにおける半導体メモ
リの故障自己診断装置についてのものである。
搭載したランダムロジックICテスタおよび多ビット、
大容量メモリを搭載したICテスタにおける半導体メモ
リの故障自己診断装置についてのものである。
【0002】
【従来の技術】従来技術による半導体メモリの故障自己
診断装置の構成を図7により説明する。図7の1はCP
U、2はデータ発生回路、3はアドレス発生回路、4は
比較器、5はメモリ、6はクロック発生回路、7はテス
ト終了検出回路、8は切換回路、9はフリップフロップ
(以下、FFという。)である。図7で、メモリ5をテ
ストする前に、各部の条件を設定する。図7のCPU1
から入力データ1Aによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路3に与える。同様
に、入力データ1Aによりテストするアドレスの範囲を
テスト終了検出回路7に与える。
診断装置の構成を図7により説明する。図7の1はCP
U、2はデータ発生回路、3はアドレス発生回路、4は
比較器、5はメモリ、6はクロック発生回路、7はテス
ト終了検出回路、8は切換回路、9はフリップフロップ
(以下、FFという。)である。図7で、メモリ5をテ
ストする前に、各部の条件を設定する。図7のCPU1
から入力データ1Aによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路3に与える。同様
に、入力データ1Aによりテストするアドレスの範囲を
テスト終了検出回路7に与える。
【0003】次に、メモリ5をテストするときの条件を
アドレス発生回路3とテスト終了検出回路7にセットす
る。データ発生回路2はCPU1の入力データ1Aによ
りテストデータを与える。以上の条件を設定した後、書
き込み/読み出しモード信号1BがCPU1から切換回
路8に与えられ、切換回路8はデータ発生回路2の出力
データを出力8Aに出力し、メモリ5のデータ入力に与
える。これで、メモリ5にはアドレス発生回路3からス
タートアドレスが与えられ、データ発生回路2からテス
トデータが切換回路8の出力8Aにより与えられる。
アドレス発生回路3とテスト終了検出回路7にセットす
る。データ発生回路2はCPU1の入力データ1Aによ
りテストデータを与える。以上の条件を設定した後、書
き込み/読み出しモード信号1BがCPU1から切換回
路8に与えられ、切換回路8はデータ発生回路2の出力
データを出力8Aに出力し、メモリ5のデータ入力に与
える。これで、メモリ5にはアドレス発生回路3からス
タートアドレスが与えられ、データ発生回路2からテス
トデータが切換回路8の出力8Aにより与えられる。
【0004】CPU1からテストスタート信号1Cが出
力されると、FF9はリセットされ、またクロック発生
回路6が起動し、出力クロック6Bはメモリ5のWEに
与えられ、メモリ5にデータを書き込む。出力クロック
6Aはアドレス発生回路3とデータ発生回路2、テスト
終了検出回路7にクロックとして与えられ、アドレスを
+1又は−1にし、データを+1又は−1又は前の状態
を保持する。
力されると、FF9はリセットされ、またクロック発生
回路6が起動し、出力クロック6Bはメモリ5のWEに
与えられ、メモリ5にデータを書き込む。出力クロック
6Aはアドレス発生回路3とデータ発生回路2、テスト
終了検出回路7にクロックとして与えられ、アドレスを
+1又は−1にし、データを+1又は−1又は前の状態
を保持する。
【0005】これらの出力クロック6A・6Bのサイク
ルでハード的にメモリ5にテストデータを書き込み、同
時にテスト終了検出回路7は、出力クロック6Aによっ
てカウントダウンし、カウントが「0」になるとテスト
終了とみなし、テスト終了信号を出し、クロック発生回
路6に与える。クロック発生回路6は、テスト終了信号
を与えられると、クロックの発生を停止し、メモリ5に
はテストしたいアドレスにテストデータが書き込まれて
いる。
ルでハード的にメモリ5にテストデータを書き込み、同
時にテスト終了検出回路7は、出力クロック6Aによっ
てカウントダウンし、カウントが「0」になるとテスト
終了とみなし、テスト終了信号を出し、クロック発生回
路6に与える。クロック発生回路6は、テスト終了信号
を与えられると、クロックの発生を停止し、メモリ5に
はテストしたいアドレスにテストデータが書き込まれて
いる。
【0006】次に、メモリ読み出しモードの実行前に条
件を設定する。この条件設定は書き込み/読み出しモー
ド信号の実行前と同じにする。条件設定がすむと、CP
U1から書き込み/読み出しモード信号1Bを「0」に
して出力し、切換回路8は、出力8B側にセットされ、
データ発生回路2の出力を比較器4に期待データとして
与える。
件を設定する。この条件設定は書き込み/読み出しモー
ド信号の実行前と同じにする。条件設定がすむと、CP
U1から書き込み/読み出しモード信号1Bを「0」に
して出力し、切換回路8は、出力8B側にセットされ、
データ発生回路2の出力を比較器4に期待データとして
与える。
【0007】CPU1からテストスタート信号1Cが出
力されると、FF9をリセットし、クロック発生回路6
を起動する。クロック発生回路6は、クロック6Aを出
力し、6Bは出力するが、CPU1の出力1Bが「0」
のため、メモリ5のWEには常に「1」が与えられる。
したがって、メモリ5は読み出しサイクルになっている
ので、メモリ5はアドレス発生回路3の出力アドレスに
よりデータが読み出され、比較器4に与えられる。比較
器4は、メモリ5の読み出しデータと切換回路8の出力
8Bとを比較し、一致、不一致を検出する。不一致のと
きは、比較器4は不一致信号4Aを出力し、FF9のセ
ット入力に与えられ、FF9はセット状態になり、不良
信号10を出力する。
力されると、FF9をリセットし、クロック発生回路6
を起動する。クロック発生回路6は、クロック6Aを出
力し、6Bは出力するが、CPU1の出力1Bが「0」
のため、メモリ5のWEには常に「1」が与えられる。
したがって、メモリ5は読み出しサイクルになっている
ので、メモリ5はアドレス発生回路3の出力アドレスに
よりデータが読み出され、比較器4に与えられる。比較
器4は、メモリ5の読み出しデータと切換回路8の出力
8Bとを比較し、一致、不一致を検出する。不一致のと
きは、比較器4は不一致信号4Aを出力し、FF9のセ
ット入力に与えられ、FF9はセット状態になり、不良
信号10を出力する。
【0008】クロック発生回路6は、メモリ書き込み時
と同様にクロック6Aを発生するので、アドレス発生回
路3とデータ発生回路2は、メモリ書き込み時と同じア
ドレス及びデータを出力する。なお、この技術は、特願
平2−307640号に記載されている。
と同様にクロック6Aを発生するので、アドレス発生回
路3とデータ発生回路2は、メモリ書き込み時と同じア
ドレス及びデータを出力する。なお、この技術は、特願
平2−307640号に記載されている。
【0009】
【発明が解決しようとする課題】図7の従来装置では、
メモリの故障自己判断をする際、全アドレスに「1」又
は「0」を書き込んだ後、全アドレスを「1」又は
「0」を読み出すという方法、すなわちリードライト・
スキャンで行っていたため、故障検出率が低かった。こ
の発明は、図7の従来装置に反転回路18、分周回路1
0、11、12、13、14、セレクタ15、16、1
7を加えることにより、故障自己診断の時にマーチン
グ、チェッカーボードができるようになり、メモリの故
障検出率を高めることを目的とする。
メモリの故障自己判断をする際、全アドレスに「1」又
は「0」を書き込んだ後、全アドレスを「1」又は
「0」を読み出すという方法、すなわちリードライト・
スキャンで行っていたため、故障検出率が低かった。こ
の発明は、図7の従来装置に反転回路18、分周回路1
0、11、12、13、14、セレクタ15、16、1
7を加えることにより、故障自己診断の時にマーチン
グ、チェッカーボードができるようになり、メモリの故
障検出率を高めることを目的とする。
【0010】
【課題を解決するための手段】この目的を達成するため
に、この発明では、診断のシーケンスプログラムが書き
込まれ、書き込み/読み出しモード信号1Bとテストス
タート信号1Cとマーチング/チェッカーボードモード
信号1Dを出力するCPU1と、CPU1が書込みモー
ドのときは、メモリ5に加えるデータを発生し、読み出
しモードのときは、期待データを発生するデータ発生回
路2と、CPU1が書き込みモードのときは、メモリ5
に書き込むアドレスをメモリ5のアドレスに与え、CP
U1が読み出しモードのときは、メモリ5から読み出す
アドレスをメモリ5のアドレス入力に与えるアドレス発
生回路3と、CPU1のテストスタート信号1Cで起動
し、クロック6A、6B、6C、6D、6Eを発生する
クロック発生回路6と、クロック発生回路6の出力クロ
ック6Aを分周する分周回路11と、分周回路11の出
力11Aと出力クロック6Aを書き込み/読み出しモー
ド信号1Bのモードにより選択するセレクタ15と、テ
スト終了を検出し、セレクタ15の出力でクロック発生
回路6の動作を停止させる停止信号を発生するテスト終
了検出回路7と、書き込み/読み出しモード信号1Bの
反転信号とマーチング/チェッカーボードモード信号1
Dを入力とするANDゲート22と、クロック発生回路
6の出力クロック6Bを分周する分周回路12と、分周
回路12の出力12Aをさらに分周する分周回路14
と、分周回路14の出力14Aと出力12AをANDゲ
ート22の出力により選択するセレクタ16と、クロッ
ク発生回路6の出力クロック6Cと分周回路12の出力
12Aを入力するNANDゲート23と、NANDゲー
ト23の出力23Aと出力クロック6Cの反転信号を書
き込み/読み出しモード信号1Bの出力により選択する
セレクタ17と、クロック発生回路6の出力クロック6
Dを分周する分周回路13と、クロック発生回路6の出
力クロック6Eを分周する分周回路10と、書き込み/
読み出しモード信号1Bの反転信号とマーチング/チェ
ッカーボードモード信号1Dを入力とするORゲート1
9と、セレクタ16の出力16AとORゲート19の出
力を入力とするANDゲート20と、データ発生回路2
の出力とANDゲート20の出力を入力とし、スルーデ
ータ又は反転データを出力する反転回路18と、書き込
み/読み出しモード信号1Bと分周回路10の出力10
Aを入力とするORゲート21と、反転回路18の出力
18Aを入力とし、ゲート21の出力21Aによって出
力8Aをメモリ5に入力するか出力8Bを比較器4に入
力するかを切り換える切換回路8と、書き込み/読み出
しモード信号1Bの反転信号と分周回路13の出力13
Aを入力とするANDゲート24と、メモリ5の読み出
しデータを第1の入力とし、切換回路8の出力8Bを第
2の入力とし、メモリ5の出力データと、データ発生回
路2の期待データをNANDゲート24の出力によって
比較するかしないかを制御し、比較のときは期待データ
とメモリ5の出力データの一致、不一致を検出し、メモ
リ5の良、不良を判定する比較器4と、比較器4の出力
をセット信号とし、CPU1のテストスタート信号1C
をリセット信号とするフリップフロップ9とを備える。
に、この発明では、診断のシーケンスプログラムが書き
込まれ、書き込み/読み出しモード信号1Bとテストス
タート信号1Cとマーチング/チェッカーボードモード
信号1Dを出力するCPU1と、CPU1が書込みモー
ドのときは、メモリ5に加えるデータを発生し、読み出
しモードのときは、期待データを発生するデータ発生回
路2と、CPU1が書き込みモードのときは、メモリ5
に書き込むアドレスをメモリ5のアドレスに与え、CP
U1が読み出しモードのときは、メモリ5から読み出す
アドレスをメモリ5のアドレス入力に与えるアドレス発
生回路3と、CPU1のテストスタート信号1Cで起動
し、クロック6A、6B、6C、6D、6Eを発生する
クロック発生回路6と、クロック発生回路6の出力クロ
ック6Aを分周する分周回路11と、分周回路11の出
力11Aと出力クロック6Aを書き込み/読み出しモー
ド信号1Bのモードにより選択するセレクタ15と、テ
スト終了を検出し、セレクタ15の出力でクロック発生
回路6の動作を停止させる停止信号を発生するテスト終
了検出回路7と、書き込み/読み出しモード信号1Bの
反転信号とマーチング/チェッカーボードモード信号1
Dを入力とするANDゲート22と、クロック発生回路
6の出力クロック6Bを分周する分周回路12と、分周
回路12の出力12Aをさらに分周する分周回路14
と、分周回路14の出力14Aと出力12AをANDゲ
ート22の出力により選択するセレクタ16と、クロッ
ク発生回路6の出力クロック6Cと分周回路12の出力
12Aを入力するNANDゲート23と、NANDゲー
ト23の出力23Aと出力クロック6Cの反転信号を書
き込み/読み出しモード信号1Bの出力により選択する
セレクタ17と、クロック発生回路6の出力クロック6
Dを分周する分周回路13と、クロック発生回路6の出
力クロック6Eを分周する分周回路10と、書き込み/
読み出しモード信号1Bの反転信号とマーチング/チェ
ッカーボードモード信号1Dを入力とするORゲート1
9と、セレクタ16の出力16AとORゲート19の出
力を入力とするANDゲート20と、データ発生回路2
の出力とANDゲート20の出力を入力とし、スルーデ
ータ又は反転データを出力する反転回路18と、書き込
み/読み出しモード信号1Bと分周回路10の出力10
Aを入力とするORゲート21と、反転回路18の出力
18Aを入力とし、ゲート21の出力21Aによって出
力8Aをメモリ5に入力するか出力8Bを比較器4に入
力するかを切り換える切換回路8と、書き込み/読み出
しモード信号1Bの反転信号と分周回路13の出力13
Aを入力とするANDゲート24と、メモリ5の読み出
しデータを第1の入力とし、切換回路8の出力8Bを第
2の入力とし、メモリ5の出力データと、データ発生回
路2の期待データをNANDゲート24の出力によって
比較するかしないかを制御し、比較のときは期待データ
とメモリ5の出力データの一致、不一致を検出し、メモ
リ5の良、不良を判定する比較器4と、比較器4の出力
をセット信号とし、CPU1のテストスタート信号1C
をリセット信号とするフリップフロップ9とを備える。
【0011】
【作 用】次に、この発明によるメモリ故障自己診断装
置の構成を図1に説明する。図1の10〜14は分周回
路、15〜17はセレクタ、18は反転回路であり、そ
の他は図7と同じである。図1で、CPU1の出力1B
は書き込みモードで「H」、読み出しモードで「L」を
出力する。また、出力1Dは、チェッカーボードモード
で「H」を出力し、マーチングモードで「L」を出力す
る。
置の構成を図1に説明する。図1の10〜14は分周回
路、15〜17はセレクタ、18は反転回路であり、そ
の他は図7と同じである。図1で、CPU1の出力1B
は書き込みモードで「H」、読み出しモードで「L」を
出力する。また、出力1Dは、チェッカーボードモード
で「H」を出力し、マーチングモードで「L」を出力す
る。
【0012】CPU1からの出力1Cは分周回路10に
入力し、クロック発生回路6のクロック6Eを分周す
る。分周回路11はクロック発生回路6のクロック6A
を分周する。分周回路12はクロック発生回路6のクロ
ック6Bを分周する。分周回路13はクロック発生回路
6のクロック6Dを分周する。分周回路14は分周回路
12の出力を分周する。セレクタ15はクロック発生回
路6のクロック6Aと分周回路11の出力を入力とし、
CPU1の出力1Bが「H」のとき、出力クロック6A
を選択し、「L」のとき、分周回路11の出力11Aを
選択する。セレクタ16は分周回路12の出力と分周回
路14の出力を入力とし、ANDゲート22の出力が
「H」のとき分周回路14の出力14Aを選択し、
「L」のとき分周回路12の出力12Aを選択する。
入力し、クロック発生回路6のクロック6Eを分周す
る。分周回路11はクロック発生回路6のクロック6A
を分周する。分周回路12はクロック発生回路6のクロ
ック6Bを分周する。分周回路13はクロック発生回路
6のクロック6Dを分周する。分周回路14は分周回路
12の出力を分周する。セレクタ15はクロック発生回
路6のクロック6Aと分周回路11の出力を入力とし、
CPU1の出力1Bが「H」のとき、出力クロック6A
を選択し、「L」のとき、分周回路11の出力11Aを
選択する。セレクタ16は分周回路12の出力と分周回
路14の出力を入力とし、ANDゲート22の出力が
「H」のとき分周回路14の出力14Aを選択し、
「L」のとき分周回路12の出力12Aを選択する。
【0013】セレクタ17はクロック発生回路6のクロ
ック6Cの反転信号とゲート23の出力を入力とし、C
PU1の出力1Bが「H」のときゲート23の出力23
Aを選択し、「L」のとき出力クロック6Cを選択す
る。反転回路18はデータ発生回路2の出力とANDゲ
ート20の出力を入力とし、切換回路8の入力にデータ
を与える。
ック6Cの反転信号とゲート23の出力を入力とし、C
PU1の出力1Bが「H」のときゲート23の出力23
Aを選択し、「L」のとき出力クロック6Cを選択す
る。反転回路18はデータ発生回路2の出力とANDゲ
ート20の出力を入力とし、切換回路8の入力にデータ
を与える。
【0014】メモリ5は切換回路8の出力8Aをデータ
入力し、セレクタ17の出力のタイミングでデータを書
き込む。比較器4は、メモリ5の出力と切換回路8の出
力8Bのデータを入力とし、NANDゲート24のタイ
ミングで出力4Aを出力する。NANDゲート24は、
分周回路13の出力13AとCPU1の出力1Bの反転
出力を入力とする。
入力し、セレクタ17の出力のタイミングでデータを書
き込む。比較器4は、メモリ5の出力と切換回路8の出
力8Bのデータを入力とし、NANDゲート24のタイ
ミングで出力4Aを出力する。NANDゲート24は、
分周回路13の出力13AとCPU1の出力1Bの反転
出力を入力とする。
【0015】次に、図1の作用を説明する。メモリ5を
テストする前に図1の各部の条件を設定する。CPU1
から入力データ1Aによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路3に与える。同様
に、入力データ1Aによりテストするアドレスの範囲を
テスト終了検出回路7に与える。
テストする前に図1の各部の条件を設定する。CPU1
から入力データ1Aによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路3に与える。同様
に、入力データ1Aによりテストするアドレスの範囲を
テスト終了検出回路7に与える。
【0016】次に、64KWの容量をもつメモリ5をテ
ストするときの条件の例を図1と図2により説明する。
図2で、64KWのうち、0番地から99番地までテス
トする場合は、アドレス発生回路3には「0」をセット
し、テスト終了検出回路7には(99−0+1)=10
0を与える。データ発生回路2は、CPU1の入力デー
タ1Aにより、テストデータを与える。
ストするときの条件の例を図1と図2により説明する。
図2で、64KWのうち、0番地から99番地までテス
トする場合は、アドレス発生回路3には「0」をセット
し、テスト終了検出回路7には(99−0+1)=10
0を与える。データ発生回路2は、CPU1の入力デー
タ1Aにより、テストデータを与える。
【0017】次に、図1で、マーチングの書き込みの場
合について説明する。マーチングとは、メモリの全ての
セルに「0」を書き込んだあと、1ビットづつ読み出し
・書き込みを繰り返していき、続いて反転データについ
て、同様のシーケンスを繰り返すことにより、アドレス
系の固定不良がほぼ完全に検出できるものである。
合について説明する。マーチングとは、メモリの全ての
セルに「0」を書き込んだあと、1ビットづつ読み出し
・書き込みを繰り返していき、続いて反転データについ
て、同様のシーケンスを繰り返すことにより、アドレス
系の固定不良がほぼ完全に検出できるものである。
【0018】初めに、全アドレスに「1」または「0」
を書き、その値が書けるのかをチェックする。まず以上
の条件をセットした後、CPU1の書き込み/読み出し
モード信号1Bが「H」、チェッカー/マーチングモー
ド出力1Dが「L」のとき、セレクタ15は「H」がセ
ットされ、CPU1からスタート信号1Cがクロック発
生回路6に与えられ、出力クロック6Aが出力され、ア
ドレス発生回路3、データ発生回路2、テスト終了検出
回路7にデータがセットされる。
を書き、その値が書けるのかをチェックする。まず以上
の条件をセットした後、CPU1の書き込み/読み出し
モード信号1Bが「H」、チェッカー/マーチングモー
ド出力1Dが「L」のとき、セレクタ15は「H」がセ
ットされ、CPU1からスタート信号1Cがクロック発
生回路6に与えられ、出力クロック6Aが出力され、ア
ドレス発生回路3、データ発生回路2、テスト終了検出
回路7にデータがセットされる。
【0019】そのとき、ORゲート19は「L」が出力
され、ANDゲート22は「L」が出力され、セレクタ
16は「L」がセットされる。分周回路12の出力12
AがANDゲート20の入力(ORゲート19の出力)
に「L」が与えられるため出力は「L」一定である。そ
のため反転回路18の出力18Aは、データがスルー状
態で出力され、切換回路8の入力に与えられる。そして
分周回路10の出力10Aと、書き込み/読み出しモー
ド信号1Bの出力をORゲート21の入力に与え、この
とき出力は「H」の状態になる。そのため、切換回路8
の出力は8A側に出力される。このとき、セレクタ17
の出力は、クロック発生回路6の出力クロック6Cをメ
モリ5のWEに与えることによって、データがアドレス
毎にメモリに書き込まれる。
され、ANDゲート22は「L」が出力され、セレクタ
16は「L」がセットされる。分周回路12の出力12
AがANDゲート20の入力(ORゲート19の出力)
に「L」が与えられるため出力は「L」一定である。そ
のため反転回路18の出力18Aは、データがスルー状
態で出力され、切換回路8の入力に与えられる。そして
分周回路10の出力10Aと、書き込み/読み出しモー
ド信号1Bの出力をORゲート21の入力に与え、この
とき出力は「H」の状態になる。そのため、切換回路8
の出力は8A側に出力される。このとき、セレクタ17
の出力は、クロック発生回路6の出力クロック6Cをメ
モリ5のWEに与えることによって、データがアドレス
毎にメモリに書き込まれる。
【0020】次に、マーチングの読み出しについて説明
する。CPU1の書き込み/読み出しモード信号1Bを
「L」、チェッカー/マーチングモード出力1Dを
「L」のとき、セレクタ15には「L」がセットされ、
分周回路11の出力11Aがアドレス発生回路3、デー
タ発生回路2、テスト終了検出回路7に与えられる。そ
のときORゲート19は「H」が出力され、ANDゲー
ト22は「L」が出力され、セレクタ16は分周回路1
2の出力12Aが出力される。
する。CPU1の書き込み/読み出しモード信号1Bを
「L」、チェッカー/マーチングモード出力1Dを
「L」のとき、セレクタ15には「L」がセットされ、
分周回路11の出力11Aがアドレス発生回路3、デー
タ発生回路2、テスト終了検出回路7に与えられる。そ
のときORゲート19は「H」が出力され、ANDゲー
ト22は「L」が出力され、セレクタ16は分周回路1
2の出力12Aが出力される。
【0021】このためANDゲート20出力は、分周回
路12の出力が反転回路18に与えられ、データがスル
ー/反転をくりかえし出力され、切換回路8の入力に与
えられる。そして分周回路10の出力10Aの出力が与
えられ8B側に出力する時は、スルーデータ8A側に出
力する時は反転データを出力する。そして、メモリ5の
WEが「L」のときにはセレクタ17には、NANDゲ
ート23の出力が出力され、メモリ5に書き込まれてい
る反転したデータがアドレス発生回路3の出力によって
アドレスがきまり書き込まれる。
路12の出力が反転回路18に与えられ、データがスル
ー/反転をくりかえし出力され、切換回路8の入力に与
えられる。そして分周回路10の出力10Aの出力が与
えられ8B側に出力する時は、スルーデータ8A側に出
力する時は反転データを出力する。そして、メモリ5の
WEが「L」のときにはセレクタ17には、NANDゲ
ート23の出力が出力され、メモリ5に書き込まれてい
る反転したデータがアドレス発生回路3の出力によって
アドレスがきまり書き込まれる。
【0022】メモリ5のWEが「H」のときは読み出し
状態でメモリ5は、アドレス発生回路3の出力によりデ
ータが読み出され、比較器4に与えられる。比較器4
は、メモリ5の読み出しデータと切換回路8の出力、こ
のときはメモリ5のWEがREADの出力データをイネ
ーブルによって制御し、比較して一致、不一致を検出す
る。不一致のときは、比較器4は不一致信号4Aを出力
し、FF9のセット入力に与えられ、FF9はセット状
態になり、不良信号31を出力する。
状態でメモリ5は、アドレス発生回路3の出力によりデ
ータが読み出され、比較器4に与えられる。比較器4
は、メモリ5の読み出しデータと切換回路8の出力、こ
のときはメモリ5のWEがREADの出力データをイネ
ーブルによって制御し、比較して一致、不一致を検出す
る。不一致のときは、比較器4は不一致信号4Aを出力
し、FF9のセット入力に与えられ、FF9はセット状
態になり、不良信号31を出力する。
【0023】次に、チェッカーボードの書き込みについ
て説明する。チェッカーボードとは、メモリの全セルに
交互に「H」と「L」を市松模様に書き込み、つぎに読
み出して比較するものであり、セルの不良の検出ととも
にセル間のデータ干渉や最下位アドレスビットの多重選
択不良を検出することができるものである。CPU1の
メモリ書込みモード出力1Bが「H」、チェッカー/マ
ーチングモード出力1Dが「H」のとき、セレクタ15
にはHがセットされクロック発生回路6の出力クロック
6Aが出力され、アドレス発生回路3、データ発生回路
2、テスト終了検出回路7に与えられる。
て説明する。チェッカーボードとは、メモリの全セルに
交互に「H」と「L」を市松模様に書き込み、つぎに読
み出して比較するものであり、セルの不良の検出ととも
にセル間のデータ干渉や最下位アドレスビットの多重選
択不良を検出することができるものである。CPU1の
メモリ書込みモード出力1Bが「H」、チェッカー/マ
ーチングモード出力1Dが「H」のとき、セレクタ15
にはHがセットされクロック発生回路6の出力クロック
6Aが出力され、アドレス発生回路3、データ発生回路
2、テスト終了検出回路7に与えられる。
【0024】そのときORゲート19は「H」が出力さ
れ、ANDゲート22には「L」が出され、セレクタ1
6にセットされる。ANDゲート20の入力はORゲー
ト19の出力が「H」のため、ANDゲート20の出力
は分周回路12の出力12Aになる。そのため、反転回
路出力8Aはアドレス毎にスルー/反転した値を出力
し、ORゲート21には入力に「H」の信号がくるため
切換回路8には「H」の値が与えられ、出力は8A側に
出力される。
れ、ANDゲート22には「L」が出され、セレクタ1
6にセットされる。ANDゲート20の入力はORゲー
ト19の出力が「H」のため、ANDゲート20の出力
は分周回路12の出力12Aになる。そのため、反転回
路出力8Aはアドレス毎にスルー/反転した値を出力
し、ORゲート21には入力に「H」の信号がくるため
切換回路8には「H」の値が与えられ、出力は8A側に
出力される。
【0025】このときセレクタ17の出力は、クロック
発生回路6の出力クロック6Cをメモリ5のWEに与え
ることにより、データがアドレス事に「H」→「L」→
「H」→「L」と反転しながらメモリ5に書き込まれ
る。
発生回路6の出力クロック6Cをメモリ5のWEに与え
ることにより、データがアドレス事に「H」→「L」→
「H」→「L」と反転しながらメモリ5に書き込まれ
る。
【0026】次に、チェッカーボードの読み出しモード
について説明する。CPU1の書き込み/読み出しモー
ド信号1BがL、チェッカー/マーチングモード出力1
Dが「H」のときセレクタ15には「L」がセットさ
れ、分周回路11の出力11Aが出力され、アドレス発
生回路3、データ発生回路2、テスト終了検出回路7に
与えられる。そのときORゲート19は「H」が出力さ
れ、ANDゲート22の第1の入力には「H」がセット
される。
について説明する。CPU1の書き込み/読み出しモー
ド信号1BがL、チェッカー/マーチングモード出力1
Dが「H」のときセレクタ15には「L」がセットさ
れ、分周回路11の出力11Aが出力され、アドレス発
生回路3、データ発生回路2、テスト終了検出回路7に
与えられる。そのときORゲート19は「H」が出力さ
れ、ANDゲート22の第1の入力には「H」がセット
される。
【0027】また、セレクタ16は分周回路14の出力
14Aが出力される。このため、ANDゲート20の出
力は分周回路1Aの出力が反転回路18に与えられ、デ
ータがスルー反転をくりかえし出力され、切換回路8の
入力に与えられる。そして、分周回路10の出力10A
の出力が切換回路8に与えられ、8B側に出力する時は
スルーデータを、8A側に出力するときは反転データを
出力する。以下、マーチングの読み出しと同じ動作をす
る。
14Aが出力される。このため、ANDゲート20の出
力は分周回路1Aの出力が反転回路18に与えられ、デ
ータがスルー反転をくりかえし出力され、切換回路8の
入力に与えられる。そして、分周回路10の出力10A
の出力が切換回路8に与えられ、8B側に出力する時は
スルーデータを、8A側に出力するときは反転データを
出力する。以下、マーチングの読み出しと同じ動作をす
る。
【0028】また、セレクタ15は、分周回路11の出
力11A又はクロック発生回路6の出力クロック6Aの
どちらかをセレクトしてアドレス発生回路3のアドレス
を+1又は−1にし、データ発生回路2のデータを+1
又は−1又は前の状態を保持する。同時にテスト終了検
出回路7は、セレクタ15の出力によってカウントダウ
ンし、カウントが「0」になると、テスト終了とみな
し、テスト終了信号を出し、クロック発生回路6に与え
る。クロック発生回路6はテスト終了信号を与えられる
とクロック発生を停止する。このように、この発明によ
るメモリ診断ではクロック発生回路6の出力クロック6
A、6B、6C、6D、6Eのサイクルで自己診断をす
ることができる。
力11A又はクロック発生回路6の出力クロック6Aの
どちらかをセレクトしてアドレス発生回路3のアドレス
を+1又は−1にし、データ発生回路2のデータを+1
又は−1又は前の状態を保持する。同時にテスト終了検
出回路7は、セレクタ15の出力によってカウントダウ
ンし、カウントが「0」になると、テスト終了とみな
し、テスト終了信号を出し、クロック発生回路6に与え
る。クロック発生回路6はテスト終了信号を与えられる
とクロック発生を停止する。このように、この発明によ
るメモリ診断ではクロック発生回路6の出力クロック6
A、6B、6C、6D、6Eのサイクルで自己診断をす
ることができる。
【0029】
【実施例】次に、図1の構成によるマーチングの書き込
みモードと、読み出しモードのタイムチャートを図3に
示す。図3のアはセレクタ15の出力15Aの波形であ
り、CPU1の出力1Bが「H」レベルなので、セレク
タ15はクロック発生回路6の出力クロック6Aを選択
している。イはアドレス発生回路3の出力であり、図3
アに同期してアドレスを発生する。ウはCPU1よりデ
ータ発生回路2に入力するデータであり、Hレベル一定
である。エはANDゲート20の出力であり、Lレベル
一定である。オは反転回路18の出力18Aであり、図
3ウとエによりHレベル一定となり、切換回路8は出力
8Aを選択する。カはセレクタ17の出力であり、CP
U1の出力1Bが「H」レベルのため、ゲート23Aの
出力を選択して出力する。キはメモリ5に書き込まれる
データの波形であり、全てのアドレスに「H」が書き込
まれている。図3のア〜キは書き込みモードのタイムチ
ャートである。
みモードと、読み出しモードのタイムチャートを図3に
示す。図3のアはセレクタ15の出力15Aの波形であ
り、CPU1の出力1Bが「H」レベルなので、セレク
タ15はクロック発生回路6の出力クロック6Aを選択
している。イはアドレス発生回路3の出力であり、図3
アに同期してアドレスを発生する。ウはCPU1よりデ
ータ発生回路2に入力するデータであり、Hレベル一定
である。エはANDゲート20の出力であり、Lレベル
一定である。オは反転回路18の出力18Aであり、図
3ウとエによりHレベル一定となり、切換回路8は出力
8Aを選択する。カはセレクタ17の出力であり、CP
U1の出力1Bが「H」レベルのため、ゲート23Aの
出力を選択して出力する。キはメモリ5に書き込まれる
データの波形であり、全てのアドレスに「H」が書き込
まれている。図3のア〜キは書き込みモードのタイムチ
ャートである。
【0030】図3のクはセレクタ15の出力波形であ
り、CPU1の出力1Bが「L」レベルなので、セレク
タ15はクロック発生回路6の出力クロック6Aを分周
した出力11Aを選択している。ケはアドレス発生回路
3の出力波形であり、図3クに同期してアドレスを発生
する。コはCPU1よりデータ発生回路2に入力するデ
ータであり、Hレベル一定である。サはANDゲート2
0の出力であり、ゲート19の出力とセレクタ16の出
力を入力とし、反転とスルーを繰り返す。シは反転回路
18の出力であり、図3スに同期してデータを交互に出
力する。スは分周回路10の出力であり、ORゲート2
1を介して切換回路8に入力し、切換回路8は出力8A
と出力8Bを分周回路10のタイミングで出力する。セ
はセレクタ17の出力であり、CPU1の出力1Bが
「H」のためゲート23の出力をメモリ5に入力する。
ソはNANDゲート24の出力である。図3ク〜ソは読
出モードのタイムチャートである。
り、CPU1の出力1Bが「L」レベルなので、セレク
タ15はクロック発生回路6の出力クロック6Aを分周
した出力11Aを選択している。ケはアドレス発生回路
3の出力波形であり、図3クに同期してアドレスを発生
する。コはCPU1よりデータ発生回路2に入力するデ
ータであり、Hレベル一定である。サはANDゲート2
0の出力であり、ゲート19の出力とセレクタ16の出
力を入力とし、反転とスルーを繰り返す。シは反転回路
18の出力であり、図3スに同期してデータを交互に出
力する。スは分周回路10の出力であり、ORゲート2
1を介して切換回路8に入力し、切換回路8は出力8A
と出力8Bを分周回路10のタイミングで出力する。セ
はセレクタ17の出力であり、CPU1の出力1Bが
「H」のためゲート23の出力をメモリ5に入力する。
ソはNANDゲート24の出力である。図3ク〜ソは読
出モードのタイムチャートである。
【0031】次に、チェッカーボードの書き込みモード
と、読み出しモードのタイムチャートを図4に示す。図
4のア〜ウは図3のア〜ウと同じである。エはANDゲ
ート20の出力であり、CPU1の出力1Bが「H」、
出力1Dが「H」なのでANDゲート22は「H」とな
り、セレクタ16は分周回路14の出力14Aを選択し
て出力16Aとする。したがって、ANDゲート20の
出力は反転とスルーを繰り返す。オは反転回路18の出
力であり、図4エのタイミングで、「H」と「L」を切
換回路8に入力する。カはセレクタ17の出力であり、
図3カと同じである。キはメモリ5のデータであり、図
4カのタイミングでデータを書き込む。図4のア〜キは
書き込みモードのタイムチャートである。
と、読み出しモードのタイムチャートを図4に示す。図
4のア〜ウは図3のア〜ウと同じである。エはANDゲ
ート20の出力であり、CPU1の出力1Bが「H」、
出力1Dが「H」なのでANDゲート22は「H」とな
り、セレクタ16は分周回路14の出力14Aを選択し
て出力16Aとする。したがって、ANDゲート20の
出力は反転とスルーを繰り返す。オは反転回路18の出
力であり、図4エのタイミングで、「H」と「L」を切
換回路8に入力する。カはセレクタ17の出力であり、
図3カと同じである。キはメモリ5のデータであり、図
4カのタイミングでデータを書き込む。図4のア〜キは
書き込みモードのタイムチャートである。
【0032】図4ク〜コは図3ク〜コと同じである。サ
はANDゲート20の出力であり、ゲート19の出力が
「H」であり、ゲート22が「H」なので、分周回路1
4の出力14Aをセレクタ16は選択し、出力16Aと
してANDゲート20に入力し、反転とスルーを繰り返
す。シは反転回路18の出力であり、分周回路14の出
力14Aのタイミングで切換回路8にデータを入力す
る。スは切り換え回路8の出力であり、CPU1の出力
1Bが「L」なので、分周回路10の出力10Bのタイ
ミングで切り換え回路の出力8Aと8Bを切り換える。
セとソは図3セ、ソと同じである。
はANDゲート20の出力であり、ゲート19の出力が
「H」であり、ゲート22が「H」なので、分周回路1
4の出力14Aをセレクタ16は選択し、出力16Aと
してANDゲート20に入力し、反転とスルーを繰り返
す。シは反転回路18の出力であり、分周回路14の出
力14Aのタイミングで切換回路8にデータを入力す
る。スは切り換え回路8の出力であり、CPU1の出力
1Bが「L」なので、分周回路10の出力10Bのタイ
ミングで切り換え回路の出力8Aと8Bを切り換える。
セとソは図3セ、ソと同じである。
【0033】次に、図1の実施例の回路図を図5により
説明する。図5で、データ発生回路2とアドレス発生回
路3は、アップカウンタを使用し、テスト終了検出回路
7はダウンカウンタを使用している。入力データ25
は、アップカウンタ2・3とダウンカウンタ7の入力に
接続され、アップカウンタ3の出力は、メモリ5のアド
レスに接続される。テストモード27は、アップカウン
タ2に接続され、この信号によってアップカウンタ2
は、アップカウントまたはデータホールドモードに切り
換わる。アップカウンタ2の出力は反転回路18に接続
される。
説明する。図5で、データ発生回路2とアドレス発生回
路3は、アップカウンタを使用し、テスト終了検出回路
7はダウンカウンタを使用している。入力データ25
は、アップカウンタ2・3とダウンカウンタ7の入力に
接続され、アップカウンタ3の出力は、メモリ5のアド
レスに接続される。テストモード27は、アップカウン
タ2に接続され、この信号によってアップカウンタ2
は、アップカウントまたはデータホールドモードに切り
換わる。アップカウンタ2の出力は反転回路18に接続
される。
【0034】ORゲート19は、チェッカー/マーチモ
ード26と書き込みモード28を入力とし、それを出力
してANDゲート20の入力とし、セレクタ16の出力
によって「L」のとき反転回路8はデータをスルー状態
で出力し、「H」のときは反転状態で切換回路の入力に
与え、ORゲート21の出力が「H」のときは8Aに出
力し、「L」のときは8Bに出力し、メモリ5と比較器
4に接続する。テストスタート信号は、FF9をリセッ
ト入力に接続されるとともにクロック発生回路6と分周
回路10、11、12、13、14に接続される。
ード26と書き込みモード28を入力とし、それを出力
してANDゲート20の入力とし、セレクタ16の出力
によって「L」のとき反転回路8はデータをスルー状態
で出力し、「H」のときは反転状態で切換回路の入力に
与え、ORゲート21の出力が「H」のときは8Aに出
力し、「L」のときは8Bに出力し、メモリ5と比較器
4に接続する。テストスタート信号は、FF9をリセッ
ト入力に接続されるとともにクロック発生回路6と分周
回路10、11、12、13、14に接続される。
【0035】クロック発生回路6の出力クロック6Aと
分周回路11の出力はセレクタ15に接続され、セレク
タ15の出力はアップカウンタ2・3とダウンカウンタ
7に接続される。出力クロック6Bは分周回路12に接
続され、その出力はセレクタ16と分周回路14に接続
される。セレクタ16の出力はANDゲート20に接続
され、スルー又は反転のデータを出力する。出力クロッ
ク6Cと分周回路12の出力はNANDゲート23の入
力に与えられて出力し、セレクタ17の一方に入力し、
他方に出力クロック6Cが入力し、選択されてメモリ5
のWEに入力する。
分周回路11の出力はセレクタ15に接続され、セレク
タ15の出力はアップカウンタ2・3とダウンカウンタ
7に接続される。出力クロック6Bは分周回路12に接
続され、その出力はセレクタ16と分周回路14に接続
される。セレクタ16の出力はANDゲート20に接続
され、スルー又は反転のデータを出力する。出力クロッ
ク6Cと分周回路12の出力はNANDゲート23の入
力に与えられて出力し、セレクタ17の一方に入力し、
他方に出力クロック6Cが入力し、選択されてメモリ5
のWEに入力する。
【0036】出力クロック6Eは分周回路10に入力
し、分周された出力はORゲート21に入力し、書き込
みモード28によって切換回路8を制御する。出力クロ
ック6Dは、分周回路13に入力し、その出力と書き込
みモード28の出力がNANDゲート24に入力し、比
較器4のイネーブルに出力される。
し、分周された出力はORゲート21に入力し、書き込
みモード28によって切換回路8を制御する。出力クロ
ック6Dは、分周回路13に入力し、その出力と書き込
みモード28の出力がNANDゲート24に入力し、比
較器4のイネーブルに出力される。
【0037】比較器4の出力はFF9のセット入力に接
続され、FF9は不良のときだけセットされる。ダウン
カウンタ7Aの出力は、ゼロ一致回路7Bに接続されゼ
ロ一致検出回路7Bはダウンカウンタ7Aの出力が
「0」になるのを検出し、ORゲート32に接続され
る。不良停止モード15は、ANDゲート33に接続さ
れ、ANDゲート33の出力はORゲート32に接続さ
れ、ORゲート32の出力はクロック発生回路6に接続
される。
続され、FF9は不良のときだけセットされる。ダウン
カウンタ7Aの出力は、ゼロ一致回路7Bに接続されゼ
ロ一致検出回路7Bはダウンカウンタ7Aの出力が
「0」になるのを検出し、ORゲート32に接続され
る。不良停止モード15は、ANDゲート33に接続さ
れ、ANDゲート33の出力はORゲート32に接続さ
れ、ORゲート32の出力はクロック発生回路6に接続
される。
【0038】ORゲート32はゼロ一致検出回路7Bの
出力とANDゲート33の出力をORしているので、ど
ちらかの信号が「H」のときクロック発生回路6に出力
し、テストを終了させる。ANDゲート33は不良停止
モード30が「H」のとき、FF9の不良データをOR
ゲート32に出力する。このように最初の不良でテスト
を終了したいときは、不良停止モード15を「H」にし
ておくと最初の不良でクロック発生回路6が停止し、ク
ロック発生回路6の出力クロック6A、6B、6C、6
D、6Eは止まる。ここでアップカウンタ3の値をみる
ことによって不良アドレスを知ることができる。また、
全アドレス領域でテスト実行後、FF9の状態をみるこ
とによって不良メモリ5と不良ビットがわかる。
出力とANDゲート33の出力をORしているので、ど
ちらかの信号が「H」のときクロック発生回路6に出力
し、テストを終了させる。ANDゲート33は不良停止
モード30が「H」のとき、FF9の不良データをOR
ゲート32に出力する。このように最初の不良でテスト
を終了したいときは、不良停止モード15を「H」にし
ておくと最初の不良でクロック発生回路6が停止し、ク
ロック発生回路6の出力クロック6A、6B、6C、6
D、6Eは止まる。ここでアップカウンタ3の値をみる
ことによって不良アドレスを知ることができる。また、
全アドレス領域でテスト実行後、FF9の状態をみるこ
とによって不良メモリ5と不良ビットがわかる。
【0039】なお、ICテスターのテストパターンは通
常多ビットのデータを持っているこの場合は、比較器
4、FF9をビット数分と1つのORゲート34を追加
するだけでよい。データ発生回路2の出力はビット数分
もってよいが同じデータを書く場合は、1ビットだけで
もよい。図6は図5が4ビットの場合の実施例の回路図
である。
常多ビットのデータを持っているこの場合は、比較器
4、FF9をビット数分と1つのORゲート34を追加
するだけでよい。データ発生回路2の出力はビット数分
もってよいが同じデータを書く場合は、1ビットだけで
もよい。図6は図5が4ビットの場合の実施例の回路図
である。
【0040】
【発明の効果】この発明によれば、反転回路と分周回路
を設けているので、従来装置のメモリの故障自己診断に
くらべ、マーチング/チェッカーボードができるので高
い故障検出率が得られる。
を設けているので、従来装置のメモリの故障自己診断に
くらべ、マーチング/チェッカーボードができるので高
い故障検出率が得られる。
【図面の簡単な説明】
【図1】この発明による半導体メモリの故障自己診断装
置の構成図である。
置の構成図である。
【図2】64KWの容量をもつメモリ5をテストすると
きの条件例を示す図である。
きの条件例を示す図である。
【図3】マーチングの書込み、読出しテストのタイムチ
ャートである。
ャートである。
【図4】チェッカーボードの書込み、読出しテストのタ
イムチャートである。
イムチャートである。
【図5】図1の実施例の回路図である。
【図6】図5が4ビットの場合の実施例の回路図であ
る。
る。
【図7】従来技術による半導体メモリの故障自己診断装
置の構成図である。
置の構成図である。
【符号の説明】 1 CPU 2 データ発生回路 3 アドレス発生回路 4 比較器 5 メモリ 6 クロック発生回路 7 テスト終了検出回路 8 切換回路 9 FF 10〜14 分周回路 15〜17 セレクタ 18 反転回路 19〜24 ゲート
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 W 8406−4M 27/10 481 8728−4M
Claims (1)
- 【請求項1】 診断のシーケンスプログラムが書き込ま
れ、書き込み/読み出しモード信号(1B)とテストスター
ト信号(1C)とマーチング/チェッカーボードモード信号
(1D)を出力するCPU(1) と、 CPU(1) が書込みモードのときは、メモリ(5) に加え
るデータを発生し、読み出しモードのときは、期待デー
タを発生するデータ発生回路(2) と、 CPU(1) が書き込みモードのときは、メモリ(5) に書
き込むアドレスをメモリ(5) のアドレスに与え、CPU
(1) が読み出しモードのときは、メモリ(5) から読み出
すアドレスをメモリ(5) のアドレス入力に与えるアドレ
ス発生回路(3)と、 CPU(1) のテストスタート信号(1C)で起動し、クロッ
ク(6A,6B,6C,6D,6E)を発生するクロック発生回路(6)
と、 クロック発生回路(6) の出力クロック(6A)を分周する分
周回路(11)と、 分周回路(11)の出力(11A) と出力クロック(6A)を書き込
み/読み出しモード信号(1B)のモードにより選択するセ
レクタ(15)と、 テスト終了を検出し、セレクタ(15)の出力でクロック発
生回路(6) の動作を停止させる停止信号を発生するテス
ト終了検出回路(7) と、 書き込み/読み出しモード信号(1B)の反転信号とマーチ
ング/チェッカーボードモード信号(1D)を入力とするA
NDゲート(22)と、 クロック発生回路(6) の出力クロック(6B)を分周する分
周回路(12)と、 分周回路(12)の出力(12A) をさらに分周する分周回路(1
4)と、 分周回路(14)の出力(14A) と出力(12A) をANDゲート
(22)の出力により選択するセレクタ(16)と、 クロック発生回路(6) の出力クロック(6C)と分周回路(1
2)の出力(12A) を入力するNANDゲート(23)と、 NANDゲート(23)の出力(23A) と出力クロック(6C)の
反転信号を書き込み/読み出しモード信号(1B)の出力に
より選択するセレクタ(17)と、 クロック発生回路(6) の出力クロック(6D)を分周する分
周回路(13)と、 クロック発生回路(6) の出力クロック(6E)を分周する分
周回路(10)と、 書き込み/読み出しモード信号(1B)の反転信号とマーチ
ング/チェッカーボードモード信号(1D)を入力とするO
Rゲート(19)と、 セレクタ(16)の出力(16A) とORゲート(19)の出力を入
力とするANDゲート(20)と、 データ発生回路(2) の出力とANDゲート(20)の出力を
入力とし、スルーデータ又は反転データを出力する反転
回路(18)と、 書き込み/読み出しモード信号(1B)と分周回路(10)の出
力(10A) を入力とするORゲート(21)と、 反転回路(18)の出力(18A) を入力とし、ゲート(21)の出
力(21A) によって出力(8A)をメモリ(5) に入力するか出
力(8B)を比較器(4) に入力するかを切り換える切換回路
(8) と、 書き込み/読み出しモード信号(1B)の反転信号と分周回
路(13)の出力(13A) を入力とするANDゲート(24)と、 メモリ(5) の読み出しデータを第1の入力とし、切換回
路(8) の出力(8B)を第2の入力とし、メモリ(5) の出力
データと、データ発生回路(2) の期待データをANDゲ
ート(24)のイネーブルによって比較するかしないかを制
御し、比較のときは期待データとメモリ(5) の出力デー
タの一致、不一致を検出し、メモリ(5)の良、不良を判
定する比較器(4) と、 比較器(4) の出力をセット信号とし、CPU(1) のテス
トスタート信号(1C)をリセット信号とするフリップフロ
ップ(9) とを備えることを特徴とする半導体メモリの故
障自己診断装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4253791A JP3042209B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリの故障自己診断装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4253791A JP3042209B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリの故障自己診断装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0675023A true JPH0675023A (ja) | 1994-03-18 |
JP3042209B2 JP3042209B2 (ja) | 2000-05-15 |
Family
ID=17256203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4253791A Expired - Lifetime JP3042209B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリの故障自己診断装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3042209B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5561671A (en) * | 1994-10-31 | 1996-10-01 | Ando Electric Co., Ltd. | Self-diagnostic device for semiconductor memories |
US6307470B1 (en) | 1998-11-20 | 2001-10-23 | Nec Corporation | Antitheft apparatus, antitheft method and recording medium recording thereon antitheft program |
-
1992
- 1992-08-28 JP JP4253791A patent/JP3042209B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5561671A (en) * | 1994-10-31 | 1996-10-01 | Ando Electric Co., Ltd. | Self-diagnostic device for semiconductor memories |
US6307470B1 (en) | 1998-11-20 | 2001-10-23 | Nec Corporation | Antitheft apparatus, antitheft method and recording medium recording thereon antitheft program |
Also Published As
Publication number | Publication date |
---|---|
JP3042209B2 (ja) | 2000-05-15 |
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