JPH0675023A - 半導体メモリの故障自己診断装置 - Google Patents
半導体メモリの故障自己診断装置Info
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- JPH0675023A JPH0675023A JP4253791A JP25379192A JPH0675023A JP H0675023 A JPH0675023 A JP H0675023A JP 4253791 A JP4253791 A JP 4253791A JP 25379192 A JP25379192 A JP 25379192A JP H0675023 A JPH0675023 A JP H0675023A
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Abstract
(57)【要約】
【目的】 メモリの故障自己診断する場合において、マ
ーチングとチェッカーボードができるようにし、メモリ
の故障検出率を向上させる。 【構成】 ＣＰＵ１からデータ発生回路２とアドレス発
生回路３を介してメモリ５にデータを書き込み、クロッ
ク発生回路６のタイミングで比較器４に入力するメモリ
５の出力とデータ発生回路２の出力を比較し、不良信号
を出力する回路に、クロック発生回路６のクロック信号
を分周する複数の分周回路を備え、ＣＰＵ１はチェッカ
ーボードとマーチングのモードとメモリ５への書き込み
と読み出しのモードを出力し、ＣＰＵ１のモード出力を
複数のゲートに入力することにより、チェッカーボード
とマーチングを切り換え、メモリの故障自己診断を行
う。
ーチングとチェッカーボードができるようにし、メモリ
の故障検出率を向上させる。 【構成】 ＣＰＵ１からデータ発生回路２とアドレス発
生回路３を介してメモリ５にデータを書き込み、クロッ
ク発生回路６のタイミングで比較器４に入力するメモリ
５の出力とデータ発生回路２の出力を比較し、不良信号
を出力する回路に、クロック発生回路６のクロック信号
を分周する複数の分周回路を備え、ＣＰＵ１はチェッカ
ーボードとマーチングのモードとメモリ５への書き込み
と読み出しのモードを出力し、ＣＰＵ１のモード出力を
複数のゲートに入力することにより、チェッカーボード
とマーチングを切り換え、メモリの故障自己診断を行
う。
Description
【０００１】
【発明の技術分野】この発明は、ＩＣパターンメモリを
搭載したランダムロジックＩＣテスタおよび多ビット、
大容量メモリを搭載したＩＣテスタにおける半導体メモ
リの故障自己診断装置についてのものである。
搭載したランダムロジックＩＣテスタおよび多ビット、
大容量メモリを搭載したＩＣテスタにおける半導体メモ
リの故障自己診断装置についてのものである。
【０００２】
【従来の技術】従来技術による半導体メモリの故障自己
診断装置の構成を図７により説明する。図７の１はＣＰ
Ｕ、２はデータ発生回路、３はアドレス発生回路、４は
比較器、５はメモリ、６はクロック発生回路、７はテス
ト終了検出回路、８は切換回路、９はフリップフロップ
（以下、ＦＦという。）である。図７で、メモリ５をテ
ストする前に、各部の条件を設定する。図７のＣＰＵ１
から入力データ１Ａによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路３に与える。同様
に、入力データ１Ａによりテストするアドレスの範囲を
テスト終了検出回路７に与える。
診断装置の構成を図７により説明する。図７の１はＣＰ
Ｕ、２はデータ発生回路、３はアドレス発生回路、４は
比較器、５はメモリ、６はクロック発生回路、７はテス
ト終了検出回路、８は切換回路、９はフリップフロップ
（以下、ＦＦという。）である。図７で、メモリ５をテ
ストする前に、各部の条件を設定する。図７のＣＰＵ１
から入力データ１Ａによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路３に与える。同様
に、入力データ１Ａによりテストするアドレスの範囲を
テスト終了検出回路７に与える。
【０００３】次に、メモリ５をテストするときの条件を
アドレス発生回路３とテスト終了検出回路７にセットす
る。データ発生回路２はＣＰＵ１の入力データ１Ａによ
りテストデータを与える。以上の条件を設定した後、書
き込み／読み出しモード信号１ＢがＣＰＵ１から切換回
路８に与えられ、切換回路８はデータ発生回路２の出力
データを出力８Ａに出力し、メモリ５のデータ入力に与
える。これで、メモリ５にはアドレス発生回路３からス
タートアドレスが与えられ、データ発生回路２からテス
トデータが切換回路８の出力８Ａにより与えられる。
アドレス発生回路３とテスト終了検出回路７にセットす
る。データ発生回路２はＣＰＵ１の入力データ１Ａによ
りテストデータを与える。以上の条件を設定した後、書
き込み／読み出しモード信号１ＢがＣＰＵ１から切換回
路８に与えられ、切換回路８はデータ発生回路２の出力
データを出力８Ａに出力し、メモリ５のデータ入力に与
える。これで、メモリ５にはアドレス発生回路３からス
タートアドレスが与えられ、データ発生回路２からテス
トデータが切換回路８の出力８Ａにより与えられる。
【０００４】ＣＰＵ１からテストスタート信号１Ｃが出
力されると、ＦＦ９はリセットされ、またクロック発生
回路６が起動し、出力クロック６Ｂはメモリ５のＷＥに
与えられ、メモリ５にデータを書き込む。出力クロック
６Ａはアドレス発生回路３とデータ発生回路２、テスト
終了検出回路７にクロックとして与えられ、アドレスを
＋１又は−１にし、データを＋１又は−１又は前の状態
を保持する。
力されると、ＦＦ９はリセットされ、またクロック発生
回路６が起動し、出力クロック６Ｂはメモリ５のＷＥに
与えられ、メモリ５にデータを書き込む。出力クロック
６Ａはアドレス発生回路３とデータ発生回路２、テスト
終了検出回路７にクロックとして与えられ、アドレスを
＋１又は−１にし、データを＋１又は−１又は前の状態
を保持する。
【０００５】これらの出力クロック６Ａ・６Ｂのサイク
ルでハード的にメモリ５にテストデータを書き込み、同
時にテスト終了検出回路７は、出力クロック６Ａによっ
てカウントダウンし、カウントが「０」になるとテスト
終了とみなし、テスト終了信号を出し、クロック発生回
路６に与える。クロック発生回路６は、テスト終了信号
を与えられると、クロックの発生を停止し、メモリ５に
はテストしたいアドレスにテストデータが書き込まれて
いる。
ルでハード的にメモリ５にテストデータを書き込み、同
時にテスト終了検出回路７は、出力クロック６Ａによっ
てカウントダウンし、カウントが「０」になるとテスト
終了とみなし、テスト終了信号を出し、クロック発生回
路６に与える。クロック発生回路６は、テスト終了信号
を与えられると、クロックの発生を停止し、メモリ５に
はテストしたいアドレスにテストデータが書き込まれて
いる。
【０００６】次に、メモリ読み出しモードの実行前に条
件を設定する。この条件設定は書き込み／読み出しモー
ド信号の実行前と同じにする。条件設定がすむと、ＣＰ
Ｕ１から書き込み／読み出しモード信号１Ｂを「０」に
して出力し、切換回路８は、出力８Ｂ側にセットされ、
データ発生回路２の出力を比較器４に期待データとして
与える。
件を設定する。この条件設定は書き込み／読み出しモー
ド信号の実行前と同じにする。条件設定がすむと、ＣＰ
Ｕ１から書き込み／読み出しモード信号１Ｂを「０」に
して出力し、切換回路８は、出力８Ｂ側にセットされ、
データ発生回路２の出力を比較器４に期待データとして
与える。
【０００７】ＣＰＵ１からテストスタート信号１Ｃが出
力されると、ＦＦ９をリセットし、クロック発生回路６
を起動する。クロック発生回路６は、クロック６Ａを出
力し、６Ｂは出力するが、ＣＰＵ１の出力１Ｂが「０」
のため、メモリ５のＷＥには常に「１」が与えられる。
したがって、メモリ５は読み出しサイクルになっている
ので、メモリ５はアドレス発生回路３の出力アドレスに
よりデータが読み出され、比較器４に与えられる。比較
器４は、メモリ５の読み出しデータと切換回路８の出力
８Ｂとを比較し、一致、不一致を検出する。不一致のと
きは、比較器４は不一致信号４Ａを出力し、ＦＦ９のセ
ット入力に与えられ、ＦＦ９はセット状態になり、不良
信号１０を出力する。
力されると、ＦＦ９をリセットし、クロック発生回路６
を起動する。クロック発生回路６は、クロック６Ａを出
力し、６Ｂは出力するが、ＣＰＵ１の出力１Ｂが「０」
のため、メモリ５のＷＥには常に「１」が与えられる。
したがって、メモリ５は読み出しサイクルになっている
ので、メモリ５はアドレス発生回路３の出力アドレスに
よりデータが読み出され、比較器４に与えられる。比較
器４は、メモリ５の読み出しデータと切換回路８の出力
８Ｂとを比較し、一致、不一致を検出する。不一致のと
きは、比較器４は不一致信号４Ａを出力し、ＦＦ９のセ
ット入力に与えられ、ＦＦ９はセット状態になり、不良
信号１０を出力する。
【０００８】クロック発生回路６は、メモリ書き込み時
と同様にクロック６Ａを発生するので、アドレス発生回
路３とデータ発生回路２は、メモリ書き込み時と同じア
ドレス及びデータを出力する。なお、この技術は、特願
平２−３０７６４０号に記載されている。
と同様にクロック６Ａを発生するので、アドレス発生回
路３とデータ発生回路２は、メモリ書き込み時と同じア
ドレス及びデータを出力する。なお、この技術は、特願
平２−３０７６４０号に記載されている。
【０００９】
【発明が解決しようとする課題】図７の従来装置では、
メモリの故障自己判断をする際、全アドレスに「１」又
は「０」を書き込んだ後、全アドレスを「１」又は
「０」を読み出すという方法、すなわちリードライト・
スキャンで行っていたため、故障検出率が低かった。こ
の発明は、図７の従来装置に反転回路１８、分周回路１
０、１１、１２、１３、１４、セレクタ１５、１６、１
７を加えることにより、故障自己診断の時にマーチン
グ、チェッカーボードができるようになり、メモリの故
障検出率を高めることを目的とする。
メモリの故障自己判断をする際、全アドレスに「１」又
は「０」を書き込んだ後、全アドレスを「１」又は
「０」を読み出すという方法、すなわちリードライト・
スキャンで行っていたため、故障検出率が低かった。こ
の発明は、図７の従来装置に反転回路１８、分周回路１
０、１１、１２、１３、１４、セレクタ１５、１６、１
７を加えることにより、故障自己診断の時にマーチン
グ、チェッカーボードができるようになり、メモリの故
障検出率を高めることを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、この発明では、診断のシーケンスプログラムが書き
込まれ、書き込み／読み出しモード信号１Ｂとテストス
タート信号１Ｃとマーチング／チェッカーボードモード
信号１Ｄを出力するＣＰＵ１と、ＣＰＵ１が書込みモー
ドのときは、メモリ５に加えるデータを発生し、読み出
しモードのときは、期待データを発生するデータ発生回
路２と、ＣＰＵ１が書き込みモードのときは、メモリ５
に書き込むアドレスをメモリ５のアドレスに与え、ＣＰ
Ｕ１が読み出しモードのときは、メモリ５から読み出す
アドレスをメモリ５のアドレス入力に与えるアドレス発
生回路３と、ＣＰＵ１のテストスタート信号１Ｃで起動
し、クロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅを発生する
クロック発生回路６と、クロック発生回路６の出力クロ
ック６Ａを分周する分周回路１１と、分周回路１１の出
力１１Ａと出力クロック６Ａを書き込み／読み出しモー
ド信号１Ｂのモードにより選択するセレクタ１５と、テ
スト終了を検出し、セレクタ１５の出力でクロック発生
回路６の動作を停止させる停止信号を発生するテスト終
了検出回路７と、書き込み／読み出しモード信号１Ｂの
反転信号とマーチング／チェッカーボードモード信号１
Ｄを入力とするＡＮＤゲート２２と、クロック発生回路
６の出力クロック６Ｂを分周する分周回路１２と、分周
回路１２の出力１２Ａをさらに分周する分周回路１４
と、分周回路１４の出力１４Ａと出力１２ＡをＡＮＤゲ
ート２２の出力により選択するセレクタ１６と、クロッ
ク発生回路６の出力クロック６Ｃと分周回路１２の出力
１２Ａを入力するＮＡＮＤゲート２３と、ＮＡＮＤゲー
ト２３の出力２３Ａと出力クロック６Ｃの反転信号を書
き込み／読み出しモード信号１Ｂの出力により選択する
セレクタ１７と、クロック発生回路６の出力クロック６
Ｄを分周する分周回路１３と、クロック発生回路６の出
力クロック６Ｅを分周する分周回路１０と、書き込み／
読み出しモード信号１Ｂの反転信号とマーチング／チェ
ッカーボードモード信号１Ｄを入力とするＯＲゲート１
９と、セレクタ１６の出力１６ＡとＯＲゲート１９の出
力を入力とするＡＮＤゲート２０と、データ発生回路２
の出力とＡＮＤゲート２０の出力を入力とし、スルーデ
ータ又は反転データを出力する反転回路１８と、書き込
み／読み出しモード信号１Ｂと分周回路１０の出力１０
Ａを入力とするＯＲゲート２１と、反転回路１８の出力
１８Ａを入力とし、ゲート２１の出力２１Ａによって出
力８Ａをメモリ５に入力するか出力８Ｂを比較器４に入
力するかを切り換える切換回路８と、書き込み／読み出
しモード信号１Ｂの反転信号と分周回路１３の出力１３
Ａを入力とするＡＮＤゲート２４と、メモリ５の読み出
しデータを第１の入力とし、切換回路８の出力８Ｂを第
２の入力とし、メモリ５の出力データと、データ発生回
路２の期待データをＮＡＮＤゲート２４の出力によって
比較するかしないかを制御し、比較のときは期待データ
とメモリ５の出力データの一致、不一致を検出し、メモ
リ５の良、不良を判定する比較器４と、比較器４の出力
をセット信号とし、ＣＰＵ１のテストスタート信号１Ｃ
をリセット信号とするフリップフロップ９とを備える。
に、この発明では、診断のシーケンスプログラムが書き
込まれ、書き込み／読み出しモード信号１Ｂとテストス
タート信号１Ｃとマーチング／チェッカーボードモード
信号１Ｄを出力するＣＰＵ１と、ＣＰＵ１が書込みモー
ドのときは、メモリ５に加えるデータを発生し、読み出
しモードのときは、期待データを発生するデータ発生回
路２と、ＣＰＵ１が書き込みモードのときは、メモリ５
に書き込むアドレスをメモリ５のアドレスに与え、ＣＰ
Ｕ１が読み出しモードのときは、メモリ５から読み出す
アドレスをメモリ５のアドレス入力に与えるアドレス発
生回路３と、ＣＰＵ１のテストスタート信号１Ｃで起動
し、クロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅを発生する
クロック発生回路６と、クロック発生回路６の出力クロ
ック６Ａを分周する分周回路１１と、分周回路１１の出
力１１Ａと出力クロック６Ａを書き込み／読み出しモー
ド信号１Ｂのモードにより選択するセレクタ１５と、テ
スト終了を検出し、セレクタ１５の出力でクロック発生
回路６の動作を停止させる停止信号を発生するテスト終
了検出回路７と、書き込み／読み出しモード信号１Ｂの
反転信号とマーチング／チェッカーボードモード信号１
Ｄを入力とするＡＮＤゲート２２と、クロック発生回路
６の出力クロック６Ｂを分周する分周回路１２と、分周
回路１２の出力１２Ａをさらに分周する分周回路１４
と、分周回路１４の出力１４Ａと出力１２ＡをＡＮＤゲ
ート２２の出力により選択するセレクタ１６と、クロッ
ク発生回路６の出力クロック６Ｃと分周回路１２の出力
１２Ａを入力するＮＡＮＤゲート２３と、ＮＡＮＤゲー
ト２３の出力２３Ａと出力クロック６Ｃの反転信号を書
き込み／読み出しモード信号１Ｂの出力により選択する
セレクタ１７と、クロック発生回路６の出力クロック６
Ｄを分周する分周回路１３と、クロック発生回路６の出
力クロック６Ｅを分周する分周回路１０と、書き込み／
読み出しモード信号１Ｂの反転信号とマーチング／チェ
ッカーボードモード信号１Ｄを入力とするＯＲゲート１
９と、セレクタ１６の出力１６ＡとＯＲゲート１９の出
力を入力とするＡＮＤゲート２０と、データ発生回路２
の出力とＡＮＤゲート２０の出力を入力とし、スルーデ
ータ又は反転データを出力する反転回路１８と、書き込
み／読み出しモード信号１Ｂと分周回路１０の出力１０
Ａを入力とするＯＲゲート２１と、反転回路１８の出力
１８Ａを入力とし、ゲート２１の出力２１Ａによって出
力８Ａをメモリ５に入力するか出力８Ｂを比較器４に入
力するかを切り換える切換回路８と、書き込み／読み出
しモード信号１Ｂの反転信号と分周回路１３の出力１３
Ａを入力とするＡＮＤゲート２４と、メモリ５の読み出
しデータを第１の入力とし、切換回路８の出力８Ｂを第
２の入力とし、メモリ５の出力データと、データ発生回
路２の期待データをＮＡＮＤゲート２４の出力によって
比較するかしないかを制御し、比較のときは期待データ
とメモリ５の出力データの一致、不一致を検出し、メモ
リ５の良、不良を判定する比較器４と、比較器４の出力
をセット信号とし、ＣＰＵ１のテストスタート信号１Ｃ
をリセット信号とするフリップフロップ９とを備える。
【００１１】
【作 用】次に、この発明によるメモリ故障自己診断装
置の構成を図１に説明する。図１の１０〜１４は分周回
路、１５〜１７はセレクタ、１８は反転回路であり、そ
の他は図７と同じである。図１で、ＣＰＵ１の出力１Ｂ
は書き込みモードで「Ｈ」、読み出しモードで「Ｌ」を
出力する。また、出力１Ｄは、チェッカーボードモード
で「Ｈ」を出力し、マーチングモードで「Ｌ」を出力す
る。
置の構成を図１に説明する。図１の１０〜１４は分周回
路、１５〜１７はセレクタ、１８は反転回路であり、そ
の他は図７と同じである。図１で、ＣＰＵ１の出力１Ｂ
は書き込みモードで「Ｈ」、読み出しモードで「Ｌ」を
出力する。また、出力１Ｄは、チェッカーボードモード
で「Ｈ」を出力し、マーチングモードで「Ｌ」を出力す
る。
【００１２】ＣＰＵ１からの出力１Ｃは分周回路１０に
入力し、クロック発生回路６のクロック６Ｅを分周す
る。分周回路１１はクロック発生回路６のクロック６Ａ
を分周する。分周回路１２はクロック発生回路６のクロ
ック６Ｂを分周する。分周回路１３はクロック発生回路
６のクロック６Ｄを分周する。分周回路１４は分周回路
１２の出力を分周する。セレクタ１５はクロック発生回
路６のクロック６Ａと分周回路１１の出力を入力とし、
ＣＰＵ１の出力１Ｂが「Ｈ」のとき、出力クロック６Ａ
を選択し、「Ｌ」のとき、分周回路１１の出力１１Ａを
選択する。セレクタ１６は分周回路１２の出力と分周回
路１４の出力を入力とし、ＡＮＤゲート２２の出力が
「Ｈ」のとき分周回路１４の出力１４Ａを選択し、
「Ｌ」のとき分周回路１２の出力１２Ａを選択する。
入力し、クロック発生回路６のクロック６Ｅを分周す
る。分周回路１１はクロック発生回路６のクロック６Ａ
を分周する。分周回路１２はクロック発生回路６のクロ
ック６Ｂを分周する。分周回路１３はクロック発生回路
６のクロック６Ｄを分周する。分周回路１４は分周回路
１２の出力を分周する。セレクタ１５はクロック発生回
路６のクロック６Ａと分周回路１１の出力を入力とし、
ＣＰＵ１の出力１Ｂが「Ｈ」のとき、出力クロック６Ａ
を選択し、「Ｌ」のとき、分周回路１１の出力１１Ａを
選択する。セレクタ１６は分周回路１２の出力と分周回
路１４の出力を入力とし、ＡＮＤゲート２２の出力が
「Ｈ」のとき分周回路１４の出力１４Ａを選択し、
「Ｌ」のとき分周回路１２の出力１２Ａを選択する。
【００１３】セレクタ１７はクロック発生回路６のクロ
ック６Ｃの反転信号とゲート２３の出力を入力とし、Ｃ
ＰＵ１の出力１Ｂが「Ｈ」のときゲート２３の出力２３
Ａを選択し、「Ｌ」のとき出力クロック６Ｃを選択す
る。反転回路１８はデータ発生回路２の出力とＡＮＤゲ
ート２０の出力を入力とし、切換回路８の入力にデータ
を与える。
ック６Ｃの反転信号とゲート２３の出力を入力とし、Ｃ
ＰＵ１の出力１Ｂが「Ｈ」のときゲート２３の出力２３
Ａを選択し、「Ｌ」のとき出力クロック６Ｃを選択す
る。反転回路１８はデータ発生回路２の出力とＡＮＤゲ
ート２０の出力を入力とし、切換回路８の入力にデータ
を与える。
【００１４】メモリ５は切換回路８の出力８Ａをデータ
入力し、セレクタ１７の出力のタイミングでデータを書
き込む。比較器４は、メモリ５の出力と切換回路８の出
力８Ｂのデータを入力とし、ＮＡＮＤゲート２４のタイ
ミングで出力４Ａを出力する。ＮＡＮＤゲート２４は、
分周回路１３の出力１３ＡとＣＰＵ１の出力１Ｂの反転
出力を入力とする。
入力し、セレクタ１７の出力のタイミングでデータを書
き込む。比較器４は、メモリ５の出力と切換回路８の出
力８Ｂのデータを入力とし、ＮＡＮＤゲート２４のタイ
ミングで出力４Ａを出力する。ＮＡＮＤゲート２４は、
分周回路１３の出力１３ＡとＣＰＵ１の出力１Ｂの反転
出力を入力とする。
【００１５】次に、図１の作用を説明する。メモリ５を
テストする前に図１の各部の条件を設定する。ＣＰＵ１
から入力データ１Ａによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路３に与える。同様
に、入力データ１Ａによりテストするアドレスの範囲を
テスト終了検出回路７に与える。
テストする前に図１の各部の条件を設定する。ＣＰＵ１
から入力データ１Ａによりテストするアドレス範囲のス
タートアドレスをアドレス発生回路３に与える。同様
に、入力データ１Ａによりテストするアドレスの範囲を
テスト終了検出回路７に与える。
【００１６】次に、６４ＫＷの容量をもつメモリ５をテ
ストするときの条件の例を図１と図２により説明する。
図２で、６４ＫＷのうち、０番地から９９番地までテス
トする場合は、アドレス発生回路３には「０」をセット
し、テスト終了検出回路７には（９９−０＋１）＝１０
０を与える。データ発生回路２は、ＣＰＵ１の入力デー
タ１Ａにより、テストデータを与える。
ストするときの条件の例を図１と図２により説明する。
図２で、６４ＫＷのうち、０番地から９９番地までテス
トする場合は、アドレス発生回路３には「０」をセット
し、テスト終了検出回路７には（９９−０＋１）＝１０
０を与える。データ発生回路２は、ＣＰＵ１の入力デー
タ１Ａにより、テストデータを与える。
【００１７】次に、図１で、マーチングの書き込みの場
合について説明する。マーチングとは、メモリの全ての
セルに「０」を書き込んだあと、１ビットづつ読み出し
・書き込みを繰り返していき、続いて反転データについ
て、同様のシーケンスを繰り返すことにより、アドレス
系の固定不良がほぼ完全に検出できるものである。
合について説明する。マーチングとは、メモリの全ての
セルに「０」を書き込んだあと、１ビットづつ読み出し
・書き込みを繰り返していき、続いて反転データについ
て、同様のシーケンスを繰り返すことにより、アドレス
系の固定不良がほぼ完全に検出できるものである。
【００１８】初めに、全アドレスに「１」または「０」
を書き、その値が書けるのかをチェックする。まず以上
の条件をセットした後、ＣＰＵ１の書き込み／読み出し
モード信号１Ｂが「Ｈ」、チェッカー／マーチングモー
ド出力１Ｄが「Ｌ」のとき、セレクタ１５は「Ｈ」がセ
ットされ、ＣＰＵ１からスタート信号１Ｃがクロック発
生回路６に与えられ、出力クロック６Ａが出力され、ア
ドレス発生回路３、データ発生回路２、テスト終了検出
回路７にデータがセットされる。
を書き、その値が書けるのかをチェックする。まず以上
の条件をセットした後、ＣＰＵ１の書き込み／読み出し
モード信号１Ｂが「Ｈ」、チェッカー／マーチングモー
ド出力１Ｄが「Ｌ」のとき、セレクタ１５は「Ｈ」がセ
ットされ、ＣＰＵ１からスタート信号１Ｃがクロック発
生回路６に与えられ、出力クロック６Ａが出力され、ア
ドレス発生回路３、データ発生回路２、テスト終了検出
回路７にデータがセットされる。
【００１９】そのとき、ＯＲゲート１９は「Ｌ」が出力
され、ＡＮＤゲート２２は「Ｌ」が出力され、セレクタ
１６は「Ｌ」がセットされる。分周回路１２の出力１２
ＡがＡＮＤゲート２０の入力（ＯＲゲート１９の出力）
に「Ｌ」が与えられるため出力は「Ｌ」一定である。そ
のため反転回路１８の出力１８Ａは、データがスルー状
態で出力され、切換回路８の入力に与えられる。そして
分周回路１０の出力１０Ａと、書き込み／読み出しモー
ド信号１Ｂの出力をＯＲゲート２１の入力に与え、この
とき出力は「Ｈ」の状態になる。そのため、切換回路８
の出力は８Ａ側に出力される。このとき、セレクタ１７
の出力は、クロック発生回路６の出力クロック６Ｃをメ
モリ５のＷＥに与えることによって、データがアドレス
毎にメモリに書き込まれる。
され、ＡＮＤゲート２２は「Ｌ」が出力され、セレクタ
１６は「Ｌ」がセットされる。分周回路１２の出力１２
ＡがＡＮＤゲート２０の入力（ＯＲゲート１９の出力）
に「Ｌ」が与えられるため出力は「Ｌ」一定である。そ
のため反転回路１８の出力１８Ａは、データがスルー状
態で出力され、切換回路８の入力に与えられる。そして
分周回路１０の出力１０Ａと、書き込み／読み出しモー
ド信号１Ｂの出力をＯＲゲート２１の入力に与え、この
とき出力は「Ｈ」の状態になる。そのため、切換回路８
の出力は８Ａ側に出力される。このとき、セレクタ１７
の出力は、クロック発生回路６の出力クロック６Ｃをメ
モリ５のＷＥに与えることによって、データがアドレス
毎にメモリに書き込まれる。
【００２０】次に、マーチングの読み出しについて説明
する。ＣＰＵ１の書き込み／読み出しモード信号１Ｂを
「Ｌ」、チェッカー／マーチングモード出力１Ｄを
「Ｌ」のとき、セレクタ１５には「Ｌ」がセットされ、
分周回路１１の出力１１Ａがアドレス発生回路３、デー
タ発生回路２、テスト終了検出回路７に与えられる。そ
のときＯＲゲート１９は「Ｈ」が出力され、ＡＮＤゲー
ト２２は「Ｌ」が出力され、セレクタ１６は分周回路１
２の出力１２Ａが出力される。
する。ＣＰＵ１の書き込み／読み出しモード信号１Ｂを
「Ｌ」、チェッカー／マーチングモード出力１Ｄを
「Ｌ」のとき、セレクタ１５には「Ｌ」がセットされ、
分周回路１１の出力１１Ａがアドレス発生回路３、デー
タ発生回路２、テスト終了検出回路７に与えられる。そ
のときＯＲゲート１９は「Ｈ」が出力され、ＡＮＤゲー
ト２２は「Ｌ」が出力され、セレクタ１６は分周回路１
２の出力１２Ａが出力される。
【００２１】このためＡＮＤゲート２０出力は、分周回
路１２の出力が反転回路１８に与えられ、データがスル
ー／反転をくりかえし出力され、切換回路８の入力に与
えられる。そして分周回路１０の出力１０Ａの出力が与
えられ８Ｂ側に出力する時は、スルーデータ８Ａ側に出
力する時は反転データを出力する。そして、メモリ５の
ＷＥが「Ｌ」のときにはセレクタ１７には、ＮＡＮＤゲ
ート２３の出力が出力され、メモリ５に書き込まれてい
る反転したデータがアドレス発生回路３の出力によって
アドレスがきまり書き込まれる。
路１２の出力が反転回路１８に与えられ、データがスル
ー／反転をくりかえし出力され、切換回路８の入力に与
えられる。そして分周回路１０の出力１０Ａの出力が与
えられ８Ｂ側に出力する時は、スルーデータ８Ａ側に出
力する時は反転データを出力する。そして、メモリ５の
ＷＥが「Ｌ」のときにはセレクタ１７には、ＮＡＮＤゲ
ート２３の出力が出力され、メモリ５に書き込まれてい
る反転したデータがアドレス発生回路３の出力によって
アドレスがきまり書き込まれる。
【００２２】メモリ５のＷＥが「Ｈ」のときは読み出し
状態でメモリ５は、アドレス発生回路３の出力によりデ
ータが読み出され、比較器４に与えられる。比較器４
は、メモリ５の読み出しデータと切換回路８の出力、こ
のときはメモリ５のＷＥがＲＥＡＤの出力データをイネ
ーブルによって制御し、比較して一致、不一致を検出す
る。不一致のときは、比較器４は不一致信号４Ａを出力
し、ＦＦ９のセット入力に与えられ、ＦＦ９はセット状
態になり、不良信号３１を出力する。
状態でメモリ５は、アドレス発生回路３の出力によりデ
ータが読み出され、比較器４に与えられる。比較器４
は、メモリ５の読み出しデータと切換回路８の出力、こ
のときはメモリ５のＷＥがＲＥＡＤの出力データをイネ
ーブルによって制御し、比較して一致、不一致を検出す
る。不一致のときは、比較器４は不一致信号４Ａを出力
し、ＦＦ９のセット入力に与えられ、ＦＦ９はセット状
態になり、不良信号３１を出力する。
【００２３】次に、チェッカーボードの書き込みについ
て説明する。チェッカーボードとは、メモリの全セルに
交互に「Ｈ」と「Ｌ」を市松模様に書き込み、つぎに読
み出して比較するものであり、セルの不良の検出ととも
にセル間のデータ干渉や最下位アドレスビットの多重選
択不良を検出することができるものである。ＣＰＵ１の
メモリ書込みモード出力１Ｂが「Ｈ」、チェッカー／マ
ーチングモード出力１Ｄが「Ｈ」のとき、セレクタ１５
にはＨがセットされクロック発生回路６の出力クロック
６Ａが出力され、アドレス発生回路３、データ発生回路
２、テスト終了検出回路７に与えられる。
て説明する。チェッカーボードとは、メモリの全セルに
交互に「Ｈ」と「Ｌ」を市松模様に書き込み、つぎに読
み出して比較するものであり、セルの不良の検出ととも
にセル間のデータ干渉や最下位アドレスビットの多重選
択不良を検出することができるものである。ＣＰＵ１の
メモリ書込みモード出力１Ｂが「Ｈ」、チェッカー／マ
ーチングモード出力１Ｄが「Ｈ」のとき、セレクタ１５
にはＨがセットされクロック発生回路６の出力クロック
６Ａが出力され、アドレス発生回路３、データ発生回路
２、テスト終了検出回路７に与えられる。
【００２４】そのときＯＲゲート１９は「Ｈ」が出力さ
れ、ＡＮＤゲート２２には「Ｌ」が出され、セレクタ１
６にセットされる。ＡＮＤゲート２０の入力はＯＲゲー
ト１９の出力が「Ｈ」のため、ＡＮＤゲート２０の出力
は分周回路１２の出力１２Ａになる。そのため、反転回
路出力８Ａはアドレス毎にスルー／反転した値を出力
し、ＯＲゲート２１には入力に「Ｈ」の信号がくるため
切換回路８には「Ｈ」の値が与えられ、出力は８Ａ側に
出力される。
れ、ＡＮＤゲート２２には「Ｌ」が出され、セレクタ１
６にセットされる。ＡＮＤゲート２０の入力はＯＲゲー
ト１９の出力が「Ｈ」のため、ＡＮＤゲート２０の出力
は分周回路１２の出力１２Ａになる。そのため、反転回
路出力８Ａはアドレス毎にスルー／反転した値を出力
し、ＯＲゲート２１には入力に「Ｈ」の信号がくるため
切換回路８には「Ｈ」の値が与えられ、出力は８Ａ側に
出力される。
【００２５】このときセレクタ１７の出力は、クロック
発生回路６の出力クロック６Ｃをメモリ５のＷＥに与え
ることにより、データがアドレス事に「Ｈ」→「Ｌ」→
「Ｈ」→「Ｌ」と反転しながらメモリ５に書き込まれ
る。
発生回路６の出力クロック６Ｃをメモリ５のＷＥに与え
ることにより、データがアドレス事に「Ｈ」→「Ｌ」→
「Ｈ」→「Ｌ」と反転しながらメモリ５に書き込まれ
る。
【００２６】次に、チェッカーボードの読み出しモード
について説明する。ＣＰＵ１の書き込み／読み出しモー
ド信号１ＢがＬ、チェッカー／マーチングモード出力１
Ｄが「Ｈ」のときセレクタ１５には「Ｌ」がセットさ
れ、分周回路１１の出力１１Ａが出力され、アドレス発
生回路３、データ発生回路２、テスト終了検出回路７に
与えられる。そのときＯＲゲート１９は「Ｈ」が出力さ
れ、ＡＮＤゲート２２の第１の入力には「Ｈ」がセット
される。
について説明する。ＣＰＵ１の書き込み／読み出しモー
ド信号１ＢがＬ、チェッカー／マーチングモード出力１
Ｄが「Ｈ」のときセレクタ１５には「Ｌ」がセットさ
れ、分周回路１１の出力１１Ａが出力され、アドレス発
生回路３、データ発生回路２、テスト終了検出回路７に
与えられる。そのときＯＲゲート１９は「Ｈ」が出力さ
れ、ＡＮＤゲート２２の第１の入力には「Ｈ」がセット
される。
【００２７】また、セレクタ１６は分周回路１４の出力
１４Ａが出力される。このため、ＡＮＤゲート２０の出
力は分周回路１Ａの出力が反転回路１８に与えられ、デ
ータがスルー反転をくりかえし出力され、切換回路８の
入力に与えられる。そして、分周回路１０の出力１０Ａ
の出力が切換回路８に与えられ、８Ｂ側に出力する時は
スルーデータを、８Ａ側に出力するときは反転データを
出力する。以下、マーチングの読み出しと同じ動作をす
る。
１４Ａが出力される。このため、ＡＮＤゲート２０の出
力は分周回路１Ａの出力が反転回路１８に与えられ、デ
ータがスルー反転をくりかえし出力され、切換回路８の
入力に与えられる。そして、分周回路１０の出力１０Ａ
の出力が切換回路８に与えられ、８Ｂ側に出力する時は
スルーデータを、８Ａ側に出力するときは反転データを
出力する。以下、マーチングの読み出しと同じ動作をす
る。
【００２８】また、セレクタ１５は、分周回路１１の出
力１１Ａ又はクロック発生回路６の出力クロック６Ａの
どちらかをセレクトしてアドレス発生回路３のアドレス
を＋１又は−１にし、データ発生回路２のデータを＋１
又は−１又は前の状態を保持する。同時にテスト終了検
出回路７は、セレクタ１５の出力によってカウントダウ
ンし、カウントが「０」になると、テスト終了とみな
し、テスト終了信号を出し、クロック発生回路６に与え
る。クロック発生回路６はテスト終了信号を与えられる
とクロック発生を停止する。このように、この発明によ
るメモリ診断ではクロック発生回路６の出力クロック６
Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのサイクルで自己診断をす
ることができる。
力１１Ａ又はクロック発生回路６の出力クロック６Ａの
どちらかをセレクトしてアドレス発生回路３のアドレス
を＋１又は−１にし、データ発生回路２のデータを＋１
又は−１又は前の状態を保持する。同時にテスト終了検
出回路７は、セレクタ１５の出力によってカウントダウ
ンし、カウントが「０」になると、テスト終了とみな
し、テスト終了信号を出し、クロック発生回路６に与え
る。クロック発生回路６はテスト終了信号を与えられる
とクロック発生を停止する。このように、この発明によ
るメモリ診断ではクロック発生回路６の出力クロック６
Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのサイクルで自己診断をす
ることができる。
【００２９】
【実施例】次に、図１の構成によるマーチングの書き込
みモードと、読み出しモードのタイムチャートを図３に
示す。図３のアはセレクタ１５の出力１５Ａの波形であ
り、ＣＰＵ１の出力１Ｂが「Ｈ」レベルなので、セレク
タ１５はクロック発生回路６の出力クロック６Ａを選択
している。イはアドレス発生回路３の出力であり、図３
アに同期してアドレスを発生する。ウはＣＰＵ１よりデ
ータ発生回路２に入力するデータであり、Ｈレベル一定
である。エはＡＮＤゲート２０の出力であり、Ｌレベル
一定である。オは反転回路１８の出力１８Ａであり、図
３ウとエによりＨレベル一定となり、切換回路８は出力
８Ａを選択する。カはセレクタ１７の出力であり、ＣＰ
Ｕ１の出力１Ｂが「Ｈ」レベルのため、ゲート２３Ａの
出力を選択して出力する。キはメモリ５に書き込まれる
データの波形であり、全てのアドレスに「Ｈ」が書き込
まれている。図３のア〜キは書き込みモードのタイムチ
ャートである。
みモードと、読み出しモードのタイムチャートを図３に
示す。図３のアはセレクタ１５の出力１５Ａの波形であ
り、ＣＰＵ１の出力１Ｂが「Ｈ」レベルなので、セレク
タ１５はクロック発生回路６の出力クロック６Ａを選択
している。イはアドレス発生回路３の出力であり、図３
アに同期してアドレスを発生する。ウはＣＰＵ１よりデ
ータ発生回路２に入力するデータであり、Ｈレベル一定
である。エはＡＮＤゲート２０の出力であり、Ｌレベル
一定である。オは反転回路１８の出力１８Ａであり、図
３ウとエによりＨレベル一定となり、切換回路８は出力
８Ａを選択する。カはセレクタ１７の出力であり、ＣＰ
Ｕ１の出力１Ｂが「Ｈ」レベルのため、ゲート２３Ａの
出力を選択して出力する。キはメモリ５に書き込まれる
データの波形であり、全てのアドレスに「Ｈ」が書き込
まれている。図３のア〜キは書き込みモードのタイムチ
ャートである。
【００３０】図３のクはセレクタ１５の出力波形であ
り、ＣＰＵ１の出力１Ｂが「Ｌ」レベルなので、セレク
タ１５はクロック発生回路６の出力クロック６Ａを分周
した出力１１Ａを選択している。ケはアドレス発生回路
３の出力波形であり、図３クに同期してアドレスを発生
する。コはＣＰＵ１よりデータ発生回路２に入力するデ
ータであり、Ｈレベル一定である。サはＡＮＤゲート２
０の出力であり、ゲート１９の出力とセレクタ１６の出
力を入力とし、反転とスルーを繰り返す。シは反転回路
１８の出力であり、図３スに同期してデータを交互に出
力する。スは分周回路１０の出力であり、ＯＲゲート２
１を介して切換回路８に入力し、切換回路８は出力８Ａ
と出力８Ｂを分周回路１０のタイミングで出力する。セ
はセレクタ１７の出力であり、ＣＰＵ１の出力１Ｂが
「Ｈ」のためゲート２３の出力をメモリ５に入力する。
ソはＮＡＮＤゲート２４の出力である。図３ク〜ソは読
出モードのタイムチャートである。
り、ＣＰＵ１の出力１Ｂが「Ｌ」レベルなので、セレク
タ１５はクロック発生回路６の出力クロック６Ａを分周
した出力１１Ａを選択している。ケはアドレス発生回路
３の出力波形であり、図３クに同期してアドレスを発生
する。コはＣＰＵ１よりデータ発生回路２に入力するデ
ータであり、Ｈレベル一定である。サはＡＮＤゲート２
０の出力であり、ゲート１９の出力とセレクタ１６の出
力を入力とし、反転とスルーを繰り返す。シは反転回路
１８の出力であり、図３スに同期してデータを交互に出
力する。スは分周回路１０の出力であり、ＯＲゲート２
１を介して切換回路８に入力し、切換回路８は出力８Ａ
と出力８Ｂを分周回路１０のタイミングで出力する。セ
はセレクタ１７の出力であり、ＣＰＵ１の出力１Ｂが
「Ｈ」のためゲート２３の出力をメモリ５に入力する。
ソはＮＡＮＤゲート２４の出力である。図３ク〜ソは読
出モードのタイムチャートである。
【００３１】次に、チェッカーボードの書き込みモード
と、読み出しモードのタイムチャートを図４に示す。図
４のア〜ウは図３のア〜ウと同じである。エはＡＮＤゲ
ート２０の出力であり、ＣＰＵ１の出力１Ｂが「Ｈ」、
出力１Ｄが「Ｈ」なのでＡＮＤゲート２２は「Ｈ」とな
り、セレクタ１６は分周回路１４の出力１４Ａを選択し
て出力１６Ａとする。したがって、ＡＮＤゲート２０の
出力は反転とスルーを繰り返す。オは反転回路１８の出
力であり、図４エのタイミングで、「Ｈ」と「Ｌ」を切
換回路８に入力する。カはセレクタ１７の出力であり、
図３カと同じである。キはメモリ５のデータであり、図
４カのタイミングでデータを書き込む。図４のア〜キは
書き込みモードのタイムチャートである。
と、読み出しモードのタイムチャートを図４に示す。図
４のア〜ウは図３のア〜ウと同じである。エはＡＮＤゲ
ート２０の出力であり、ＣＰＵ１の出力１Ｂが「Ｈ」、
出力１Ｄが「Ｈ」なのでＡＮＤゲート２２は「Ｈ」とな
り、セレクタ１６は分周回路１４の出力１４Ａを選択し
て出力１６Ａとする。したがって、ＡＮＤゲート２０の
出力は反転とスルーを繰り返す。オは反転回路１８の出
力であり、図４エのタイミングで、「Ｈ」と「Ｌ」を切
換回路８に入力する。カはセレクタ１７の出力であり、
図３カと同じである。キはメモリ５のデータであり、図
４カのタイミングでデータを書き込む。図４のア〜キは
書き込みモードのタイムチャートである。
【００３２】図４ク〜コは図３ク〜コと同じである。サ
はＡＮＤゲート２０の出力であり、ゲート１９の出力が
「Ｈ」であり、ゲート２２が「Ｈ」なので、分周回路１
４の出力１４Ａをセレクタ１６は選択し、出力１６Ａと
してＡＮＤゲート２０に入力し、反転とスルーを繰り返
す。シは反転回路１８の出力であり、分周回路１４の出
力１４Ａのタイミングで切換回路８にデータを入力す
る。スは切り換え回路８の出力であり、ＣＰＵ１の出力
１Ｂが「Ｌ」なので、分周回路１０の出力１０Ｂのタイ
ミングで切り換え回路の出力８Ａと８Ｂを切り換える。
セとソは図３セ、ソと同じである。
はＡＮＤゲート２０の出力であり、ゲート１９の出力が
「Ｈ」であり、ゲート２２が「Ｈ」なので、分周回路１
４の出力１４Ａをセレクタ１６は選択し、出力１６Ａと
してＡＮＤゲート２０に入力し、反転とスルーを繰り返
す。シは反転回路１８の出力であり、分周回路１４の出
力１４Ａのタイミングで切換回路８にデータを入力す
る。スは切り換え回路８の出力であり、ＣＰＵ１の出力
１Ｂが「Ｌ」なので、分周回路１０の出力１０Ｂのタイ
ミングで切り換え回路の出力８Ａと８Ｂを切り換える。
セとソは図３セ、ソと同じである。
【００３３】次に、図１の実施例の回路図を図５により
説明する。図５で、データ発生回路２とアドレス発生回
路３は、アップカウンタを使用し、テスト終了検出回路
７はダウンカウンタを使用している。入力データ２５
は、アップカウンタ２・３とダウンカウンタ７の入力に
接続され、アップカウンタ３の出力は、メモリ５のアド
レスに接続される。テストモード２７は、アップカウン
タ２に接続され、この信号によってアップカウンタ２
は、アップカウントまたはデータホールドモードに切り
換わる。アップカウンタ２の出力は反転回路１８に接続
される。
説明する。図５で、データ発生回路２とアドレス発生回
路３は、アップカウンタを使用し、テスト終了検出回路
７はダウンカウンタを使用している。入力データ２５
は、アップカウンタ２・３とダウンカウンタ７の入力に
接続され、アップカウンタ３の出力は、メモリ５のアド
レスに接続される。テストモード２７は、アップカウン
タ２に接続され、この信号によってアップカウンタ２
は、アップカウントまたはデータホールドモードに切り
換わる。アップカウンタ２の出力は反転回路１８に接続
される。
【００３４】ＯＲゲート１９は、チェッカー／マーチモ
ード２６と書き込みモード２８を入力とし、それを出力
してＡＮＤゲート２０の入力とし、セレクタ１６の出力
によって「Ｌ」のとき反転回路８はデータをスルー状態
で出力し、「Ｈ」のときは反転状態で切換回路の入力に
与え、ＯＲゲート２１の出力が「Ｈ」のときは８Ａに出
力し、「Ｌ」のときは８Ｂに出力し、メモリ５と比較器
４に接続する。テストスタート信号は、ＦＦ９をリセッ
ト入力に接続されるとともにクロック発生回路６と分周
回路１０、１１、１２、１３、１４に接続される。
ード２６と書き込みモード２８を入力とし、それを出力
してＡＮＤゲート２０の入力とし、セレクタ１６の出力
によって「Ｌ」のとき反転回路８はデータをスルー状態
で出力し、「Ｈ」のときは反転状態で切換回路の入力に
与え、ＯＲゲート２１の出力が「Ｈ」のときは８Ａに出
力し、「Ｌ」のときは８Ｂに出力し、メモリ５と比較器
４に接続する。テストスタート信号は、ＦＦ９をリセッ
ト入力に接続されるとともにクロック発生回路６と分周
回路１０、１１、１２、１３、１４に接続される。
【００３５】クロック発生回路６の出力クロック６Ａと
分周回路１１の出力はセレクタ１５に接続され、セレク
タ１５の出力はアップカウンタ２・３とダウンカウンタ
７に接続される。出力クロック６Ｂは分周回路１２に接
続され、その出力はセレクタ１６と分周回路１４に接続
される。セレクタ１６の出力はＡＮＤゲート２０に接続
され、スルー又は反転のデータを出力する。出力クロッ
ク６Ｃと分周回路１２の出力はＮＡＮＤゲート２３の入
力に与えられて出力し、セレクタ１７の一方に入力し、
他方に出力クロック６Ｃが入力し、選択されてメモリ５
のＷＥに入力する。
分周回路１１の出力はセレクタ１５に接続され、セレク
タ１５の出力はアップカウンタ２・３とダウンカウンタ
７に接続される。出力クロック６Ｂは分周回路１２に接
続され、その出力はセレクタ１６と分周回路１４に接続
される。セレクタ１６の出力はＡＮＤゲート２０に接続
され、スルー又は反転のデータを出力する。出力クロッ
ク６Ｃと分周回路１２の出力はＮＡＮＤゲート２３の入
力に与えられて出力し、セレクタ１７の一方に入力し、
他方に出力クロック６Ｃが入力し、選択されてメモリ５
のＷＥに入力する。
【００３６】出力クロック６Ｅは分周回路１０に入力
し、分周された出力はＯＲゲート２１に入力し、書き込
みモード２８によって切換回路８を制御する。出力クロ
ック６Ｄは、分周回路１３に入力し、その出力と書き込
みモード２８の出力がＮＡＮＤゲート２４に入力し、比
較器４のイネーブルに出力される。
し、分周された出力はＯＲゲート２１に入力し、書き込
みモード２８によって切換回路８を制御する。出力クロ
ック６Ｄは、分周回路１３に入力し、その出力と書き込
みモード２８の出力がＮＡＮＤゲート２４に入力し、比
較器４のイネーブルに出力される。
【００３７】比較器４の出力はＦＦ９のセット入力に接
続され、ＦＦ９は不良のときだけセットされる。ダウン
カウンタ７Ａの出力は、ゼロ一致回路７Ｂに接続されゼ
ロ一致検出回路７Ｂはダウンカウンタ７Ａの出力が
「０」になるのを検出し、ＯＲゲート３２に接続され
る。不良停止モード１５は、ＡＮＤゲート３３に接続さ
れ、ＡＮＤゲート３３の出力はＯＲゲート３２に接続さ
れ、ＯＲゲート３２の出力はクロック発生回路６に接続
される。
続され、ＦＦ９は不良のときだけセットされる。ダウン
カウンタ７Ａの出力は、ゼロ一致回路７Ｂに接続されゼ
ロ一致検出回路７Ｂはダウンカウンタ７Ａの出力が
「０」になるのを検出し、ＯＲゲート３２に接続され
る。不良停止モード１５は、ＡＮＤゲート３３に接続さ
れ、ＡＮＤゲート３３の出力はＯＲゲート３２に接続さ
れ、ＯＲゲート３２の出力はクロック発生回路６に接続
される。
【００３８】ＯＲゲート３２はゼロ一致検出回路７Ｂの
出力とＡＮＤゲート３３の出力をＯＲしているので、ど
ちらかの信号が「Ｈ」のときクロック発生回路６に出力
し、テストを終了させる。ＡＮＤゲート３３は不良停止
モード３０が「Ｈ」のとき、ＦＦ９の不良データをＯＲ
ゲート３２に出力する。このように最初の不良でテスト
を終了したいときは、不良停止モード１５を「Ｈ」にし
ておくと最初の不良でクロック発生回路６が停止し、ク
ロック発生回路６の出力クロック６Ａ、６Ｂ、６Ｃ、６
Ｄ、６Ｅは止まる。ここでアップカウンタ３の値をみる
ことによって不良アドレスを知ることができる。また、
全アドレス領域でテスト実行後、ＦＦ９の状態をみるこ
とによって不良メモリ５と不良ビットがわかる。
出力とＡＮＤゲート３３の出力をＯＲしているので、ど
ちらかの信号が「Ｈ」のときクロック発生回路６に出力
し、テストを終了させる。ＡＮＤゲート３３は不良停止
モード３０が「Ｈ」のとき、ＦＦ９の不良データをＯＲ
ゲート３２に出力する。このように最初の不良でテスト
を終了したいときは、不良停止モード１５を「Ｈ」にし
ておくと最初の不良でクロック発生回路６が停止し、ク
ロック発生回路６の出力クロック６Ａ、６Ｂ、６Ｃ、６
Ｄ、６Ｅは止まる。ここでアップカウンタ３の値をみる
ことによって不良アドレスを知ることができる。また、
全アドレス領域でテスト実行後、ＦＦ９の状態をみるこ
とによって不良メモリ５と不良ビットがわかる。
【００３９】なお、ＩＣテスターのテストパターンは通
常多ビットのデータを持っているこの場合は、比較器
４、ＦＦ９をビット数分と１つのＯＲゲート３４を追加
するだけでよい。データ発生回路２の出力はビット数分
もってよいが同じデータを書く場合は、１ビットだけで
もよい。図６は図５が４ビットの場合の実施例の回路図
である。
常多ビットのデータを持っているこの場合は、比較器
４、ＦＦ９をビット数分と１つのＯＲゲート３４を追加
するだけでよい。データ発生回路２の出力はビット数分
もってよいが同じデータを書く場合は、１ビットだけで
もよい。図６は図５が４ビットの場合の実施例の回路図
である。
【００４０】
【発明の効果】この発明によれば、反転回路と分周回路
を設けているので、従来装置のメモリの故障自己診断に
くらべ、マーチング／チェッカーボードができるので高
い故障検出率が得られる。
を設けているので、従来装置のメモリの故障自己診断に
くらべ、マーチング／チェッカーボードができるので高
い故障検出率が得られる。
【図面の簡単な説明】
【図１】この発明による半導体メモリの故障自己診断装
置の構成図である。
置の構成図である。
【図２】６４ＫＷの容量をもつメモリ５をテストすると
きの条件例を示す図である。
きの条件例を示す図である。
【図３】マーチングの書込み、読出しテストのタイムチ
ャートである。
ャートである。
【図４】チェッカーボードの書込み、読出しテストのタ
イムチャートである。
イムチャートである。
【図５】図１の実施例の回路図である。
【図６】図５が４ビットの場合の実施例の回路図であ
る。
る。
【図７】従来技術による半導体メモリの故障自己診断装
置の構成図である。
置の構成図である。
【符号の説明】 １ ＣＰＵ ２ データ発生回路 ３ アドレス発生回路 ４ 比較器 ５ メモリ ６ クロック発生回路 ７ テスト終了検出回路 ８ 切換回路 ９ ＦＦ １０〜１４ 分周回路 １５〜１７ セレクタ １８ 反転回路 １９〜２４ ゲート
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 8406−4Ｍ 27/10 ４８１ 8728−4Ｍ
Claims (1)
- 【請求項１】 診断のシーケンスプログラムが書き込ま
れ、書き込み／読み出しモード信号(1B)とテストスター
ト信号(1C)とマーチング／チェッカーボードモード信号
(1D)を出力するＣＰＵ(1) と、 ＣＰＵ(1) が書込みモードのときは、メモリ(5) に加え
るデータを発生し、読み出しモードのときは、期待デー
タを発生するデータ発生回路(2) と、 ＣＰＵ(1) が書き込みモードのときは、メモリ(5) に書
き込むアドレスをメモリ(5) のアドレスに与え、ＣＰＵ
(1) が読み出しモードのときは、メモリ(5) から読み出
すアドレスをメモリ(5) のアドレス入力に与えるアドレ
ス発生回路(3)と、 ＣＰＵ(1) のテストスタート信号(1C)で起動し、クロッ
ク(6A,6B,6C,6D,6E)を発生するクロック発生回路(6)
と、 クロック発生回路(6) の出力クロック(6A)を分周する分
周回路(11)と、 分周回路(11)の出力(11A) と出力クロック(6A)を書き込
み／読み出しモード信号(1B)のモードにより選択するセ
レクタ(15)と、 テスト終了を検出し、セレクタ(15)の出力でクロック発
生回路(6) の動作を停止させる停止信号を発生するテス
ト終了検出回路(7) と、 書き込み／読み出しモード信号(1B)の反転信号とマーチ
ング／チェッカーボードモード信号(1D)を入力とするＡ
ＮＤゲート(22)と、 クロック発生回路(6) の出力クロック(6B)を分周する分
周回路(12)と、 分周回路(12)の出力(12A) をさらに分周する分周回路(1
4)と、 分周回路(14)の出力(14A) と出力(12A) をＡＮＤゲート
(22)の出力により選択するセレクタ(16)と、 クロック発生回路(6) の出力クロック(6C)と分周回路(1
2)の出力(12A) を入力するＮＡＮＤゲート(23)と、 ＮＡＮＤゲート(23)の出力(23A) と出力クロック(6C)の
反転信号を書き込み／読み出しモード信号(1B)の出力に
より選択するセレクタ(17)と、 クロック発生回路(6) の出力クロック(6D)を分周する分
周回路(13)と、 クロック発生回路(6) の出力クロック(6E)を分周する分
周回路(10)と、 書き込み／読み出しモード信号(1B)の反転信号とマーチ
ング／チェッカーボードモード信号(1D)を入力とするＯ
Ｒゲート(19)と、 セレクタ(16)の出力(16A) とＯＲゲート(19)の出力を入
力とするＡＮＤゲート(20)と、 データ発生回路(2) の出力とＡＮＤゲート(20)の出力を
入力とし、スルーデータ又は反転データを出力する反転
回路(18)と、 書き込み／読み出しモード信号(1B)と分周回路(10)の出
力(10A) を入力とするＯＲゲート(21)と、 反転回路(18)の出力(18A) を入力とし、ゲート(21)の出
力(21A) によって出力(8A)をメモリ(5) に入力するか出
力(8B)を比較器(4) に入力するかを切り換える切換回路
(8) と、 書き込み／読み出しモード信号(1B)の反転信号と分周回
路(13)の出力(13A) を入力とするＡＮＤゲート(24)と、 メモリ(5) の読み出しデータを第１の入力とし、切換回
路(8) の出力(8B)を第２の入力とし、メモリ(5) の出力
データと、データ発生回路(2) の期待データをＡＮＤゲ
ート(24)のイネーブルによって比較するかしないかを制
御し、比較のときは期待データとメモリ(5) の出力デー
タの一致、不一致を検出し、メモリ(5)の良、不良を判
定する比較器(4) と、 比較器(4) の出力をセット信号とし、ＣＰＵ(1) のテス
トスタート信号(1C)をリセット信号とするフリップフロ
ップ(9) とを備えることを特徴とする半導体メモリの故
障自己診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253791A JP3042209B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリの故障自己診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253791A JP3042209B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリの故障自己診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675023A true JPH0675023A (ja) | 1994-03-18 |
| JP3042209B2 JP3042209B2 (ja) | 2000-05-15 |
Family
ID=17256203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253791A Expired - Lifetime JP3042209B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリの故障自己診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042209B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561671A (en) * | 1994-10-31 | 1996-10-01 | Ando Electric Co., Ltd. | Self-diagnostic device for semiconductor memories |
| US6307470B1 (en) | 1998-11-20 | 2001-10-23 | Nec Corporation | Antitheft apparatus, antitheft method and recording medium recording thereon antitheft program |
-
1992
- 1992-08-28 JP JP4253791A patent/JP3042209B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561671A (en) * | 1994-10-31 | 1996-10-01 | Ando Electric Co., Ltd. | Self-diagnostic device for semiconductor memories |
| US6307470B1 (en) | 1998-11-20 | 2001-10-23 | Nec Corporation | Antitheft apparatus, antitheft method and recording medium recording thereon antitheft program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3042209B2 (ja) | 2000-05-15 |
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