JP3246406B2 - 半導体記憶装置およびそのテスト方法 - Google Patents
半導体記憶装置およびそのテスト方法Info
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- JP3246406B2 JP3246406B2 JP22861897A JP22861897A JP3246406B2 JP 3246406 B2 JP3246406 B2 JP 3246406B2 JP 22861897 A JP22861897 A JP 22861897A JP 22861897 A JP22861897 A JP 22861897A JP 3246406 B2 JP3246406 B2 JP 3246406B2
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Description
【０００１】
【発明の属する技術分野】本発明は、バンク構成を有す
る半導体記憶装置およびそのテスト方法に関する。
る半導体記憶装置およびそのテスト方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置およびそのテスト
方法は、従来のバンク構成の半導体記憶装置およびその
診断テストの方法をいう。
方法は、従来のバンク構成の半導体記憶装置およびその
診断テストの方法をいう。
【０００３】バンク構成を持つ半導体記憶装置として、
例えば、外部ＣＬＫ信号を基準に全ての動作が行われる
同期式ダイナミックメモリ（シンクロナスＤＲＡＭ）が
ある。バンク構成を持つ半導体記憶装置の特徴として
は、各バンクを独立に動作させることができることであ
る。このバンク構成の数は、製品の仕様によって変わっ
てくる。バンク構成数の決定は、ボンディング時に決定
している。
例えば、外部ＣＬＫ信号を基準に全ての動作が行われる
同期式ダイナミックメモリ（シンクロナスＤＲＡＭ）が
ある。バンク構成を持つ半導体記憶装置の特徴として
は、各バンクを独立に動作させることができることであ
る。このバンク構成の数は、製品の仕様によって変わっ
てくる。バンク構成数の決定は、ボンディング時に決定
している。
【０００４】図３にボンディング切り替えの構成図を示
す。図３において、ボンディングオプションパッド５０
１へのボンディング信号ＢＸ１を、ボンディングオプシ
ョン切り替え回路５０２に取り込み、バンク構成の判定
を行い、信号ＢＡＫＮをバンク切り替え回路５０３に送
り、判定したバンク構成で動作を行う。
す。図３において、ボンディングオプションパッド５０
１へのボンディング信号ＢＸ１を、ボンディングオプシ
ョン切り替え回路５０２に取り込み、バンク構成の判定
を行い、信号ＢＡＫＮをバンク切り替え回路５０３に送
り、判定したバンク構成で動作を行う。
【０００５】図４にボンディングオプション切り替え回
路５０２の回路構成例を示す。図４において、ボンディ
ングオプションパッド５０１をボンディングしＧＮＤに
接続した場合、信号ＢＸ１はＧＮＤと等価となり、接点
６１０はＬＯＷレベルとなる。インバータ６０１、６０
２、６０３により、信号ＢＡＫＮはＨＩＧＨレベルが出
力される。
路５０２の回路構成例を示す。図４において、ボンディ
ングオプションパッド５０１をボンディングしＧＮＤに
接続した場合、信号ＢＸ１はＧＮＤと等価となり、接点
６１０はＬＯＷレベルとなる。インバータ６０１、６０
２、６０３により、信号ＢＡＫＮはＨＩＧＨレベルが出
力される。
【０００６】図３および図４において、ボンディングオ
プションパッド５０１をオープンにした場合、信号ＢＸ
１はオープンとなり、Ｐチャンネルトランジスタ６０
４、６０５、６０６、６０７により、接点６１０はＶＣ
Ｃにより充電され、ＨＩＧＨレベルとなる。その結果、
インバータ６０１、６０２、６０３により、信号ＢＡＫ
ＮはＬＯＷレベルが出力される。
プションパッド５０１をオープンにした場合、信号ＢＸ
１はオープンとなり、Ｐチャンネルトランジスタ６０
４、６０５、６０６、６０７により、接点６１０はＶＣ
Ｃにより充電され、ＨＩＧＨレベルとなる。その結果、
インバータ６０１、６０２、６０３により、信号ＢＡＫ
ＮはＬＯＷレベルが出力される。
【０００７】図５に２バンク構成品を、図６に４バンク
構成品を示す。これはボンディングオプションパッドを
ボンディングしてＧＮＤに接続した時が２バンク構成、
ボンディングオプションパッドをオープンにした時が４
バンク構成を表す。
構成品を示す。これはボンディングオプションパッドを
ボンディングしてＧＮＤに接続した時が２バンク構成、
ボンディングオプションパッドをオープンにした時が４
バンク構成を表す。
【０００８】図５の２バンク構成品のバンクセレクト動
作は、信号Ａ１３がＬＯＷレベルの時バンクＡを、信号
Ａ１３がＨＩＧＨレベルの時バンクＢを選択する。図６
の４バンク構成品のバンクセレクト動作は、信号Ａ１２
がＬＯＷレベルかつ信号Ａ１３がＬＯＷレベルのときバ
ンクＡ、信号Ａ１２がＨＩＧＨレベルかつ信号Ａ１３が
ＬＯＷレベルのときバンクＢ、信号Ａ１２がＬＯＷレベ
ルかつ信号Ａ１３がＨＩＧＨレベルのときバンクＣ、信
号Ａ１２がＨＩＧＨレベルかつ信号Ａ１３がＨＩＧＨレ
ベルのときバンクＤを選択する。
作は、信号Ａ１３がＬＯＷレベルの時バンクＡを、信号
Ａ１３がＨＩＧＨレベルの時バンクＢを選択する。図６
の４バンク構成品のバンクセレクト動作は、信号Ａ１２
がＬＯＷレベルかつ信号Ａ１３がＬＯＷレベルのときバ
ンクＡ、信号Ａ１２がＨＩＧＨレベルかつ信号Ａ１３が
ＬＯＷレベルのときバンクＢ、信号Ａ１２がＬＯＷレベ
ルかつ信号Ａ１３がＨＩＧＨレベルのときバンクＣ、信
号Ａ１２がＨＩＧＨレベルかつ信号Ａ１３がＨＩＧＨレ
ベルのときバンクＤを選択する。
【０００９】よって、上記従来例においては、バンク構
成の違いによりその各々について、診断テスト工程で、
テストパターンを作成しなければならない。その理由
は、診断テストでバンク交互にアクセスするバンクピン
ポンテストにおいて、図５の２バンク構成品では、信号
Ａ１３をＬＯＷレベル／ＨＩＧＨレベルと切り替えるこ
とにより、バンクＡとバンクＢを交互にアクセスする。
また、図６の４バンク構成品では、信号Ａ１２と信号Ａ
１３のＬＯＷレベル／ＨＩＧＨレベルの切り替えによ
り、バンクＡ／バンクＢ／バンクＣ／バンクＤを交互に
アクセスする。
成の違いによりその各々について、診断テスト工程で、
テストパターンを作成しなければならない。その理由
は、診断テストでバンク交互にアクセスするバンクピン
ポンテストにおいて、図５の２バンク構成品では、信号
Ａ１３をＬＯＷレベル／ＨＩＧＨレベルと切り替えるこ
とにより、バンクＡとバンクＢを交互にアクセスする。
また、図６の４バンク構成品では、信号Ａ１２と信号Ａ
１３のＬＯＷレベル／ＨＩＧＨレベルの切り替えによ
り、バンクＡ／バンクＢ／バンクＣ／バンクＤを交互に
アクセスする。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来例における問題点は、バンク構成の違いによりその各
々について、診断テスト工程で、テストパターンを作成
しなければならない。この様にアクセスするバンクを指
定する信号が、２バンク構成では信号Ａ１３のみ、４バ
ンク構成では信号Ａ１２と信号Ａ１３と異なり、バンク
ピンポンテスト時のバンク選択信号が異なる為、２バン
ク構成品と４バンク構成品では各々で異なるテストパタ
ーンを作成しなければならない問題点を伴う。
来例における問題点は、バンク構成の違いによりその各
々について、診断テスト工程で、テストパターンを作成
しなければならない。この様にアクセスするバンクを指
定する信号が、２バンク構成では信号Ａ１３のみ、４バ
ンク構成では信号Ａ１２と信号Ａ１３と異なり、バンク
ピンポンテスト時のバンク選択信号が異なる為、２バン
ク構成品と４バンク構成品では各々で異なるテストパタ
ーンを作成しなければならない問題点を伴う。
【００１１】本発明は、バンク構成の異なる半導体記憶
装置において、テストモード信号によりバンク構成を設
定しての測定を可能とした、半導体記憶装置およびその
テスト方法を提供することを目的とする。
装置において、テストモード信号によりバンク構成を設
定しての測定を可能とした、半導体記憶装置およびその
テスト方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体記憶装置は、バンクの診断テスト実
行のためのテストモード信号を出力するテストモード信
号発生回路と、診断テスト実行のバンク構成の形態を切
り替えるボンディングオプション切り替え回路と、テス
トモード信号とボンディングオプション切り替え回路の
出力信号とにより構成される信号を入力し、バンク構成
の形態を制御するバンク切り替え回路とを有し、バンク
の構成形態を制御して診断テスト実行の柔軟性を高めた
ことを特徴としている。
め、本発明の半導体記憶装置は、バンクの診断テスト実
行のためのテストモード信号を出力するテストモード信
号発生回路と、診断テスト実行のバンク構成の形態を切
り替えるボンディングオプション切り替え回路と、テス
トモード信号とボンディングオプション切り替え回路の
出力信号とにより構成される信号を入力し、バンク構成
の形態を制御するバンク切り替え回路とを有し、バンク
の構成形態を制御して診断テスト実行の柔軟性を高めた
ことを特徴としている。
【００１３】また、上記のテストモード信号により、バ
ンクの構成形態の切り替えに対応して診断テストのプロ
グラムの形態の切り替えを可能とし、テストモード信号
発生回路（１０４）は、ラッチ回路（２０５、２０６）
とＮＡＮＤ回路（２０７）とを有し、ラッチ回路はアド
レス信号（ＩＡ００Ｂ）とこのアドレス信号（ＩＡ００
Ｂ）の保持を制御するラッチ制御信号（ＴＳＡＤ）とが
入力され、ＮＡＮＤ回路へはラッチ回路の出力信号と診
断テスト実行のタイミング信号（ＴＳＥＴ）とが入力さ
れ、このＮＡＮＤ回路の出力信号がテストモード信号
（ＴＥＴＢＡ）を構成するとよい。
ンクの構成形態の切り替えに対応して診断テストのプロ
グラムの形態の切り替えを可能とし、テストモード信号
発生回路（１０４）は、ラッチ回路（２０５、２０６）
とＮＡＮＤ回路（２０７）とを有し、ラッチ回路はアド
レス信号（ＩＡ００Ｂ）とこのアドレス信号（ＩＡ００
Ｂ）の保持を制御するラッチ制御信号（ＴＳＡＤ）とが
入力され、ＮＡＮＤ回路へはラッチ回路の出力信号と診
断テスト実行のタイミング信号（ＴＳＥＴ）とが入力さ
れ、このＮＡＮＤ回路の出力信号がテストモード信号
（ＴＥＴＢＡ）を構成するとよい。
【００１４】本発明の半導体記憶装置のテスト方法は、
バンクの診断テスト実行のためのテストモード信号を出
力するテストモード信号発生工程と、診断テスト実行の
バンク構成の形態を切り替えるボンディングオプション
切り替え工程と、テストモード信号とボンディングオプ
ション切り替え工程に対応し、バンク構成の形態を制御
するバンク切り替え工程とを有し、バンクの構成形態を
制御して診断テスト実行の柔軟性を高めたことを特徴と
している。
バンクの診断テスト実行のためのテストモード信号を出
力するテストモード信号発生工程と、診断テスト実行の
バンク構成の形態を切り替えるボンディングオプション
切り替え工程と、テストモード信号とボンディングオプ
ション切り替え工程に対応し、バンク構成の形態を制御
するバンク切り替え工程とを有し、バンクの構成形態を
制御して診断テスト実行の柔軟性を高めたことを特徴と
している。
【００１５】また、上記のテストモード信号により、バ
ンクの構成形態の切り替えに対応して診断テストのプロ
グラムの形態の切り替えを可能とし、テストモード信号
発生工程は、ラッチ工程と否定論理積工程とを有し、ラ
ッチ工程にはアドレス信号（ＩＡ００Ｂ）とこのアドレ
ス信号（ＩＡ００Ｂ）の保持を制御するラッチ制御信号
（ＴＳＡＤ）とが入力され、否定論理積へはラッチ工程
の出力信号と診断テスト実行のタイミング信号（ＴＳＥ
Ｔ）とが入力され、この否定論理積工程の出力信号がテ
ストモード信号（ＴＥＴＢＡ）を構成するとよい。
ンクの構成形態の切り替えに対応して診断テストのプロ
グラムの形態の切り替えを可能とし、テストモード信号
発生工程は、ラッチ工程と否定論理積工程とを有し、ラ
ッチ工程にはアドレス信号（ＩＡ００Ｂ）とこのアドレ
ス信号（ＩＡ００Ｂ）の保持を制御するラッチ制御信号
（ＴＳＡＤ）とが入力され、否定論理積へはラッチ工程
の出力信号と診断テスト実行のタイミング信号（ＴＳＥ
Ｔ）とが入力され、この否定論理積工程の出力信号がテ
ストモード信号（ＴＥＴＢＡ）を構成するとよい。
【００１６】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体記憶装置およびそのテスト方法の実施の形態
を詳細に説明する。図１および図２を参照すると本発明
の半導体記憶装置およびそのテスト方法の実施形態が示
されている。
よる半導体記憶装置およびそのテスト方法の実施の形態
を詳細に説明する。図１および図２を参照すると本発明
の半導体記憶装置およびそのテスト方法の実施形態が示
されている。
【００１７】図１は、本発明の実施形態の半導体記憶装
置の回路構成図である。図１において、本実施形態の半
導体記憶装置は、ボンディングオプションパッド１０１
とボンディングオプション切り替え回路１０２とインバ
ータ１０５とが直列接続されて、ＮＯＲ回路１０６の二
入力の一方の入力端子へ接続がされる。ＮＯＲ回路１０
６の二入力の他方の入力端子へは、テストモード信号発
生回路１０４が接続される。このＮＯＲ回路１０６の出
力端子は、バンク切り替え回路１０３へ接続されて構成
される。
置の回路構成図である。図１において、本実施形態の半
導体記憶装置は、ボンディングオプションパッド１０１
とボンディングオプション切り替え回路１０２とインバ
ータ１０５とが直列接続されて、ＮＯＲ回路１０６の二
入力の一方の入力端子へ接続がされる。ＮＯＲ回路１０
６の二入力の他方の入力端子へは、テストモード信号発
生回路１０４が接続される。このＮＯＲ回路１０６の出
力端子は、バンク切り替え回路１０３へ接続されて構成
される。
【００１８】上記により構成される本実施形態の半導体
記憶装置は、ボンディングオプションパッド１０１への
ボンディング信号ＢＸ１を、ボンディングオプション切
り替え回路１０２に入力し、ボンディングオプション切
り替え回路１０２の出力信号ＢＡＫＮをインバータ１０
５で反転して、ＮＯＲ回路１０６の一方の入力信号とす
る。テストモード信号発生回路１０４からの出力信号Ｔ
ＥＴＢＡを、ＮＯＲ回路１０６の他方の入力信号とす
る。そして、ＮＯＲ回路１０６の出力信号ＴＢＡＫＮ
を、バンク切り替え回路１０３へ入力する。
記憶装置は、ボンディングオプションパッド１０１への
ボンディング信号ＢＸ１を、ボンディングオプション切
り替え回路１０２に入力し、ボンディングオプション切
り替え回路１０２の出力信号ＢＡＫＮをインバータ１０
５で反転して、ＮＯＲ回路１０６の一方の入力信号とす
る。テストモード信号発生回路１０４からの出力信号Ｔ
ＥＴＢＡを、ＮＯＲ回路１０６の他方の入力信号とす
る。そして、ＮＯＲ回路１０６の出力信号ＴＢＡＫＮ
を、バンク切り替え回路１０３へ入力する。
【００１９】図２は、テストモード信号発生回路１０４
の構成例を示す回路図である。本実施形態に適用される
テストモード信号発生回路１０４は、インバータ２０
１、２０２、２０３、２０４、Ｐチャンネルトランジス
タ２０５、Ｎチャンネルトランジスタ２０６、ＮＡＮＤ
回路２０７、を有して構成される。
の構成例を示す回路図である。本実施形態に適用される
テストモード信号発生回路１０４は、インバータ２０
１、２０２、２０３、２０４、Ｐチャンネルトランジス
タ２０５、Ｎチャンネルトランジスタ２０６、ＮＡＮＤ
回路２０７、を有して構成される。
【００２０】次に、第一の動作について説明する。ま
ず、図２の通常動作時において、信号ＴＳＥＴと信号Ｔ
ＳＡＤはＬＯＷレベルである。ＮＡＮＤ回路２０７の出
力は信号ＴＳＥＴによりＨＩＧＨレベルとなり、インバ
ータ２０４により反転されＬＯＷレベルの信号ＴＥＴＢ
Ａが出力される。診断テスト工程でのテストモードは、
モードレジスタセット時の特定アドレスの選択により動
作する。本実施形態のテストモード信号を制御するアド
レスをＩＡ００とすると、その反転信号ＩＡ００Ｂが図
２に入力される。
ず、図２の通常動作時において、信号ＴＳＥＴと信号Ｔ
ＳＡＤはＬＯＷレベルである。ＮＡＮＤ回路２０７の出
力は信号ＴＳＥＴによりＨＩＧＨレベルとなり、インバ
ータ２０４により反転されＬＯＷレベルの信号ＴＥＴＢ
Ａが出力される。診断テスト工程でのテストモードは、
モードレジスタセット時の特定アドレスの選択により動
作する。本実施形態のテストモード信号を制御するアド
レスをＩＡ００とすると、その反転信号ＩＡ００Ｂが図
２に入力される。
【００２１】モードレジスタセット時にテストモード動
作のアドレスとＩＡ００のアドレスを選択すると、テス
トモード動作アドレスの選択により信号ＴＳＥＴと信号
ＴＳＡＤがＨＩＧＨレベルとなる。選択されたアドレス
信号ＩＡ００ＢはＬＯＷレベルが入力される。信号ＴＳ
ＡＤのＨＩＧＨレベルとインバータ２０１により反転し
たＬＯＷレベルにより、Ｐチャンネルトランジスタ２０
５とＮチャンネルトランジスタ２０６からなるトランス
ファーゲートがＯＮして、信号ＩＡ００ＢのＬＯＷレベ
ルがインバータのラッチ回路２０５、２０６に保持さ
れ、接点２０８はＨＩＧＨレベルとなる。
作のアドレスとＩＡ００のアドレスを選択すると、テス
トモード動作アドレスの選択により信号ＴＳＥＴと信号
ＴＳＡＤがＨＩＧＨレベルとなる。選択されたアドレス
信号ＩＡ００ＢはＬＯＷレベルが入力される。信号ＴＳ
ＡＤのＨＩＧＨレベルとインバータ２０１により反転し
たＬＯＷレベルにより、Ｐチャンネルトランジスタ２０
５とＮチャンネルトランジスタ２０６からなるトランス
ファーゲートがＯＮして、信号ＩＡ００ＢのＬＯＷレベ
ルがインバータのラッチ回路２０５、２０６に保持さ
れ、接点２０８はＨＩＧＨレベルとなる。
【００２２】信号ＴＳＥＴのＨＩＧＨレベルと接点２０
８のＨＩＧＨレベルがＮＡＮＤ回路２０７に入力され、
ＮＡＮＤ回路２０７からＬＯＷレベルが出力される。出
力信号ＴＥＴＢＡは、インバータ２０４により反転した
ＨＩＧＨレベルが出力される。
８のＨＩＧＨレベルがＮＡＮＤ回路２０７に入力され、
ＮＡＮＤ回路２０７からＬＯＷレベルが出力される。出
力信号ＴＥＴＢＡは、インバータ２０４により反転した
ＨＩＧＨレベルが出力される。
【００２３】第一の動作は、通常動作時、信号ＴＥＴＢ
ＡはＬＯＷレベルである。ボンディングオプション切り
替え回路１０２の出力信号ＢＡＫＮは、インバータ１０
５で反転して、ＮＯＲ回路１０６を通して入力信号ＴＢ
ＡＫＮに伝わり、バンク切り替え回路１０３に入力す
る。この時、ＢＡＫＮがＬＯＷレベルだとＴＢＡＫＮも
ＬＯＷレベル、ＢＡＫＮがＨＩＧＨレベルだとＴＢＡＫ
ＮもＨＩＧＨレベルになる。
ＡはＬＯＷレベルである。ボンディングオプション切り
替え回路１０２の出力信号ＢＡＫＮは、インバータ１０
５で反転して、ＮＯＲ回路１０６を通して入力信号ＴＢ
ＡＫＮに伝わり、バンク切り替え回路１０３に入力す
る。この時、ＢＡＫＮがＬＯＷレベルだとＴＢＡＫＮも
ＬＯＷレベル、ＢＡＫＮがＨＩＧＨレベルだとＴＢＡＫ
ＮもＨＩＧＨレベルになる。
【００２４】テストモード時は、信号ＴＥＴＢＡはＨＩ
ＧＨレベルであり、ＮＯＲ回路１０６は常にＬＯＷレベ
ルを出力する。この時、信号ＢＡＫＮがＬＯＷレベル／
ＨＩＧＨレベルに関係なく、信号ＴＢＡＫＮはＬＯＷレ
ベルとなりバンク切り替え回路１０３へ入力される。従
来の技術で示した２バンク構成品と４バンク構成品の場
合、通常動作時、２バンク構成品はボンディングオプシ
ョンパッド１０１をボンディングしＧＮＤに接続する。
信号ＢＸ１はＧＮＤレベルとなり、ボンディングオプシ
ョン切り替え回路１０２の出力信号ＢＡＫＮはＨＩＧＨ
レベルとなる。信号ＴＢＡＫＮもＨＩＧＨレベルであ
り、バンク切り替え回路１０３へ入力され２バンク構成
の動作をする。
ＧＨレベルであり、ＮＯＲ回路１０６は常にＬＯＷレベ
ルを出力する。この時、信号ＢＡＫＮがＬＯＷレベル／
ＨＩＧＨレベルに関係なく、信号ＴＢＡＫＮはＬＯＷレ
ベルとなりバンク切り替え回路１０３へ入力される。従
来の技術で示した２バンク構成品と４バンク構成品の場
合、通常動作時、２バンク構成品はボンディングオプシ
ョンパッド１０１をボンディングしＧＮＤに接続する。
信号ＢＸ１はＧＮＤレベルとなり、ボンディングオプシ
ョン切り替え回路１０２の出力信号ＢＡＫＮはＨＩＧＨ
レベルとなる。信号ＴＢＡＫＮもＨＩＧＨレベルであ
り、バンク切り替え回路１０３へ入力され２バンク構成
の動作をする。
【００２５】４バンク構成品はボンディングオプション
パッド１０１をオープンにする。信号ＢＸ１はオープン
となり、ボンディングオプション切り替え回路１０２の
出力信号ＢＡＫＮはＬＯＷレベルとなる。信号ＴＢＡＫ
ＮもＬＯＷレベルであり、バンク切り替え回路１０３へ
入力され４バンク構成の動作をする。テストモード時、
ボンディングオプションパッド１０１の有無に関係な
く、信号ＴＢＡＫＮは常にＬＯＷレベルとなり、バンク
切り替え回路１０３へ入力され４バンク構成の動作をす
る。
パッド１０１をオープンにする。信号ＢＸ１はオープン
となり、ボンディングオプション切り替え回路１０２の
出力信号ＢＡＫＮはＬＯＷレベルとなる。信号ＴＢＡＫ
ＮもＬＯＷレベルであり、バンク切り替え回路１０３へ
入力され４バンク構成の動作をする。テストモード時、
ボンディングオプションパッド１０１の有無に関係な
く、信号ＴＢＡＫＮは常にＬＯＷレベルとなり、バンク
切り替え回路１０３へ入力され４バンク構成の動作をす
る。
【００２６】次に、第二の動作について説明する。本第
二の動作では、診断テスト工程で、２バンク構成品のテ
スト時に、図１のテストモード信号発生回路１０４の出
力信号ＴＥＴＢＡをＨＩＧＨレベルにする。このことに
より、４バンク構成品と同等の動作をして、バンクを交
互にアクセスするバンクピンポンテストでは、２バンク
動作品と４バンク動作品で同一のテストパターンでの測
定が可能となる。また、各バンクを同時にアクセスする
バンクマルチ動作時では、２バンク構成品で全アドレス
をアクセスする時間と、テストモード信号により４バン
ク構成品として動作させて全アドレスをアクセスする時
間とでは、４バンク構成品としての動作時の時間が半分
となる。
二の動作では、診断テスト工程で、２バンク構成品のテ
スト時に、図１のテストモード信号発生回路１０４の出
力信号ＴＥＴＢＡをＨＩＧＨレベルにする。このことに
より、４バンク構成品と同等の動作をして、バンクを交
互にアクセスするバンクピンポンテストでは、２バンク
動作品と４バンク動作品で同一のテストパターンでの測
定が可能となる。また、各バンクを同時にアクセスする
バンクマルチ動作時では、２バンク構成品で全アドレス
をアクセスする時間と、テストモード信号により４バン
ク構成品として動作させて全アドレスをアクセスする時
間とでは、４バンク構成品としての動作時の時間が半分
となる。
【００２７】尚、上述の実施形態は本発明の好適な実施
の一例であるが、本発明はこれに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において種々変形
実施が可能である。
の一例であるが、本発明はこれに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において種々変形
実施が可能である。
【００２８】
【発明の効果】以上の説明より明かなように、本発明の
半導体記憶装置およびそのテスト方法は、バンクの診断
テスト実行のためのテストモード信号を出力し、診断テ
ストの形態を切り替え、テストモード信号をバンクへ切
り替える。本構成により、バンクの構成形態に対応した
診断テスト実行の柔軟性が高まる。よって、バンク構成
の異なる半導体記憶装置において、同一のテストパター
ンにて測定可能となりテストパターン作成の工数削減と
なる。また、バンクマルチ動作によりテスト時間の短縮
が可能となる。
半導体記憶装置およびそのテスト方法は、バンクの診断
テスト実行のためのテストモード信号を出力し、診断テ
ストの形態を切り替え、テストモード信号をバンクへ切
り替える。本構成により、バンクの構成形態に対応した
診断テスト実行の柔軟性が高まる。よって、バンク構成
の異なる半導体記憶装置において、同一のテストパター
ンにて測定可能となりテストパターン作成の工数削減と
なる。また、バンクマルチ動作によりテスト時間の短縮
が可能となる。
【図１】本発明の半導体記憶装置およびそのテスト方法
の実施形態を示すブロック構成図である。
の実施形態を示すブロック構成図である。
【図２】図１のテストモード信号発生回路の具体的な構
成例を示す回路図である。
成例を示す回路図である。
【図３】従来例の半導体記憶装置およびそのテスト方法
の構成を示すブロック構成図である。
の構成を示すブロック構成図である。
【図４】図３のボンディングオプション切り替え回路の
具体的な構成例を示す回路図である。
具体的な構成例を示す回路図である。
【図５】２バンク構成品を示す構成図である。
【図６】２バンク構成品を示す構成図である。
１０１ ボンディングオプションパッド １０２ ボンディングオプション切り替え回路 １０３ バンク切り替え回路 １０４ テストモード信号発生回路 １０５ インバータ １０６ ＮＯＲ回路 ２０１ インバータ ２０４ インバータ ２０５ Ｐチャンネルトランジスタ ２０６ Ｎチャンネルトランジスタ ２０５、２０６ インバータのラッチ回路 ２０７ ＮＡＮＤ回路 ２０８ 接点 ＢＸ１ ボンディング信号 ＢＡＫＮ 出力信号 ＴＥＴＢＡ 出力信号 ＴＢＡＫＮ ＮＯＲ信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099 G01R 31/28
Claims (6)
- 【請求項１】 バンクの診断テスト実行のためのテスト
モード信号を出力するテストモード信号発生回路と、 前記診断テスト実行のバンク構成の形態を切り替えるボ
ンディングオプション切り替え回路と、 前記テストモード信号と前記ボンディングオプション切
り替え回路の出力信号とにより構成される信号を入力
し、前記バンク構成の形態を制御するバンク切り替え回
路とを有し、前記バンクの構成形態を制御して 前記診断テスト実行の
柔軟性を高めたことを特徴とする半導体記憶装置。 - 【請求項２】 前記テストモード信号により、前記バン
クの構成形態の切り替えに対応して前記診断テストのプ
ログラムの形態の切り替えを可能としたことを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記テストモード信号発生回路（１０
４）は、ラッチ回路（２０５、２０６）とＮＡＮＤ回路
（２０７）とを有し、前記ラッチ回路はアドレス信号
（ＩＡ００Ｂ）と該アドレス信号（ＩＡ００Ｂ）の保持
を制御するラッチ制御信号（ＴＳＡＤ）とが入力され、
前記ＮＡＮＤ回路へは前記ラッチ回路の出力信号と前記
診断テスト実行のタイミング信号（ＴＳＥＴ）とが入力
され、該ＮＡＮＤ回路の出力信号が前記テストモード信
号（ＴＥＴＢＡ）を構成することを特徴とする請求項１
または２記載の半導体記憶装置。 - 【請求項４】 バンクの診断テスト実行のためのテスト
モード信号を出力するテストモード信号発生工程と、 前記診断テスト実行のバンク構成の形態を切り替えるボ
ンディングオプション切り替え工程と、 前記テストモード信号と前記ボンディングオプション切
り替え工程に対応し、前記バンク構成の形態を制御する
バンク切り替え工程とを有し、前記バンクの構成形態を制御して 前記診断テスト実行の
柔軟性を高めたことを特徴とする半導体記憶装置のテス
ト方法。 - 【請求項５】 前記テストモード信号により、前記バン
クの構成形態の切り 替えに対応して前記診断テストのプ
ログラムの形態の切り替えを可能としたことを特徴とす
る請求項４記載の半導体記憶装置のテスト方法。 - 【請求項６】 前記テストモード信号発生工程は、ラッ
チ工程と否定論理積工程とを有し、前記ラッチ工程には
アドレス信号（ＩＡ００Ｂ）と該アドレス信号（ＩＡ０
０Ｂ）の保持を制御するラッチ制御信号（ＴＳＡＤ）と
が入力され、前記否定論理積へは前記ラッチ工程の出力
信号と前記診断テスト実行のタイミング信号（ＴＳＥ
Ｔ）とが入力され、該否定論理積工程の出力信号が前記
テストモード信号（ＴＥＴＢＡ）を構成することを特徴
とする請求項４または５記載の半導体記憶装置のテスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22861897A JP3246406B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体記憶装置およびそのテスト方法 |
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| JP22861897A JP3246406B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体記憶装置およびそのテスト方法 |
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| Publication Number | Publication Date |
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| JPH1166896A JPH1166896A (ja) | 1999-03-09 |
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-
1997
- 1997-08-25 JP JP22861897A patent/JP3246406B2/ja not_active Expired - Fee Related
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| JPH1166896A (ja) | 1999-03-09 |
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