JP2000315399A - 半導体記憶装置、この半導体記憶装置を搭載した回路基板、および、この半導体記憶装置の接続試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、試験機能を備えた半導体記憶装置
およびこの半導体集積回路を搭載した回路基板に関し、
試験専用の端子を設けることなく試験モードに移行し、
かつ通常動作時に誤って試験モードに移行することを防
止することを目的とする。 【解決手段】 電源の投入時に、所定の端子の状態を複
数回検出する検出部３５と、検出部３５による複数回の
検出結果がいずれも期待値のときに活性化される試験部
３７、３１とを備えたことを特徴とする。また、内部回
路２３、２５、２７、２９の動作を停止するためのリセ
ット信号を受けるリセット端子を備え、検出部３５は、
リセット信号の変化時に、それぞれ所定の端子の状態を
検出することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、試験機能を備えた半導体記憶装置に関す
る。また、本発明は、回路基板に搭載された半導体記憶
装置の接続試験方法に関する。

【０００２】

【従来の技術】電子部品の小型化により、プリント基板
等の実装密度は向上し、電子機器は小型化してきてい
る。例えば、半導体記憶装置のパッケージの形状は、DI
P（DualIn-line Package）、SOP（Small Outline Packa
ge）、TSOP（Thin Small Outline Package）へと小型化
してきている。パッケージの小型化とともに、半導体記
憶装置の端子の間隔は狭くなる傾向にある。最近では、
半導体記憶装置の端子を２次元に配列したCSP（Chip Si
ze Package）が開発されている。

【０００３】プリント基板に電子部品を搭載した際の電
子部品の端子とプリント基板との接続不良は、パッケー
ジの小型化とともに増える傾向にある。また、端子とプ
リント基板との接続部分を直接確認することが困難にな
ってきている。このため、プリント基板に電子部品を搭
載した際の接続の確認を、簡易かつ確実に行う相互接続
試験方法が望まれている。

【０００４】従来、この種の相互接続試験方法として、
バウンダリスキャン法が知られている。バウンダリスキ
ャン法は、IEEE/ANSI Standard 1491.1として標準化さ
れている試験方法である。

【０００５】図２１は、バウンダリスキャン法の概要を
示すブロック図である。電子部品１ａ、１ｂおよびプリ
ント基板２には、テストデータ入力（TDI）端子、テス
トモード選択（TMS）端子、テストクロック（TCK）端
子、テストデータ出力（TDO）端子がそれぞれ形成され
ている。TDI端子、TDO端子、TCK端子、TMS端子は、試験
専用の端子であり、試験以外に使用されることはない。
電子部品１ａ、１ｂの上記試験端子とプリント基板２の
上記試験端子とは、それぞれプリント基板２に形成され
た配線パターン３により接続されている。

【０００６】電子部品１ａ、１ｂには、試験回路として
複数のBSセル４、命令レジスタ５、バイパスレジスタ
６、TAPコントローラ７が形成されている。各BSセル４
は、コア部８に接続されている全ての端子Tに対応して
配置されており、ラッチ機能を有している。命令レジス
タ５は、TDI端子から供給される試験用の命令を記憶す
る回路である。バイパスレジスタ６は、TDI端子から供
給されたデータをTDO端子に直接出力するための回路で
ある。TAPコントローラ７は、TMS端子で受けたテストモ
ード信号をデコードする機能を有している。

【０００７】なお、図２１に示すように、複数の電子部
品１ａ、１ｂがプリント基板２に搭載されている場合、
電子部品１ａのTDO端子は、隣接する電子部品１ｂのTDI
端子に接続されている。そして、プリント基板２には太
線で示したループ上のスキャンパスPASSが形成されてい
る。上述した電子部品１ａ、１ｂおよびプリント基板２
では、プリント基板２の外部に接続されたコントローラ
（図示せず）は、上記各端子を制御してTDI端子から試
験用の命令および入力パターンを入力する。電子部品１
ａ、１ｂの各試験回路４、５、６、７は、入力された命
令および入力パターンに応じて動作し、TDO端子から出
力パターンを出力する。

【０００８】コントローラは、出力パターンと期待値と
を比較することで、電子部品１ａ、１ｂの各端子Tとプ
リント基板２との接続を確認する。そして、各端子Tの
はんだ付け不良、および電子部品１ａ、１ｂの搭載位置
のずれ等が検出される。

【０００９】バウンダリスキャン法は、試験専用の端子
を必要とし、電子部品の内部に多くの試験回路を必要と
することから、チップサイズへの影響が大きい。このた
め、主に、マイクロプロセッサ、ASIC（Application Sp
ecific IC）等のロジック製品に適用されている。一
方、半導体記憶装置等の相互接続試験方法として、SCIT
T（Static Component Interconnection Test Technolog
y）法が開発されている。以下、SCITT法を適用したSDRA
M（Synchronous DRAM）を例に説明する。

【００１０】この種のSDRAMは、通常動作モードとは別
に相互接続試験のための試験モードを有している。試験
モードへの移行は、電源の投入時の初期化処理（パワー
オンシーケンス）を行う前に、所定の端子に所定の信号
を与えることで行われる。SDRAMのようなクロック同期
式の半導体記憶装置は、内部回路の制御を電源の投入時
と通常動作時とで、容易に区別することが可能である。
このため、試験モードへの移行制御を電源の投入時のみ
に行うことで、通常動作モード時に誤って試験モードに
移行することが防止されている。

【００１１】試験モード中、SDRAMの各端子は、制御端
子として使用される一部の端子を除いて、入力パターン
を与える試験時入力端子または出力パターンを出力する
試験時出力端子として使用される。このため、SCITT法
では、専用の試験端子は不要である。また、SDRAMに
は、入力パターンを論理演算し、演算結果を出力パター
ンとして出力する簡単な演算回路が形成されている。相
互接続試験に必要な回路の規模は、バウンダリスキャン
法に比べて小さい。

【００１２】上述したSCITT法では、例えば同一のプリ
ント基板上に搭載されたメモリコントローラは、SDRAM
の試験時入力端子に入力パターンを与える。SDRAMは、
入力パターンを論理演算し、演算結果を出力パターンと
して出力する。メモリコントローラは、出力パターンと
期待値とを比較し、SDRAMの各端子とプリント基板との
接続を確認する。そして、各端子のはんだ付け不良、お
よびチップの搭載位置のずれ等が検出される。

【００１３】SCITT法では、電源端子、接地端子、テス
ト用の制御端子を除く全ての端子について、接続の確認
を行うこと可能である。検出可能な不良は、０固定不
良、１固定不良、オープン不良、およびAND型、OR型の
ショート不良である。また、上述したように、SCITT法
は、試験専用の端子が不要であり、試験に必要な回路の
規模もバウンダリスキャン法に比べて小さい。このた
め、SCITT法を適用することによるチップサイズへの影
響はほとんどない。

【００１４】

【発明が解決しようとする課題】ところで、上述したバ
ウンダリスキャン法では、電子部品１ａ、１ｂに試験専
用のTDI端子、TMS端子、TCK端子、TDO端子と、命令レジ
スタ５、TAPコントローラ７等の試験回路とを形成しな
くてはならない。このため、電子部品１ａ、１ｂのチッ
プサイズが増大するという問題があった。チップサイズ
の増大は、製品のコストに直接影響するため、特に、DR
AM等の半導体記憶装置にバウンダリスキャン法を適用す
ることは困難であった。

【００１５】また、上述したSCITT法は、SDRAM等のクロ
ック同期式の半導体記憶装置への適用を対象にしてい
る。具体的には、パワーオンシーケンスを有する半導体
記憶装置への適用を対象とすることで、通常動作時に誤
って試験モードに移行することが確実に防止される。一
方、パワーオンシーケンスを有しない非同期式の半導体
記憶装置にSCITT法を適用する場合に、通常動作時に誤
って試験モードに入ることを防止する技術は提案されて
いない。このため、現行のSCITT法を、フラッシュメモ
リ、SRAM等のクロック非同期式の半導体記憶装置に適用
した場合には、通常動作時に誤って試験モードに移行し
てしまうおそれがあった。

【００１６】また、フラッシュメモリ等のように、デー
タの入出力端子を、例えば８ビットまたは１６ビットに
切り替えるための切替端子を備えた半導体記憶装置に、
SCITT法を適用する技術は提案されていない。さらに、
現行のSCITT法では、プリント基板に搭載された半導体
記憶装置の端子が、外部と未接続である場合を想定して
おらず、このような場合には、相互接続試験を正しく行
うことができなかった。

【００１７】本発明の目的は、通常動作時に誤って試験
モードに移行することを防止することができる半導体記
憶装置およびこの半導体記憶装置を搭載した回路基板を
提供することにある。本発明の別の目的は、試験専用の
端子を設けることなく、試験モードに移行し、試験を行
うことができる半導体記憶装置を提供することにある。

【００１８】本発明のさらなる目的は、クロック非同期
式の半導体記憶装置において、必要な時にのみ試験モー
ドに移行し、試験を行うことにある。本発明の別の目的
は、入出力端子のデータの語構成を切替端子で切替可能
な半導体記憶装置において、各語構成に対応する端子の
接続試験を行うことにある。本発明の別の目的は、試験
モードから通常動作への移行の制御を容易に行うことが
できる半導体記憶装置を提供することにある。

【００１９】本発明の別の目的は、製品の出荷前または
出荷後に、予め試験部の活性化を禁止することができる
半導体記憶装置を提供することにある。本発明の別の目
的は、簡易な構成の試験部で確実に接続試験を行うこと
ができる半導体記憶装置を提供することにある。本発明
の別の目的は、必要な時のみ試験モードに移行し、半導
体記憶装置の各端子と回路基板との接続試験を行うこと
ができる半導体記憶装置の試験方法を提供することにあ
る。

【００２０】

【課題を解決するための手段】図１は、請求項１ないし
請求項９に記載の発明の基本原理を示すブロック図であ
る。

【００２１】請求項１の半導体記憶装置は、検出部３５
と試験部３７、３１とを備えて構成されている。検出部
３５は、電源の投入時に所定の端子の状態を複数回検出
し、検出結果がいずれも期待値のときに試験部３７、３
１を活性化する。試験部３７、３１の活性化により、半
導体記憶装置１３の状態は試験モードに移行し、予め定
められた試験が実行される。したがって、試験専用の端
子を設けることなく、半導体記憶装置１３を試験モード
に移行させ、試験を行うことが可能になる。また、クロ
ック非同期式の半導体記憶装置１３においても、必要な
時のみ試験モードに移行し、試験を行うことが可能にな
る。

【００２２】試験部３７、３１が活性化するためには、
検出部３５による複数回の検出時に、所定の端子の状態
が全て期待値と一致することが必要である。このため、
通常動作時においては、誤った動作または電源ノイズに
より、試験部３７、３１が活性化し試験モードに移行す
ることが防止される。請求項２の半導体記憶装置では、
検出部３５は、リセット端子に供給されるリセット信号
の変化時に、それぞれ所定の端子の状態を検出する。通
常動作時にリセット信号を変化させることはないため、
誤って試験部３７、３１が活性化されることが防止され
る。試験部３７、３１の活性化には、検出部３５による
所定の端子の状態の検出が必要であるため、万一、リセ
ット信号が電源ノイズ等により変化した際にも、試験部
３７、３１が活性化することはない。

【００２３】請求項３の半導体記憶装置では、所定の端
子に供給される信号は、入力回路３９を介して内部回路
２３、２５、２７、２９および検出部３５に伝達され
る。入力回路３９は、リセット信号の信号レベルにかか
わらず活性化されている。このため、リセット信号を変
化させたときにも、検出部３５は所定の端子の状態を確
実に検出することが可能になる。

【００２４】請求項４の半導体記憶装置では、検出部３
５は、リセット信号の連続した２回のエッジ変化時に、
それぞれ所定の端子の状態を検出する。通常動作時にリ
セット信号を連続して変化させることはないため、誤っ
て試験部３７、３１が活性化されることが防止される。
試験部３７、３１の活性化には、検出部３５による所定
の端子の状態の検出が必要であるため、万一、リセット
信号が電源ノイズ等により変化した際にも、試験部３
７、３１が活性化することはない。

【００２５】請求項５の半導体記憶装置は、電源の投入
後に試験部３７、３１が活性化されたことを記憶する活
性化記憶回路５３を備えている。活性化記憶回路５３
は、試験部３７、３１が活性化されたことを記憶してい
る場合には、試験部３７、３１を再び活性化することを
禁止する。このため、電源が投入された後に、試験部３
７、３１が２回以上活性化されることはない。したがっ
て、試験部３７、３１の活性化後の通常動作時に、検出
部３５が所定の端子の状態を複数回検出した場合にも、
試験部３７、３１が活性化されることが防止される。

【００２６】請求項６の半導体記憶装置は、電源の投入
後に試験部３７、３１が非活性化されたことを記憶する
非活性化記憶回路５５を備えている。非活性化記憶回路
５５は、試験部３７、３１が非活性化されたことを記憶
している場合には、試験部３７、３１を再び活性化する
ことを禁止する。このため、電源が投入された後に、試
験部３７、３１が２回以上活性化されることはない。し
たがって、試験部３７、３１の活性化後の通常動作時
に、検出部３５が所定の端子の状態を複数回検出した場
合にも、試験部３７、３１が活性化されることが防止さ
れる。

【００２７】請求項７の半導体記憶装置は、検出部３５
の検出結果にかかわらず試験部３７、３１が活性化する
ことが禁止される活性化禁止回路７６を備えている。こ
のため、試験モードを必要としない顧客に半導体記憶装
置１３を出荷することが予め分かっているときには、製
造工程において、活性化禁止回路７６を所定の状態に設
定することで、常に試験部３７、３１の活性化を禁止す
ることが可能になる。また、試験部３７、３１による試
験が終了した後、活性化禁止回路７６に所定値を設定す
ることで、誤って試験部３７、３１が活性化されること
が防止される。

【００２８】請求項８の半導体記憶装置では、試験部３
７、３１は演算回路３７ｂを備えている。また、試験部
３７、３１の活性化期間中、端子の一部は試験時入力端
子または試験時出力端子として使用される。演算回路３
７ｂは、試験時入力端子を介して供給される入力パター
ンを論理演算し、演算結果を出力パターンとして試験時
出力端子から出力する。このため、例えば、外部の制御
装置等から試験時入力端子を介して入力パターンを供給
し、試験時出力端子介して出力パターンを受けること
で、各端子の接続不良を見つけることが可能になる。し
たがって、試験専用の端子を設けることなく、接続試験
を行うことが可能になる。例えば、半導体記憶装置１３
が回路基板に搭載されている場合には、各端子と回路基
板との接続試験を行うことが可能になる。

【００２９】請求項９の半導体記憶装置は、内蔵する記
憶素子MCへのデータの読み書きに使用する入出力端子
と、データの語構成の拡張時に入出力端子とともに使用
される拡張時入出力端子と、語構成を切り替える切替端
子とを備えている。通常動作時には、切替端子の制御に
よって、入出力端子のみまたは入出力端子と拡張時入出
力端子との両方が、データの読み書きに使用される。試
験部３７、３１の活性化時には、入出力端子および拡張
時入出力端子は、ともに試験時出力端子になる。このた
め、演算回路３７ｂによる演算結果は、切替端子の制御
状態により、入出力端子のみまたは入出力端子と拡張時
入出力端子との両方から出力される。また、入出力端子
からは、語構成の非拡張時と拡張時とで異なる出力パタ
ーンが出力される。したがって、データの入出力端子の
語構成を切替端子で切替可能な半導体記憶装置１３にお
いても、各語構成に対応する端子の接続試験を行うこと
が可能になる。

【００３０】図２は、請求項１０および請求項１２に記
載の発明の基本原理を示すブロック図である。図３は、
請求項１１に記載の発明の基本原理を示すブロック図で
ある。請求項１０の半導体記憶装置を搭載した回路基板
は、請求項８記載の半導体記憶装置の端子をそれぞれ接
続する接続部１７と、制御回路１５とを備えている。制
御回路は、接続部１７を介して半導体記憶装置１３の所
定の端子に信号を与え試験部３７、３１を活性化する。
制御回路１５は、接続部１７を介して試験時入力端子に
入力パターンを与えるとともに試験時出力端子から出力
される出力パターンを受ける。このため、出力パターン
と期待値とを比較することで、半導体記憶装置１３の各
端子と各接続部１７との接続試験を行うことが可能にな
る。

【００３１】請求項１１の半導体記憶装置を搭載した回
路基板は、請求項８記載の半導体記憶装置の端子をそれ
ぞれ接続する接続部１７と端子部７９とを備えている。
端子部７９は、接続部１７を介して半導体記憶装置１３
ａ、１３ｂの端子に接続されている。このため、例え
ば、回路基板７７の外部から端子部７９を介して所定の
端子に信号を与え、試験時入力端子に入力パターンを与
え、試験時出力端子から出力される出力パターンを受け
ることで、半導体記憶装置１３の各端子と各接続部１７
との接続試験を行うことが可能になる。

【００３２】請求項１２の半導体記憶装置の接続試験方
法では、先ず、回路基板に搭載された請求項８記載の半
導体記憶装置の所定の端子に、所定の信号を複数回与え
ることで、半導体装置の試験部３７、３１が活性化され
る。次に、試験時入力端子に入力パターンが与えらられ
る。次に、試験時出力端子から出力される出力パターン
を受けて、予め用意された期待値と比較することで、半
導体記憶装置１３の各端子と回路基板１１との接続試験
が行われる。

【００３３】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図４は、本発明の半導体記憶装置の第
１の実施形態、半導体記憶装置を搭載した回路基板の第
１の実施形態、および半導体記憶装置の接続試験方法の
一実施形態を示している。この実施形態は請求項１ない
し請求項６、請求項８ないし請求項１０、および請求項
１２に対応している。

【００３４】図４において、プリント基板１１上には、
６４メガビットのフラッシュメモリ１３およびメモリコ
ントローラ１５が搭載されている。ここで、プリント基
板１１、フラッシュメモリ１３、およびメモリコントロ
ーラ１５は、それぞれ回路基板、半導体記憶装置、およ
び制御回路に対応している。フラッシュメモリ１３の端
子（/BYTE等）とメモリコントローラ１５の端子とは、
それぞれプリント基板１１に形成されたランド１７には
んだ付けされている。ランド１７は接続部に対応してい
る。フラッシュメモリ１３側のランド１７とメモリコン
トローラ１５側のランド１７とは、図中矢印で示した配
線パターン１９で互い接続されている。矢印の向きは、
信号が供給される向きを示している。

【００３５】メモリコントローラ１５は、ゲートアレイ
等のロジックLSIで形成されている。メモリコントロー
ラ１５は、フラッシュメモリ１３の通常動作のための制
御回路、後述するフラッシュメモリ１３のSCITTデコー
ダ３７を活性化するための制御回路、試験のための入力
パターンをフラッシュメモリ１３に供給する回路、およ
び入力パターンに対応してフラッシュメモリ１３から出
力される出力パターンと期待値とを比較する回路を有し
ている。

【００３６】あるいは、メモリコントローラ１５は、フ
ラッシュメモリ１３の通常動作のための制御回路、およ
びバウンダリスキャンの機能を有しており、図２１に示
したBSセル４等を動作させることにより、後述するフラ
ッシュメモリ１３のSCITTデコーダ３７を活性化するた
めの制御信号の供給、試験のための入力パターンをフラ
ッシュメモリ１３に供給、および、入力パターンに対応
してフラッシュメモリ１３から出力される出力パターン
を取得する機能を有する。

【００３７】フラッシュメモリ１３およびメモリコント
ローラ１５は、それぞれ、切替端子/BYTE、リセット端
子/RESET、チップイネーブル端子/CE、ライトイネーブ
ル端子/WE、出力イネーブル端子/OE、アドレス端子A0-A
21、データ入出力端子DQ0-DQ14、兼用端子DQ15/A-1、お
よびレディ/ビジー端子RY/BYを有している。フラッシュ
メモリ１３のチップイネーブル端子/CE、ライトイネー
ブル端子/WEは、活性化端子、制御端子に対応してい
る。フラッシュメモリ１３のデータ入出力端子DQ0-DQ1
4、兼用端子DQ15/A-1は、拡張時入出力端子に対応して
いる。/BYTE、/RESET等の「/」の表現は、負論理、すな
わち低レベル時に有効になることを意味している。レデ
ィ/ビジー端子RY/BYは、フラッシュメモリ１３がレディ
状態またはビジー状態であることを示す端子である。兼
用端子DQ15/A-1は、フラッシュメモリ１３の切換端子/B
YTEに低レベルの信号が供給されたときにアドレス端子A
-1になり、切換端子/BYTEに高レベルの信号が供給され
たときにデータ入出力端子DQ15になる端子である。

【００３８】フラッシュメモリ１３は、切替端子/BYTE
により、データ入出力の語構成を切り替える機能を有し
ている。フラッシュメモリ１３は、切換端子/BYTEに低
レベルが入力されたときに８ビットモードになる。この
とき、上位のデータ入出力端子DQ8-DQ14は使用されな
い。フラッシュメモリ１３は、切換端子/BYTEに高レベ
ルが入力されたときに１６ビットモードになる。このと
き、兼用端子DQ15/A-1はデータ入出力端子DQ15になり、
下位および上位のデータ入出力端子DQ0-DQ15の全てが使
用される。

【００３９】図５は、フラッシュメモリ１３の内部構成
を示すブロック図である。なお、以降の説明では、「リ
セット信号/RESET」のように、端子を介して供給される
信号には、端子名の符号と同じ符号を使用する。図中、
太い矢印は、複数本からなる信号線を示している。フラ
ッシュメモリ１３は、入力バッファ部２１、メモリセル
部２３、行デコーダ２５、列デコーダ２７、センスアン
プ部２９、出力変換部３１、出力バッファ部３３、検出
部３５、およびSCITTデコーダ３７を有している。SCITT
デコーダ３７および出力変換部３１は、試験部に対応し
ている。メモリセル部２３、行デコーダ２５、列デコー
ダ２７、およびセンスアンプ部２９は、内部回路に対応
している。データ入出力端子DQ0-DQ15の入力回路および
メモリセル部２３への書き込み回路は、図示を省略して
いる。

【００４０】入力バッファ部２１は、複数の入力回路３
９で構成されている。各入力回路３９は、メモリコント
ローラ１５から供給される入力信号を内部信号に変換
し、これ等内部信号をチップ内部に向けて出力してい
る。具体的には、切換信号/BYTEは切換信号BYTE、BYTEB
に変換され、リセット信号/RESETはハードウエアリセッ
ト信号HWRESET、HWRESETBに変換され、チップイネーブ
ル信号/CEはチップイネーブル信号CE、CEBに変換され、
ライトイネーブル信号/WEはライトイネーブル信号WE、W
EBに変換され、出力イネーブル信号/OEは出力イネーブ
ル信号OE、OEBに変換され、アドレス信号A0-A21、A-1は
アドレス信号SCA0-SCA21、SCA-1に変換されている。チ
ップイネーブル信号/CEは、活性化信号に対応してい
る。ライトイネーブル信号/WEは、書き込み制御信号お
よび読み出し制御信号に対応している。符号の最後に
「B」が付く内部信号は、負論理の信号である。それ以
外の内部信号は正論理の信号である。なお、各入力回路
３９は、リセット信号/RESETによって制御されていな
い。このため、入力回路３９に供給される信号は、リセ
ット信号/RESETの入力レベルによらず、常に内部信号と
して出力される。

【００４１】行デコーダ２５には、アドレス信号SCA13-
SCA21が供給され、列デコーダ２７には、アドレス信号S
CA0-SCA12が供給されている。メモリセル部２３には、
複数のメモリセルMCが縦横に配置されている。メモリセ
ルMCは記憶素子に対応している。行デコーダ２５および
列デコーダ２７は、それぞれ行方向および列方向のメモ
リセルMCを選択する回路である。選択されたメモリセル
MCから出力される信号は、列デコーダ２７およびビット
線BL介してセンスアンプ部２９に出力されている。セン
スアンプ２９はメモリセルMCから出力される微小な信号
を増幅し、データ出力信号SOUT0-15として出力する機能
を有している。出力変換部３１は、データ出力信号SOUT
0-15、内部レディ/ビジー信号IRY/BY、切換信号BYTEB、
演算結果信号SCADQ0-SCADQ7、SCARY/BY、および試験モ
ード信号SCITTを受けて、出力バッファ部３３に出力信
号DQ0OUT-DQ15OUT、RY/BYOUTを出力している。

【００４２】出力バッファ部３３は、複数の出力回路４
１で構成されている。各出力回路４１は、出力信号DQ0O
UT-DQ15OUT、RY/BYOUTを受けて、それぞれデータ入出力
信号DQ0-DQ15、レディ/ビジー信号RY/BYを外部に出力し
ている。出力バッファ部３３は、出力イネーブル信号OE
Bで制御されており、出力バッファ部３３からの信号の
出力は、出力イネーブル信号OEBが低レベルのときのみ
行われる。

【００４３】検出部３５は、電源オン信号VCCDC、ハー
ドウエアリセット信号HWRESET、ライトイネーブル信号W
E、チップイネーブル信号CEを受けて、試験モード信号S
CITTを出力している。SCITTデコーダ３７は、切換信号B
YTE、ライトイネーブル信号WE、アドレス信号SCA0-SCA2
1、SCA-1を受けて、演算結果信号SCADQ0-SCADQ7、SCARY
/BYを出力している。

【００４４】なお、以降の説明を分かりやすくするた
め、例えば、「リセット信号RESET」を「RESET信号」、
「ライトイネーブル信号WE」を「WE信号」、「チップイ
ネーブル信号CE」を「CE信号」というように、各信号名
を略して表すことがある。図６ないし図８は、検出部３
５の詳細を示している。検出部３５は、リセット発生回
路４３、初期化回路４５、試験モード発生回路４６で構
成されている。

【００４５】リセット発生回路４３は、図６に示すよう
に、３入力のNANDゲート４３ａ、２入力のNORゲート４
３ｂ、およびインバータ４３ｃを直列に接続して構成さ
れている。NANDゲート４３ａの入力には、CE信号、WE信
号、およびVCCDC信号が供給されている。NANDゲート４
３ａの出力は、NORゲート４３ｂの一方の入力に接続さ
れている。NORゲート４３ｂの他方の入力には、後述す
るイクジット信号EXITが供給されている。NORゲート４
３ｂからはリセット信号RESETBが出力されている。イン
バータ４３ｃは、リセット信号RESETBを受けてリセット
信号RESETを出力している。

【００４６】初期化回路４５は、図７に示すように、２
つのインバータの入力と出力とを相互に接続した第１の
ラッチ４７、第２のラッチ４９、および第３のラッチ５
１を有している。第１のラッチ４７の入力４７ａには、
nMOS４５ａのドレインおよびnMOS４５ｂのソースが接続
されている。nMOS４５ａのソースは接地VSSに接続さ
れ、nMOS４５ｂのドレインは電源VCCに接続されてい
る。nMOS４５ａのゲートには、HWRESET信号が供給され
ている。nMOS４５ｂのゲートには、リセットパルス発生
器５２の出力が接続されている。リセットパルス発生器
５２には、HWRESET信号が供給されている。リセットパ
ルス発生器５２は、/RESET信号が、低レベルから高レベ
ルに変化した際に、正パルスを出力する回路である。第
１のラッチ４７の出力４７ｂは、インバータ４５ｃに接
続されている。インバータ４５ｃの出力は３入力のAND
回路４５ｄの入力に接続されている。AND回路４５ｄの
他の入力には、CE信号およびWE信号が供給されている。
AND回路４５ｄは、試験モードイネーブル信号SCITT-EN
を出力している。CE信号およびWE信号は、後述する試験
モードに移行するためのレベル検出信号として使用され
ている。

【００４７】第２のラッチ４９の入力４９ａには、nMOS
４５ｅのドレインおよびnMOS４５ｆのソースが接続され
ている。nMOS４５ｅのソースは接地VSSに接続されてい
る。nMOS４５ｅのゲートには、RESET信号が供給されて
いる。nMOS４５ｆのドレインには、SCITT-EN信号が供給
されている。nMOS４５ｆのゲートには、HWRESETB信号が
供給されている。第２のラッチ４９の出力４９ｂは、nM
OS４５ｇを介して第３のラッチ５１の入力５１ａに接続
されている。nMOS４５ｇのゲートには、HWRESET信号が
供給されている。

【００４８】第３のラッチ５１の入力５１ａには、pMOS
４５ｈのドレインが接続されている。pMOS４５ｈのソー
スは電源VCCに接続されている。pMOS４５ｈのゲートに
は、RESETB信号が供給されている。第３のラッチ５１の
出力５１ｂは、２個のインバータを縦続接続したインバ
ータ列４５ｊの入力に接続されている。インバータ列４
５ｊは、試験モード設定信号SCITT-SETを出力してい
る。

【００４９】試験モード発生回路４６は、図８に示すよ
うに、活性化記憶回路５３、非活性化記憶回路５５、お
よび組み合わせ回路５７で構成されている。活性化記憶
回路５３は、直列に接続されたpMOS５３ａ、nMOS５３
ｂ、５３ｃと、２つのインバータの入力と出力とを相互
に接続したエントリラッチ５９と、縦続接続された２つ
のインバータ５３ｄ、５３ｅとで構成されている。pMOS
５３ａのソースは電源VCCに接続されている。nMOS５３
ｃのソースは接地VSSに接続されている。pMOS５３ａの
ゲートおよびnMOS５３ｃのゲートには、VCCDC信号が供
給されている。nMOS５３ｂのゲートには、SCITT-SET信
号が供給されている。pMOS５３ａおよびnMOS５３ｂのド
レインはエントリラッチ５９の入力５９ａに接続されて
いる。エントリラッチ５９の出力５９ｂは、インバータ
５３ｄの入力に接続されている。インバータ５３ｄおよ
びインバータ５３ｅは、それぞれエントリ信号ENTRYB、
ENTRYを出力している。

【００５０】非活性化記憶回路５５は、直列に接続され
たpMOS５５ａ、nMOS５５ｂ、５５ｃと、２つのインバー
タの入力と出力とを相互に接続したイクジットラッチ６
１と、縦続接続された２つのインバータ５５ｄ、５５ｅ
とで構成されている。pMOS５５ａのソースは電源VCCに
接続されている。nMOS５５ｃのソースは接地VSSに接続
されている。pMOS５５ａのゲートおよびnMOS５５ｃのゲ
ートには、VCCDC信号が供給されている。nMOS５５ｂの
ゲートには、２入力のNORゲート５５ｆの出力が接続さ
れている。NORゲート５５ｆの入力には、ENTRYB信号お
よびHWRESET信号が供給されている。pMOS５５ａおよびn
MOS５５ｂのドレインは、イクジットラッチ６１の入力
６１ａに接続されている。イクジットラッチ６１の出力
６１ｂは、インバータ５５ｄの入力に接続されている。
インバータ５５ｄおよびインバータ５５ｅは、それぞれ
イクジット信号EXITB、EXITを出力している。

【００５１】組み合わせ回路５７は、インバータ５７
ａ、２入力のNORゲート５７ｂ、および２つのインバー
タを縦続接続したインバータ列５７ｃで構成されてい
る。インバータ５７ａの入力には、ENTRY信号が供給さ
れている。インバータ５７ａの出力はNORゲート５７ｂ
の一方の入力に接続されている。NORゲート５７ｂの他
方の入力には、EXIT信号が供給されている。NORゲート
５７ｂの出力はインバータ列５７ｃの入力に接続されて
いる。インバータ列５７ｃは試験モード信号SCITTを出
力している。

【００５２】図９および図１０は、SCITTデコーダ３７
の詳細を示している。SCITTデコーダ３７は、変換回路
３７ａおよび演算回路３７ｂを有している。変換回路３
７ａは、入力端子が減り、出力端子が増える１６ビット
モード時に、演算回路３７ｂの異なる入力に、同一の信
号（WEB信号）を供給するための回路である。演算回路
３７ｂは、メモリコントローラ１５から供給される入力
パターンを演算し、出力パターンを出力する機能を有し
ている。

【００５３】変換回路３７ａは、図９に示すように、イ
ンバータ６３ａと、pMOSおよびnMOSのソース・ドレイン
を相互に接続したMOSスイッチ６３ｂ、６３ｃとで構成
されている。インバータ６３ａの入力、MOSスイッチ６
３ｂのpMOSのゲート、およびMOSスイッチ６３ｃのnMOS
のゲートには、インバータ６５を介してBYTE信号が供給
されている。インバータ６３ａの出力は、MOSスイッチ
６３ｂのnMOSのゲート、およびMOSスイッチ６３ｃのpMO
Sのゲートとに接続されている。MOSスイッチ６３ｂの入
力には、アドレス信号SCA-1が供給されている。MOSスイ
ッチ６３ｃの入力には、WEB信号が供給されている。MOS
スイッチ６３ｂ、６３ｃの出力は互いに接続されてお
り、デコード用信号SCA-2として出力されている。変換
回路３７ａにより、８ビットモード時と１６ビットモー
ド時とで、演算回路３７ｂを共通に使用することが可能
になる。

【００５４】演算回路３７ｂは、図１０に示すように、
６入力のXNORゲート６７ａ、６７ｂ、６７ｃ、６７ｄ、
６７ｅ、４入力のXNORゲート６７ｆ、６７ｇ、６７ｈ、
および２入力のXNORゲート６７ｊを有している。各XNOR
ゲートは、入力信号の排他的論理和を反転して出力する
回路である。XNORゲート６７ａは、アドレス信号SCA0、
SCA8-SCA12を受けて、演算結果であるデコード信号SCAD
Q0を出力している。XNORゲート６７ｂは、アドレス信号
SCA1、SCA13-SCA17を受けて、デコード信号SCADQ1を出
力している。XNORゲート６７ｃは、アドレス信号SCA2、
SCA18-SCA21、WEB信号を受けて、デコード信号SCADQ2を
出力している。XNORゲート６７ｄは、アドレス信号SCA
3、SCA8、SCA13、SCA18、WEB信号、SCA-2信号を受け
て、デコード信号SCADQ3を出力している。XNORゲート６
７ｅは、アドレス信号SCA4、SCA9、SCA14、SCA19、WEB
信号、SCA-2信号を受けて、デコード信号SCADQ4を出力
している。XNORゲート６７ｆは、アドレス信号SCA5、SC
A10、SCA15、SCA20を受けて、デコード信号SCADQ5を出
力している。XNORゲート６７ｇは、アドレス信号SCA6、
SCA11、SCA16、SCA21を受けて、デコード信号SCADQ6を
出力している。XNORゲート６７ｈは、アドレス信号SCA
7、SCA12、SCA17、WEB信号を受けて、デコード信号SCAD
Q7を出力している。XNORゲート６７ｊは、アドレス信号
SCA0、SCA-2信号を受けて、デコード信号SCARY/BYを出
力している。なお、演算回路３７ｂは、試験モード信号
SCITTが高レベルのときのみ活性化し動作する回路であ
る。

【００５５】図１１ないし図１３は、出力変換部３１の
詳細を示している。出力変換部３１は、後述する試験モ
ード時に、データ入出力端子DQ0-DQ15およびレディ/ビ
ジー端子を試験時出力端子に変換する機能を有してい
る。試験時出力端子は、試験モード時に演算回路３７ｂ
が生成する出力パターンを外部に出力する端子である。
出力変換部３１は、試験時出力端子の種類に応じて３つ
の出力変換回路６９、７１、７３を有している。

【００５６】図１１に示す出力変換回路６９は、データ
入出力信号DQ0-DQ7に対応するデータ出力信号SOUT0-SOU
T7をそれぞれ出力するための回路である。各出力変換回
路６９は反転回路７５、３つのインバータ６９ａ、６９
ｂ、６９ｃ、および図９に示した変換回路６３で構成さ
れている。反転回路７５は、インバータ７５ａ、MOSス
イッチ７５ｂ、およびCMOSインバータ７５ｃで構成され
ている。CMOSインバータ７５ｃのpMOSのソース、MOSス
イッチ７５ｂのpMOSのゲート、およびインバータ７５ａ
の入力には、入力端子IN1が接続されている。CMOSイン
バータ７５ｃのnMOSのソース、およびMOSスイッチ７５
ｂのnMOSのゲートには、インバータ７５ａの出力が接続
されている。MOSスイッチ７５ｂの入力およびCMOSイン
バータ７５ｃの入力には、入力端子IN2が接続されてい
る。MOSスイッチ７５ｂの出力とCMOSインバータ７５ｃ
の出力とは、互いに接続されている。これ等出力はイン
バータ６９ｂを介して変換回路６３のMOSスイッチ６３
ｃの入力に接続されている。変換回路６３のMOSスイッ
チ６３ｂの入力には、インバータ６９ａの出力が接続さ
れている。インバータ６９ａの入力には、入力端子IN3
が接続されている。変換回路６３のインバータ６３ａの
入力には、入力端子IN4が接続されている。変換回路６
３の出力は、インバータ６９ｃを介して出力端子OUT1に
接続されている。

【００５７】各出力変換回路６９の入力端子IN1および
入力端子IN4には、BYTEB信号およびSCITT信号が供給さ
れている。各出力変換回路６９の入力端子IN2、IN3に
は、データ入出力信号DQ0-DQ7の各ビットに対応して、
それぞれデコード信号SCADQ0-SCADQ7、データ出力信号S
OUT0-SOUT7が供給されている。同様に、各出力変換回路
６９の出力端子OUT1からは、データ入出力信号DQ0-DQ7
の各ビットに対応して、出力信号DQ0OUT-DQ7OUTが出力
されている。

【００５８】図１２に示す出力変換回路７１は、データ
入出力信号DQ8-DQ15に対応するデータ出力信号SOUT8-SO
UT15をそれぞれ出力するための回路である。出力変換回
路７１は、図１１に示した出力変換回路６９から反転回
路７５を除いた回路で構成されている。すなわち、入力
端子IN2はインバータ７１ｂを介して変換回路６３のMOS
スイッチ６３ｃの入力に直接接続されている。

【００５９】また、各出力変換回路７１の入力端子IN4
には、SCITT信号が供給されている。各出力変換回路７
１の入力端子IN2には、データ入出力信号DQ8-DQ15の各
ビットから「８」を減じた数に対応して、それぞれデコ
ード信号SCADQ0-SCADQ7が供給されている。各出力変換
回路７１の入力端子IN3には、データ入出力信号DQ8-DQ1
5の各ビットに対応して、それぞれデータ出力信号SOUT8
-SOUT15が供給されている。同様に、各出力変換回路７
１の出力端子OUT1からは、データ入出力信号DQ8-DQ15の
各ビットに対応して、出力信号DQ8OUT-DQ15OUTが出力さ
れている。

【００６０】図１３に示す出力変換回路７３は、図１２
に示した出力変換回路７１と同一の回路である。入力端
子IN2、IN3、IN4には、それぞれSCARY/BY信号、IRY/BY
信号、SCITT信号が供給されている。出力端子OUT1から
は、出力信号RY/BYOUTが出力されている。

【００６１】上述したフラッシュメモリ１３およびメモ
リコントローラ１５を搭載したプリント基板１１では、
以下示すように、フラッシュメモリ１３の各端子と、プ
リント基板１１のランド１７との相互接続試験が行われ
る。相互接続試験では、先ず、電源の立ち上げ時にメモ
リコントローラ１５は、フラッシュメモリ１３を制御し
て試験モードに移行させる。図１４は、フラッシュメモ
リ１３が試験モードに移行し、さらに試験モードから通
常動作モードに移行するときの主要な信号のタイミング
を示している。

【００６２】電源が投入されると、電源VCCは徐々に所
定の電圧まで上昇する。このとき、メモリコントローラ
１５は、/RESET信号を低レベルにしている（図１４
(ａ)）。VCCDC信号は、電源VCCの立ち上がりから時間T1
だけ遅れて高レベルになる。図７のHWRESET信号は、/RE
SET信号の低レベルにより高レベルになり、nMOS４５ａ
はオンし、第１のラッチ４７の出力４７ｂは高レベルに
なる。出力４７ｂの高レベルにより、試験モードイネー
ブル信号SCITT-ENは低レベルになる。VCCDC信号が低レ
ベルの間、図６のRESET信号およびRESETB信号は、それ
ぞれ高レベルおよび低レベルになる。このため、図７の
nMOS４５ｅはオンし、第２のラッチ４９の出力４９ｂは
高レベルになる。HWRESETB信号は、/RESET信号の低レベ
ルにより低レベルになり、nMOS４５ｆはオフする。PMOS
４５ｈはオンし、第３のラッチ５１の出力５１ｂは低レ
ベルになる。出力５１ｂの低レベルにより、試験モード
設定信号SCITT-SETは低レベルになる。

【００６３】図８の活性化記憶回路５３では、VCCDC信
号の低レベル期間にpMOS５３ａがオンし、エントリラッ
チ６１の出力６１ｂは低レベルになる。エントリラッチ
５９の低レベルにより、ENTRYB信号、ENTRY信号は、そ
れぞれ高レベル、低レベルになる。ENTRY信号の高レベ
ルにより、試験モード信号SCITTは低レベルになる（図
１４(ｂ)）。

【００６４】図８の非活性化記憶回路５５では、VCCDC
信号の低レベル期間にpMOS５５ａがオンし、イクジット
ラッチ６１の出力６１ｂは低レベルになる。エントリラ
ッチ６１の低レベルにより、EXITB信号、EXIT信号は、
それぞれ高レベル、低レベルになる（図１４(ｂ)）。VC
CDC信号は、電源の投入時以外に低レベルになることは
ないため、これ以降、エントリラッチ５９の入力５９ａ
およびイクジットラッチ６１の入力６１ａに高レベルが
供給されることはない。すなわち、エントリラッチ５９
の出力５９ｂおよびイクジットラッチ６１の出力６１ｂ
は、高レベルに変化した後、再び低レベルにはならな
い。

【００６５】次に、メモリコントローラ１５は、/WE信
号、/CE信号を低レベルにする。/WE信号、/CE信号の低
レベルにより、図６のRESET信号およびRESETB信号は、
それぞれ低レベルおよび高レベルになる。したがって、
図７のnMOS４５ｅ、pMOS４５ｈはオフする。メモリコン
トローラ１５は、/WE信号、/CE信号を低レベルにした状
態で、/RESET信号を高レベルにする（図１４(ｃ)）。図
７のHWRESET信号、HWRESETB信号は、/RESET信号の高レ
ベルにより、それぞれ低レベル、高レベルになる。HWRE
SET信号の低レベルにより、NMOS４５ａはオフする。リ
セットパルス発生器５２は、正パルスをnMOS４５ｂのゲ
ートに供給する。nMOS４５ｂは所定の期間オンし、第１
のラッチ４７の出力４７ｂは低レベルになる。CE信号、
WE信号はいずれも高レベルであるため、出力４７ｂの低
レベルにより、試験モードイネーブル信号SCITT-ENは高
レベルになる。すなわち、/RESET信号の立ち上がりエッ
ジで、/CE信号の低レベル、/WE信号の低レベルの検出
（１回目）が行われる。

【００６６】nMOS４５ｆは、HWRESETB信号の高レベルに
よりオンするため、SCITT-EN信号の高レベルは、第２の
ラッチ４９に伝達される。、第２のラッチの出力４９ｂ
は低レベルになる。NMOS４５ｇは、HWRESET信号の低レ
ベルによりオフしているため、第２のラッチの出力４９
ｂの低レベルは、第３のラッチ５１には伝達されない。
すなわち、第３のラッチ５１の出力５１ｂおよび試験モ
ード設定信号SCITT-SETは低レベルを保持する。

【００６７】次に、メモリコントローラ１５は、/WE信
号、/CE信号を低レベルにした状態で、/RESET信号を低
レベルにする（図１４(ｄ)）。/RESET信号の低レベルに
より、図７のHWRESET信号は高レベルになり、HWRESETB
信号は低レベルになる。HWRESET信号の高レベルによ
り、nMOS４５ａはオンする。nMOS４５ａのオンにより、
第１のラッチ４７の出力４７ｂは、再び高レベルにな
り、試験モードイネーブル信号SCITT-ENは低レベルにな
る。また、HWRESET信号の高レベルにより、nMOS４５ｇ
はオンし、第２のラッチ４９の出力４９ｂの低レベル
は、第３のラッチ５１に伝達される。この際、図６のCE
信号、WE信号、VCCDC信号はいずれも高レベルであり、E
XIT信号は低レベルであるため、RESETB信号は高レベル
を保持する。したがって、図７のpMOS４５ｈはオフ状態
を保持する。このため、第３のラッチ５１の出力５１ｂ
は高レベルになり、試験モード設定信号SCITT-SETは高
レベルになる。すなわち、/RESET信号の立ち上がりエッ
ジで、/CE信号の低レベル、/WE信号の低レベルの検出
（２回目）が行われる。

【００６８】図８の活性化記憶回路５３のnMOS５３ｂ
は、試験モード設定信号SCITT-SETの高レベルによりオ
ンする。VCCDC信号は高レベルであるため、エントリラ
ッチ５９の出力５９ｂは高レベルになる。出力５９ｂの
高レベルにより、ENTRYB信号、ENTRY信号は、それぞれ
低レベル、高レベルになる（図１４(ｅ)）。EXIT信号は
低レベルを保持しているため、ENTRY信号の低レベルに
より、試験モード信号SCITTは高レベルになる（図１４
(ｆ)）。

【００６９】試験モード信号SCITTの高レベルにより、
フラッシュメモリ１３は試験モードに移行する。試験モ
ードへの移行により、フラッシュメモリ１３のアドレス
端子A0-A21、ライトイネーブル端子/WEは、入力パター
ンを受ける試験時入力端子になる。なお、８ビットモー
ド時には、兼用端子DQ15/A-1も試験時入力端子になる。
フラッシュメモリ１３は、図１０に示した演算回路３７
ｂを活性化し、図１１ないし図１３に示した出力変換回
路６９、７１、７３の各変換回路６３の出力経路をデコ
ード信号側に切り替える。

【００７０】例えば、/BYTE信号が低レベル（８ビット
モード）のときには、各出力変換回路６９から出力され
る出力信号DQ0OUT-DQ7OUTは、デコード信号SCADQ0-SCAD
Q7と同一の論理になる。各出力変換回路７１から出力さ
れる出力信号DQ8OUT-DQ15OUTは、デコード信号SCADQ0-S
CADQ7と同一の論理になる。出力変換回路７３から出力
される出力信号RY/BYOUTは、デコード信号SCARY/BYと同
一の論理になる。

【００７１】また、/BYTE信号が高レベル（１６ビット
モード）のときには、各出力変換回路６９から出力され
る出力信号DQ0OUT-DQ7OUTは、デコード信号SCADQ0-SCAD
Q7と反対の論理になる。各出力変換回路７１から出力さ
れる出力信号DQ8OUT-DQ15OUTは、デコード信号SCADQ0-S
CADQ7と同一の論理になる。出力変換回路７３から出力
される出力信号RY/BYOUTは、デコード信号SCARY/BYと同
一の論理になる。すなわち、１６ビットモード時には、
同じデコード信号SCADQ0-SCADQ7を使用して、論理の反
転した出力信号DQ0OUT-DQ7OUT、DQ8OUT-DQ15OUTが生成
される。

【００７２】この後、メモリコントローラ１５は、/RES
ET信号を低レベルに保持した状態で相互接続試験を実行
する。相互接続試験を完了した後、メモリコントローラ
１５は、/RESET信号を高レベルにする（図１４(ｇ)）。
図８の非活性化記憶回路５５のNORゲート５５ｆの出力
は、ENTRYB信号およびHWRESET信号の低レベルを受けて
高レベルになる。nMOS５５ｂは、NORゲート５５ｆの出
力を受けてオンする。VCCDC信号は高レベルであるた
め、イクジットラッチ６１の出力６１ｂは高レベルにな
る。出力６１ｂの高レベルにより、EXITB信号、EXIT信
号は、それぞれ低レベル、高レベルになる（図１４
(ｈ)）。EXIT信号の高レベルにより、組み合わせ回路５
７のNORゲート５７ｂの出力は低レベルになり、試験モ
ード信号SCITTは低レベルになる（図１４(ｊ)）。

【００７３】試験モード信号SCITTの低レベルにより、
フラッシュメモリ１３は試験モードを終了する。/RESET
信号は高レベルであるため、フラッシュメモリ１３は、
試験モードの終了と同時に通常動作モードに移行する。
演算回路３７ｂは非活性化され、出力変換回路６９、７
１、７３は、各変換回路６３の出力経路を通常動作時の
出力信号側に切り替える。/RESET信号の高レベルへの変
化で試験モードが終了するため、通常動作モードへの移
行は簡単な制御回路で行うことが可能である。

【００７４】図１５は、メモリコントローラ１５および
フラッシュメモリ１３が相互接続試験を実行する際の主
要な信号のタイミングを示している。メモリコントロー
ラ１５は、/RESET信号を低レベルにし、フラッシュメモ
リ１３を試験モードに移行させた後、時間T2後に出力イ
ネーブル信号/OEを高レベルから低レベルにする。フラ
ッシュメモリ１３は、/OE信号の低レベルを受けて図５
に示した出力バッファ部の各出力回路４１を活性化す
る。

【００７５】次に、メモリコントローラ１５は、フラッ
シュメモリ１３の試験時入力端子に、所定の周期で入力
パターンを供給する。フラッシュメモリ１３は、入力パ
ターンを受けて演算回路３７ｂで論理演算を実行し、演
算結果を出力パターンとして試験時出力端子から出力す
る。メモリコントローラ１５は、出力パターンを受けて
期待値と比較し、フラッシュメモリ１３の端子とランド
１７との接続状態を判定する。メモリコントローラ１５
は、全ての出力パターンを判定した後、/RESET信号を高
レベルにして、試験モードを終了する。

【００７６】図１６は、メモリコントローラ１５が試験
時入力端子に供給する入力パターンと、試験時出力端子
から出力される出力パターンの期待値との一例を示して
いる。図１６は、フラッシュメモリ１３を８ビットモー
ドで動作させる場合の試験パターンである。このため、
出力パターンのうち網掛けで示したデータ出力端子DQ8-
DQ15の出力パターンは、フラッシュメモリ１３の内部で
は生成されるが、外部には出力されない。この例では、
着目する１つの試験時入力端子のみに、順次高レベルの
データ（図中の「１」）を与えるWalking-1パターン、
全ての試験時入力端子に低レベルのデータを与えるAll-
0パターン、着目する１つの試験時入力端子のみに、順
次低レベルのデータ（図中の「０」）を与えるWalking-
0パターン、および全ての試験時入力端子に高レベルの
データを与えるオールAll-1パターンを使用して相互接
続試験を行っている。

【００７７】図１７は、メモリコントローラ１５が試験
時入力端子に供給する入力パターンと、試験時出力端子
から出力される出力パターンの期待値との別の例を示し
ている。図１７は、フラッシュメモリ１３を１６ビット
モードで動作させる場合の試験パターンである。各試験
パターンは、下位のDQ0-DQ7信号の期待値が、重複しな
いように生成されている、また、下位のDQ0-DQ7信号の
出力パターンは、一部を除き図１６に示した８ビットモ
ード時の下位のDQ0-DQ7信号の出力パターンの反転論理
になっている。このような試験パターンにすることで、
演算回路３７ｂを、図１０に示した簡易な回路で構成す
ることが可能なる。

【００７８】また、１６ビットモード時には、兼用端子
DQ15/A-1は、データ入出力信号DQ15として使用されるた
め、図１６に示したアドレス端子A-1を試験時入力端子
として使用することができない。このため、図９に示し
た変換回路３７ａにより、WEB信号から演算回路３７ｂ
に供給するSCA-2信号を生成している。なお、試験パタ
ーンおよび演算回路３７ｂは、次の規則により構成され
ている。

【００７９】（規則１）試験時入力端子数ｎ、切替端子
/BYTEによらず共通して使用される試験時共通出力端子
数ｍにおいて、ｍ個の試験時入力端子を、それぞれ異な
る試験時共通出力端子の論理（演算結果信号SCADQ0-SCA
DQ7）に含める。 （規則２）試験時入力端子数ｎが、切替端子/BYTEによ
らず共通して必ず使用される試験時共通出力端子数ｍよ
りも多い場合（ｎ＞ｍ）、残るｎ−ｍ個の試験時入力端
子を、それぞれ異なる２個の試験時共通出力端子の論理
に含める。これを、試験時入力端子が全て割り振られる
まで繰り返す。ｎ＜ｍの場合、ｍ−ｎ個の試験時入力端
子をそれぞれ異なる試験時出力端子の論理に含める。ｎ
＝ｍの場合、規則２は不要。

【００８０】（規則３）試験時共通出力端子の論理に接
続される試験時入力端子の数が奇数個の場合には、さら
に、他の試験時入力端子を追加して入力を偶数にする。 （規則４）未結線である可能性がある端子（例えば、RY
/BY）の論理には、任意の２つの試験時入力端子を含め
る。 （規則５）切替端子/BYTEによって切り替えられる試験
時出力端子の一部あるいは全部の論理は、試験時共通出
力端子の反転論理とする。

【００８１】このような試験パターンでは、簡単な演算
回路、スイッチ回路、反転回路で構成されたSCITTデコ
ーダ３７および出力変換部３１により、８ビットモー
ド、１６ビットモードの両方の相互接続試験が行われ
る。また、例えば、切換端子/BYTEを低レベルに固定し
たプリント基板１１で、切換端子/BYTEに１固定不良が
あった場合には、期待値と逆の論理の出力パターンが出
力されることで、不良が検出される。切換端子/BYTEを
高レベルに固定した場合にも、同様に０固定不良が検出
される。

【００８２】以上のように構成された半導体記憶装置、
この半導体記憶装置を搭載した回路基板、およびこの半
導体記憶装置の接続試験方法では、フラッシュメモリ１
３に/RESET信号の連続したエッジで/CE信号と/WE信号と
の低レベルを検出する検出部３５を形成した。このた
め、試験専用の端子を設けることなく、フラッシュメモ
リ１３を試験モードに移行させ、接続試験を行うことが
できる。また、フラッシュメモリ１３等のクロック非同
期式の半導体記憶装置においても、必要な時に試験モー
ドに移行し、試験を行うことができる。

【００８３】試験モードへの移行は、/RESET信号の連続
したエッジで/CE信号と/WE信号とがいずれも低レベルに
なっている必要がある。通常動作時に、/CE信号と/WE信
号が低レベルのときに/RESET信号を変化させることはな
く、通常動作時において、誤った動作または電源ノイズ
により、試験モードに移行することを防止することがで
きる。

【００８４】入力バッファ部２１の入力回路３９は、リ
セット信号/RESETによって制御されていない。このた
め、入力回路３９に供給される信号を検出部３５および
SCITTデコーダ３７等に供給することができ、確実に試
験モードに移行することができる。検出部３５は、試験
モード中に、/RESET信号の立ち上がりエッジを検出する
と試験モードを解除する。このため、試験モードの解除
とともに、フラッシュメモリ１３を通常動作モードに移
行することができる。したがって、使用者は試験モード
を意識する必要はなく、使い勝手が低下することを防止
することができる。

【００８５】電源の投入後に、試験モードに移行したこ
とを記憶し、この記憶があるときに試験モードへの移行
を禁止する活性化記憶回路と、試験モードが解除された
ことを記憶し、この記憶があるときに試験モードへの移
行を禁止する非活性化記憶回路とを備えた。このため、
一度試験モードに移行した後に、再度試験モードに移行
することを防止することができる。したがって、通常動
作時において、誤った動作または電源ノイズにより、試
験モードに移行することを確実に防止することができ
る。

【００８６】試験モード時に、フラッシュメモリの所定
の端子を試験時入力端子と試験時出力端子にした。この
ため、試験専用の端子を設けることなく相互接続試験を
行うことができる。出力変換部３１の出力変換回路６９
を/BYTE端子で制御し、８ビットモード時と１６ビット
モード時とで出力される出力パターンを異なるようにし
た。このため、データの入出力端子の語構成を/BYTE端
子等の切替端子で切替可能な半導体記憶装置において
も、各語構成に対応した端子の接続試験を行うことがで
きる。試験時入力端子および試験時出力端子のどちらに
も含まれない/BYTE端子の接続不良を見つけることがで
きる。換言すれば、プリント基板１１上でレベルを固定
される可能性の大きい切換端子/BYTEについては、試験
時入力端子、試験時出力端子のいずれにも含めることな
く相互接続試験を行うことができる。

【００８７】出力変換部３１の出力変換回路６９を/BYT
E端子で制御し、１６ビットモード時に、データ入出力
端子DQ0-DQ7から出力される出力パターンとデータ入出
力端子DQ8-DQ15から出力される出力パターンとの論理を
互いに反転した。このため、出力変換部３１の回路規模
を増大することなく、語構成の拡張時に、入出力端子と
拡張入出力端子とから出力される出力パターンを相違さ
せ、相互接続試験を行うことができる。

【００８８】図１８は、本発明の半導体記憶装置の第２
の実施形態を示している。この実施形態は、請求項７に
対応している。この実施形態では、初期化回路４５のnM
OS４５ｂのドレインに活性化禁止回路７６が接続されて
いる。活性化禁止回路７６以外の構成は、上述した実施
形態と同一である。

【００８９】活性化禁止回路７６には、フラッシュメモ
リのメモリセル７６ａ、２つのインバータを従属接続し
たインバータ７６ｂ列、およぼプルダウンされた高抵抗
７６ｃで構成されている。メモリセル７６ａの制御ゲー
トには、データの書き込み時とそれ以外の時とで電圧を
可変できる制御信号CNが供給されている。メモリセル７
６ａのドレインには、電源VCCが接続されている。メモ
リセル７５ａのソースは、インバータ列７６ｂの入力に
接続されている。インバータ列７６ｂの出力は、nMOS４
５ｂのドレインに接続されている。

【００９０】この実施形態では、試験モードへの移行が
必要な場合には、予め、メモリセル７６ａに「１」書き
込みが行われる。「１」書き込みにより、メモリセル７
６ａは常にオンし、インバータ列７６ｂの出力は常に高
レベルになっている。すなわち、上述した半導体記憶装
置の第１の実施形態と同一の回路動作が行われ、試験モ
ードへの移行が可能になる。

【００９１】一方、試験モードへの移行が不要な場合に
は、予め、メモリセル７６ａに「０」書き込みが行われ
る。「０」書き込みにより、メモリセル７６ａは常にオ
フし、高抵抗７６ｃにより、インバータ列７６ｂの入力
には低レベルが供給され、nMOS４５ｂのドレインは、常
に低レベルになる。すなわち、第１のラッチ４７の出力
４７ｂが低レベルになることはなく、フラッシュメモリ
１３が試験モードに移行することはない。

【００９２】メモリセル７６ａへのデータの書き込み
は、フラッシュメモリ１３の出荷時、出荷後のいずれで
も行うことが可能である。例えば、製造工程において、
メモリセル７５ａに「０」書き込みを行うことで、予め
試験モードへの移行が禁止される。また、相互接続試験
の後に、メモリセル７５ａに「０」書き込みを行うこと
で、その後の試験モードへの移行が禁止される。

【００９３】この実施形態においても、上述した半導体
記憶装置の第１の実施形態と同様の効果を得ることがで
きる。さらに、この実施形態では、フラッシュメモリの
メモリセル７６ａを有する活性化禁止回路７６により、
初期化回路４５を制御して検出部３５の活性化を禁止で
きるようにした。このため、試験モードを必要としない
顧客にこの半導体記憶装置を出荷することが予め分かっ
ているときには、製造工程において、メモリセル７６に
「０」を書き込むことで、常に検出部３５の活性化を禁
止し、SCITTデコーダ３７の活性化を禁止することがで
きる。また、フラッシュメモリ１３の各端子とプリント
基板１１のランド１７との接続試験が終了した後、メモ
リセル７６に「０」を書き込むことで、検出部３５の活
性化を禁止し、SCITTデコーダ３７の動作を禁止するこ
とができる。

【００９４】すなわち、フラッシュメモリ１３の出荷前
または出荷後に、フラッシュメモリ１３を使用する顧客
に応じて、予め、試験モードへの移行を禁止することが
できる。図１９は、半導体記憶装置を搭載した回路基板
の第２の実施形態を示している。この実施形態は、請求
項１１に対応している。

【００９５】この実施形態では、プリント基板７７に
は、複数の端子７９ａで構成された端子部７９が形成さ
れている。端子部７９は、外部の制御装置（図示せず）
のコネクタ等に接続される。プリント基板７７上には２
つのフラッシュメモリ１３ａ、１３ｂが搭載されてい
る。フラッシュメモリ１３ａ、１３ｂは、上述した半導
体記憶装置の第１の実施形態のフラッシュメモリ１３と
同一のものである。フラッシュメモリ１３ａ、１３ｂの
各端子は、それぞれプリント基板１１に形成されたラン
ド１７にはんだ付けされている。フラッシュメモリ１３
ａ、１３ｂの各ランド１７と端子部７９の各端子７９ａ
とは、図中矢印で示した配線パターン８１で互い接続さ
れている。矢印の向きは、信号が供給される向きを示し
ている。フラッシュメモリ１３ａ、１３ｂの/OE端子
は、それぞれ端子部７９の/OE1端子、/OE2端子が接続さ
れている。フラッシュメモリ１３ａ、１３ｂの/OE端子
以外の端子は、共通の配線パターンが使用されている。

【００９６】この実施形態では、外部の制御装置が、端
子部７９を介して信号を供給し、フラッシュメモリ１３
ａ、１３ｂを制御する。図２０は、外部の制御装置の制
御により、フラッシュメモリ１３ａ、１３ｂとプリント
基板７７との相互接続試験を実行する際の主要な信号の
タイミングを示している。

【００９７】制御装置は、図１９に示した端子部７９を
介して/RESET信号、/CE信号、/WE信号を制御し、フラッ
シュメモリ１３ａ、１３ｂを同時に試験モードに移行さ
せる。次に、制御装置は、/RESET信号、/CE信号を低レ
ベルにした状態で、フラッシュメモリ１３ａの/OE端子
に供給されている/OE１信号のみを低レベルにする。こ
の状態で、制御装置から入力パターンが供給され、フラ
ッシュメモリ１３ａの相互接続試験が行われる。

【００９８】次に、制御装置は、/OE1信号を高レベルに
し、フラッシュメモリ１３ｂの/OE2信号を低レベルにす
る。この状態で、制御装置から入力パターンが供給さ
れ、フラッシュメモリ１３ｂの相互接続試験が行われ
る。この後、制御装置は、/RESET信号を高レベルにし、
試験モードを終了する。すなわち、フラッシュメモリ１
３ａ、１３ｂが同時に試験モードに移行した後、フラッ
シュメモリ１３ａ、１３ｂから出力される出力信号の衝
突が、/OE1信号、/OE2信号で制御され、容易に複数のフ
ラッシュメモリを搭載したプリント基板７７の相互接続
試験が行われる。

【００９９】この実施形態においても、上述した半導体
記憶装置を搭載した回路基板の第１の実施形態と同様の
効果を得ることができる。さらに、この実施形態では、
フラッシュメモリ１３ａ、１３ｂを搭載したプリント基
板７７に、複数の端子７９ａを有する端子部７９を形成
し、端子部７９の各端子７９ａとフラッシュメモリ１３
ａ、１３ｂの各端子とを配線パターン８１で接続した。
このため、プリント基板７７の外部から端子部７９を介
して、フラッシュメモリ１３ａ、１３ｂを制御すること
で、これ等フラッシュメモリ１３ａ、１３ｂの端子とプ
リント基板７７の接続部７９との相互接続試験を行うこ
とができる。

【０１００】フラッシュメモリ１３ａ、１３ｂの各/OE
端子をそれぞれ端子部７９の/OE1端子、/OE2端子に接続
し、/OE端子以外の各端子をそれぞれ端子部の共通の端
子に接続した。このため、フラッシュメモリ１３ａ、１
３ｂを同時に試験モードに移行させることができ、/OE1
端子、/OE2端子を介して、試験モードに移行したフラッ
シュメモリ１３ａ、１３ｂの/OE端子を制御すること
で、各フラッシュメモリ１３ａ、１３ｂの相互接続試験
を独立して行うことができる。この結果、プリント基板
７７の配線パターン上で信号が衝突することを防止する
ことができる。

【０１０１】なお、上述した半導体記憶装置の第１の実
施形態では、フラッシュメモリ１３に本発明を適用した
例について述べた。しかしながら、他のクロック非同期
式の半導体記憶装置に本発明を適用してもよい。また、
クロック同期式の半導体記憶装置に、本発明を適用して
もよい。上述した半導体記憶装置の第１の実施形態で
は、切替端子/BYTEによりデータ入出力端子DQ0-DQ15を
８ビットモードまたは１６ビットモードに切り替え可能
なフラッシュメモリ１３に、本発明を適用した例につい
て述べた。しかしながら、データ入出力端子のビット数
が固定の半導体記憶装置に、本発明を適用してもよい。

【０１０２】上述した半導体記憶装置の第１の実施形態
では、/RESET信号の連続した立ち下がりエッジ、立ち上
がりエッジで、/CE信号、/WE信号の低レベルを検出し、
試験モードに移行する例について述べた。しかしなが
ら、/RESET信号の連続した２回の立ち下がりエッジ、ま
たは/RESET信号の連続した２回の立ち下がりエッジで、
/CE信号、/WE信号の低レベルを検出し、試験モードに移
行してもよい。この場合には、/CE信号、/WE信号の検出
が、/RESET信号の片側のエッジのみを使用して行えるた
め、検出部３５の回路をより簡易にすることができる。

【０１０３】上述した半導体記憶装置の第１の実施形態
では、/RESET信号の連続した２回のエッジで、/CE信
号、/WE信号の低レベルを検出し、試験モードに移行す
る例について述べた。しかしながら、/RESET信号の連続
した３回以上のエッジで、/CE信号、/WE信号の低レベル
を検出してもよい。上述した半導体記憶装置の第１の実
施形態では、/CE信号、/WE信号の低レベルを検出し、試
験モードに移行した例について述べた。しかしながら、
チップセレクト信号/CS、/CS1、/CS2、リードイネーブ
ル信号/RD等を備えた半導体記憶装置では、これ等の制
御端子のアクティブ側の信号レベルを検出し、試験モー
ドに移行してもよい。

【０１０４】上述した半導体記憶装置を搭載した回路基
板の第１の実施形態では、フラッシュメモリ１３の各端
子をプリント基板１１のランド１７にはんだ付けし、こ
のはんだ付け部の相互接続試験を行う例について述べ
た。しかしながら、フラッシュメモリ１３の端子をプリ
ント基板１１に熱圧着等し、この圧着部の相互接続試験
を行ってもよい。

【０１０５】上述した半導体記憶装置の第２の実施形態
では、活性化禁止回路７６にフラッシュメモリのメモリ
セル７６ａを備え、このメモリセル７６ａに書き込む値
により、初期化回路４５を制御した例について述べた。
製造工程において配線層のマスクを取り替えることで、
配線が変更される活性化禁止回路を形成し、この活性化
禁止回路により初期化回路４５を制御してもよい。

【０１０６】以上の実施形態において説明した発明を整
理すると以下のようになる。 （１）請求項４記載の半導体記憶装置において、活性化
された前記試験部は、その後の前記リセット信号のオフ
変化により非活性化されることを特徴とする。この半導
体記憶装置では、試験部３７、３１の活性化期間中に、
リセット信号がオフ変化することで試験部３７、３１が
非活性化される。通常動作を行うためには、リセット信
号をオフ状態にする必要があるため、試験部３７、３１
の非活性化と同時に通常動作モードに移行することが可
能になる。この結果、試験モードから通常動作モードに
切り替えるための制御が容易になる。リセット端子を備
えた半導体記憶装置１３では、一般に、電源の投入時に
リセット信号をオン状態からオフ状態に変化させた後、
通常動作を行っている。このため、半導体記憶装置１３
の使用者が試験モードを意識する必要はなく、試験モー
ドを設けたことによる半導体記憶装置１３の使い勝手の
低下が防止される。万一、誤って試験モードに移行した
場合にも、通常動作時には、リセット信号をオフ変化さ
せるため、試験モードが解除される。

【０１０７】（２）請求項２記載の半導体記憶装置にお
いて、前記検出部は、前記リセット信号の２回以上のオ
フ変化時、または２回以上のオン変化時に、それぞれ前
記所定の端子の信号レベルを検出することを特徴とす
る。この半導体記憶装置では、検出部３５は、リセット
信号の２回以上のオフ変化時、または２回以上のオン変
化時に、それぞれ所定の端子の状態を検出する。通常動
作時にリセット信号を連続して変化させることはないた
め、誤って試験部３７、３１が活性化されることが防止
される。試験部３７、３１の活性化には、検出部３５に
よる所定の端子の状態の検出が必要であるため、万一、
リセット信号が電源ノイズ等により変化した際にも、試
験部３７、３１が活性化することはない。また、検出部
３５は、リセット信号の一方のエッジのみを検出すれば
よいため、検出に必要な回路を簡易にすることが可能な
る。

【０１０８】（３）請求項４または上記（２）記載の半
導体記憶装置において、前記所定の端子は、内部回路を
活性化する活性化信号を受ける活性化端子と、内蔵する
記憶素子をアクセスするための書き込み制御信号または
読み出し制御信号を受ける制御端子とを含み、前記検出
部は、前記活性化端子および前記制御端子のオン状態の
信号レベルを期待値とすることを特徴とする。

【０１０９】この半導体記憶装置では、検出部３５が検
出する所定の端子には、内部回路２３、２５、２７、２
９を活性化する活性化信号を受ける活性化端子と、内蔵
する記憶素子MCをアクセスするための書き込み制御信号
または読み出し制御信号を受ける制御端子とが含まれて
いる。検出部３５は、活性化端子および制御端子がいず
れもオン状態であることを複数回検出したときに試験部
３７、３１を活性化する。通常動作では、活性化端子お
よび制御端子の信号レベルがオン状態の場合に、リセッ
ト端子を変化させることはありえないため、誤って試験
部３７、３１が活性化することが防止される。

【０１１０】（４）請求項９記載の半導体記憶装置にお
いて、前記試験部は、語構成の拡張時に前記拡張入出力
端子から出力する出力パターンの少なくとも一部を、前
記入出力端子から出力する出力パターンの反転論理にす
ることを特徴とする。この半導体記憶装置では、試験部
３７、３１は、語構成の拡張時に拡張入出力端子から出
力する出力パターンの少なくとも一部を、入出力端子か
ら出力する出力パターンの反転論理にする。このため、
試験部３７、３１の規模を増大することなく、語構成の
拡張時に、入出力端子と拡張入出力端子とから出力され
る出力パターンを相違させ、接続試験を行うことが可能
になる。

【０１１１】（５）上記（４）記載の半導体記憶装置に
おいて、前記試験部は、前記切替端子の制御を受けて、
前記入出力端子から出力される前記出力パターンの反転
論理を生成することを特徴とする。この半導体記憶装置
では、試験部３７、３１は、切替端子の制御を受けて入
出力端子から出力される出力パターンの反転論理を生成
する。すなわち、入出力端子から出力される出力パター
ンは、切替端子の制御状態（信号レベル）により異な
る。したがって、出力パターンを確認することによっ
て、試験時入力端子および試験時出力端子のどちらにも
含まれない切替端子の接続試験を行うことが可能にな
る。この結果、例えば、回路基板上等で切替端子が高レ
ベルまたは低レベルに固定されている場合にも、切替端
子の接続不良を見つけることが可能になる。

【０１１２】

【発明の効果】請求項１の半導体記憶装置では、試験専
用の端子を設けることなく、半導体記憶装置を試験モー
ドに移行させ、試験を行うことができる。クロック非同
期式の半導体記憶装置においても、必要な時のみ試験モ
ードに移行し、試験を行うことができる。

【０１１３】通常動作時において、誤った動作または電
源ノイズにより、試験部が活性化し試験モードに移行す
ることを防止することができる。請求項２の半導体記憶
装置では、リセット端子を備えた半導体記憶装置に置い
て、必要な時のみ試験モードに移行することができる。
誤った動作または電源ノイズにより、試験部が活性化し
試験モードに移行することを防止することができる。

【０１１４】請求項３の半導体記憶装置では、リセット
信号の状態によらず、信号を所定の端子を介して検出部
に供給することができる。請求項４の半導体記憶装置で
は、通常動作時に誤って試験部が活性化されることを防
止することができる。請求項５および請求項６の半導体
記憶装置では、試験部が一度活性化された後、再度活性
化されることを防止することができる。

【０１１５】請求項７の半導体記憶装置では、製品の出
荷前または出荷後に、予め試験部の活性化を禁止するこ
とができる。請求項８の半導体記憶装置では、試験専用
の端子を設けることなく接続試験を行うことができる。
請求項９の半導体記憶装置では、入出力端子のデータの
語構成を切替端子で切替可能な半導体記憶装置において
も、各語構成毎に対応した端子の接続試験を行うことが
できる。

【０１１６】請求項１０および請求項１１の半導体記憶
装置を搭載した回路基板では、半導体記憶装置の各端子
と各接続部との接続試験を行うことができる。請求項１
２の半導体記憶装置の接続試験方法では、必要な時のみ
試験モードに移行し、半導体記憶装置の各端子と回路基
板との接続試験を行うことができる。

【図面の簡単な説明】

【図１】請求項１ないし請求項９に記載の発明の基本原
理を示すブロック図である。

【図２】請求項１０および請求項１２に記載の発明の基
本原理を示すブロック図である。

【図３】請求項１１に記載の発明の基本原理を示すブロ
ック図である。

【図４】本発明の半導体記憶装置、半導体記憶装置を搭
載した回路基板、および半導体記憶装置の接続試験方法
の第１の実施形態を示す全体構成図である。

【図５】フラッシュメモリの内部構成を示すブロック図
である。

【図６】リセット発生回路を示す回路図である。

【図７】初期化回路を示す回路図である。

【図８】試験モード発生回路を示す回路図である。

【図９】変換回路を示す回路図である。

【図１０】演算回路を示す回路図である。

【図１１】出力変換回路を示す回路図である。

【図１２】出力変換回路を示す回路図である。

【図１３】出力変換回路を示す回路図である。

【図１４】試験モードの制御を示すタイミング図であ
る。

【図１５】相互接続試験を実行する状態を示すタイミン
グ図である。

【図１６】８ビットモード時における入力パターンと出
力パターンの期待値とを示す説明図である。

【図１７】１６ビットモード時における入力パターンと
出力パターンの期待値とを示す説明図である。

【図１８】本発明の半導体記憶装置の第２の実施形態を
示す回路図である。

【図１９】本発明の半導体記憶装置を搭載した回路基板
の第２の実施形態を示す全体構成図である。

【図２０】相互接続試験を実行する状態を示すタイミン
グ図である。

【図２１】従来のバウンダリスキャン法の概要を示すブ
ロック図である。

【符号の説明】

１１ プリント基板 １３、１３ａ、１３ｂ フラッシュメモリ １５ メモリコントローラ １７ ランド １９ 配線パターン ２１ 入力バッファ部 ２３ メモリセル部 ２５ 行デコーダ ２７ 列デコーダ ２９ センスアンプ部 ３１ 出力変換部 ３３ 出力バッファ部 ３５ 検出部 ３７ SCITTデコーダ ３７ａ 変換回路 ３７ｂ 演算回路 ３９ 入力回路 ４１ 出力回路 ４３ リセット発生回路 ４５ 初期化回路 ４６ 試験モード発生回路 ４７ 第１のラッチ ４９ 第２のラッチ ５１ 第３のラッチ ５２ リセットパルス発生器 ５３ 活性化記憶回路 ５５ 非活性化記憶回路 ５７ 組み合わせ回路 ５９ エントリラッチ ６１ イクジットラッチ ６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ XNORゲート ６７ｆ、６７ｇ、６７ｈ、６７ｊ XNORゲート ６９、７１、７３ 出力変換回路 ７５ 反転回路 ７６ 活性化禁止回路 ７７ プリント基板 ７９ 端子部 ８１ 配線パターン A0-A21、A-1 アドレス端子 /BYTE 切替端子 /CE チップイネーブル端子、チップイネーブル信号 DQ15/A-1 兼用端子 DQ0-DQ15 データ入出力端子 DQ0OUT-DQ15OUT、RY/BYOUT 出力信号 ENTRYB、ENTRY エントリ信号 EXITB、EXIT イクジット信号 MC メモリセル /OE 出力イネーブル端子、出力イネーブル信号 /RESET リセット端子、リセット信号 RY/BY レディ/ビジー端子 SCADQ0-SCADQ7、SCARY/BY 演算結果信号 SCITT 試験モード信号 /WE ライトイネーブル端子、ライトイネーブル信号

フロントページの続き (72)発明者 本間 良和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G014 AA02 AA03 AB51 AB59 AC08 2G032 AA07 AC10 AE12 AG01 AG07 AH04 AK04 AK14 AK16 AL04 5F083 AD00 ER22 ZA20 5L106 AA01 AA02 AA10 DD11 DD22 DD25 FF08 9A001 BB03 HH34 LL05

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電源の投入時に、所定の端子の状態を複
   数回検出する検出部と、 前記検出部による複数回の検出結果がいずれも期待値の
   ときに活性化される試験部とを備えたことを特徴とする
   半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 内部回路の動作を停止するためのリセット信号を受ける
   リセット端子を備え、 前記検出部は、前記リセット信号の変化時に、それぞれ
   前記所定の端子の状態を検出することを特徴とする半導
   体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 前記所定の端子に供給される信号を前記検出部に伝達す
   る入力回路を備え、該入力回路は、前記リセット信号の
   信号レベルにかかわらず活性化されていることを特徴と
   する半導体記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置におい
   て、 前記検出部は、前記リセット信号の連続した２回のエッ
   ジ変化時に、それぞれ前記所定の端子の信号レベルを検
   出することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 電源の投入後に前記試験部が活性化されたことを記憶
   し、この記憶があるときに、該試験部の活性化を禁止す
   る活性化記憶回路を備えたことを特徴とする半導体記憶
   装置。
6. 【請求項６】 請求項１記載の半導体記憶装置におい
   て、 電源の投入後に活性化された前記試験部が非活性化され
   たことを記憶し、この記憶があるときに、該試験部の活
   性化を禁止する非活性化記憶回路を備えたことを特徴と
   する半導体記憶装置。
7. 【請求項７】 請求項１記載の半導体記憶装置におい
   て、 所定の状態の設定時に前記試験部の活性化を禁止する活
   性化禁止回路を備えたことを特徴とする半導体記憶装
   置。
8. 【請求項８】 請求項１記載の半導体記憶装置におい
   て、 前記試験部の活性化期間に、前記端子の一部は、試験時
   入力端子または試験時出力端子として使用され、 前記試験部は、試験時入力端子を介して供給される入力
   パターンを論理演算し、演算結果を出力パターンとして
   試験時出力端子から出力する演算回路を備えたことを特
   徴とする半導体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、 内蔵する記憶素子へのデータの読み書きに使用される入
   出力端子と、前記データの語構成の拡張時に前記入出力
   端子とともに使用される拡張入出力端子と、前記語構成
   を切り替える切替端子とを備え、 前記入出力端子および前記拡張入出力端子は、前記試験
   部の活性化時に前記試験時出力端子になり、 前記試験部は、前記語構成の非拡張時と拡張時とで、前
   記入出力端子から出力される出力パターンを相違させる
   ことを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項８記載の半導体記憶装置の前記
    端子をそれぞれ接続する接続部を備え、 前記接続部を介して前記所定の端子に信号を与えて前記
    試験部を活性化し、前記接続部を介して、前記試験時入
    力端子に前記入力パターンを与えるとともに前記試験時
    出力端子から出力される前記出力パターンを受けて、前
    記半導体記憶装置の前記各端子と前記各接続部との接続
    判定を行う制御回路を備えたことを特徴とする半導体記
    憶装置を搭載した回路基板。
11. 【請求項１１】 請求項８記載の半導体記憶装置の前記
    端子をそれぞれ接続する接続部を備え、 前記接続部を介して、それぞれ前記試験時入力端子また
    は前記試験時出力端子に接続された端子部を備えたこと
    を特徴とする半導体記憶装置を搭載した回路基板。
12. 【請求項１２】 回路基板に搭載された請求項８記載の
    半導体記憶装置の前記所定の端子に、所定の信号を複数
    回与えて、該半導体装置の前記試験部を活性化し、 前記試験時入力端子に前記入力パターンを与え、 前記試験時出力端子から出力される前記出力パターンを
    受けて、前記半導体記憶装置の前記各端子と前記回路基
    板との接続判定を行うことを特徴とする半導体記憶装置
    の接続試験方法。