JP2007506160A - 相互接続部のテストを実施するための方法および装置 - Google Patents

Abstract

本発明は、システムにおける複数の構成要素間の相互接続部のテストを可能にするように構成された方法および装置を提供する。本発明は、周知のパターンの源、たとえばシステムの第１の構成要素におけるパターンバッファ、およびシステムの第２の構成要素に位置するキャプチャバッファを利用する。

Description

発明の背景
本発明は、電子機器のテストに関する。

関連分野の説明
電子機器の製造において、品質の期待されるレベルを維持するために、製造された機器のしかるべき動作をテストすることは有益である。テストは、個別電子構成要素、サブシステムおよび完成したシステムで実施してもよい。サブシステムおよびシステムのテストには、複数の構成要素間における相互接続部のテストを伴うので、このようなテストを容易にする技術が開発されてきた。

複数の構成要素間における相互接続部のテスト用の技術の一例は、バウンダリスキャンと呼ばれている。バウンダリスキャンは、ジョイント・テスト・アクション・グループ（ＪＴＡＧ）による提案に基づいて開発された米国電気電子学会（ＩＥＥＥ）標準１１４９．１などの確立されたバウンダリスキャン標準に従って、構成要素にレジスタおよび支援回路を設けることを伴う。バウンダリスキャンに対する対処をした構成要素は、テストアクセスポート（ＴＡＰ）を用い、構成要素の入出力（１／Ｏ）ピンでデジタル信号を出力するかまたは入力として構成されてもよい。ＴＡＰには、次のものからなる５つのピンが含まれる。すなわち、テストデータ入力部（ＴＤＩ）、テストデータ出力部（ＴＤＯ）、テストモード選択部（ＴＭＳ）、テストクロック（ＴＣＫ）、およびテストリセット部（ＴＲＳＴ）である。２つの構成要素間における相互接続部のテストは、第１の構成要素を、指定された論理レベルの信号を出力するように構成すること、および第２の構成要素を、その信号を入力として受信しかつ受信されたその信号の論理レベルを識別するように構成することによって遂行される。外部のテストコントローラが、出力信号の論理レベルを、受信された入力信号の論理レベルと比較して、複数の構成要素間の相互接続部が信号を適切に伝えているかどうかを判断する。バウンダリスキャン用に設けられるレジスタは、シフトレジスタとして動作するように構成され、出力信号および入力信号のデータが、構成要素内およびいくつかの構成要素間の両方で、バウンダリスキャンチェーンを通してシフトできるようにする。

しかしながら、構成要素が通信するときのデータ速度が増すにつれて、バウンダリスキャンテストに対処する能力は、ますます難しいものになる。それでも、このようなデータ速度の増加によって、このようなテストがうまくいかない相互接続部の一層高い性能標準が必要とされる。有効なテスト技術がなければ、組み立ての歩留まりは低下し、総製造コストが増加するであろう。また、メモリデバイスなどのＩＣデバイスによっては、パッケージおよびシリコンコスト、ならびにバウンダリスキャンマクロに関連した複雑さゆえに、追加のピンをサポートしない場合が多い。したがって、最新の電子機器に高度なテスト能力を提供する技術が必要とされている。

添付の図面を参照することによって本発明はよりよく理解され、その特徴が問う業者に明らかになるであろう。

異なる図面における同じ参照符号の使用は、類似または同一の品目を示す。

発明の詳細な説明
本発明は、システムにおける複数の構成要素間の相互接続部のテストを可能にするように構成された方法および装置を提供する。本発明は、既知パターン源、たとえばシステムの第１の構成要素におけるパターンバッファ、およびシステムの第２の構成要素に位置するキャプチャバッファを利用する。本発明は、既存の入出力パスに合わせて追加的な論理回路を導入する必要性、および不可欠な入出力回路の追加的な電気負荷を回避し、それによって、このような回路の導入によりもたらされる可能性のある性能の制限を避ける。また、本発明の実施形態は、テストパスと直列なシフトレジスタの長いチェーンを回避することによって、システムのより迅速なテストを可能にできる。また、本発明の実施形態を、バウンダリスキャン技術によって要求される特定のピン要件を回避するように実施して、より少数のピンの使用、および既存のピン、たとえば、シリアルリンクなど、テストされている相互接続部から独立した既存の通信パスを実現するための既存のピンの再使用の可能性に対処できるにしてもよい。

さらに、本発明の実施形態がメモリシステムでの使用に特に適しているのは、先行技術のテスト技術を実現する試みによってメモリシステムで被る性能ペナルティと、メモリシステムで見い出される典型的には多数の相互接続導体をテストするための効率的な技術を提供することによって達成される利点との両方のためである。

本発明の実施形態が有用なのは、それらが「高速」ワイヤテストを提供できる点、換言すれば、このようなデバイスの通常動作の間に存在するように意図された信号と類似の、周波数を始めとする交流（ＡＣ）特性を有する信号を用いて相互接続部をテストできる点である。

図１は、本発明の実施形態に従って相互接続テストを可能にするように構成されたシステムを示すブロック図である。システムには、相互接続部１０３を介して第２の構成要素１０２に結合された第１の構成要素１０１が含まれる。第１の構成要素１０１には、第１のコア回路１０４、第１のインターフェース回路１０６、および第１のコア回路１０４を第１のインターフェース回路１０６に結合する第１の通信パス１０５が含まれる。第２の構成要素１０２には、第２の通信パス１０８を介して第２のインターフェース回路１０９に結合された第２のコア回路１０７が含まれる。第１の構成要素１０１の第１のインターフェース回路１０６は、相互接続部１０３に結合され、かつ相互接続部１０３を介して第２の構成要素１０２への通信を提供される。第２の構成要素１０２の第２のインターフェース回路１０９は、相互接続部１０３に結合され、かつ相互接続部１０３を介して第１の構成要素１０１との通信を提供される。

少なくとも一実施形態において、相互接続部１０３には、第１の構成要素１０１から第２の構成要素１０２に情報を伝達するように構成された相互接続部１２２、および第２の構成要素１０２から第１の構成要素１０１に情報を伝達するように構成された第２の相互接続部１２３が含まれる。少なくとも一実施形態において、第１の通信パス１０５には、第１の伝送通信パス１１０および第１の受信通信パス１１１が含まれる。第１の伝送通信パス１１０には、第１のマルチプレクサ１１８を含んでもよいが、このマルチプレクサは、第１の伝送通信パス１１０と、パターンバッファ１１９の出力部に結合された入力部１２６との間から入力部を選択するように構成されている。マルチプレクサ１１８は、第１の伝送通信パス１１０の続きであるノード１２４において出力部を提供する。第１の伝送キャプチャバッファ１１４は、ノード１２４に結合されるか、またはマルチプレクサ１１８がない状態では、第１の伝送通信パス１１０に結合される。第１の受信キャプチャバッファ１１５は、第１の受信通信パス１１１に結合される。

少なくとも一実施形態において、第２の通信パス１０８には、第２の受信通信パス１１２および第２の伝送通信パス１１３が含まれる。第２の伝送通信パス１１３にはマルチプレクサ１２０を含んでもよいが、このマルチプレクサは、第２の伝送通信パス１１３と、第２のパターンバッファ１２１に結合された入力部１２７との間から入力部を選択するように構成されている。第２のマルチプレクサ１２０は、第２の伝送通信パス１１３の続きであるノード１２５において出力部を提供する。第２の伝送キャプチャバッファ１１６は、ノード１２５に結合されるか、またはマルチプレクサ１２０がない状態では、第２の伝送通信パス１１３に結合される。第２の受信キャプチャバッファ１１７は、第２の受信通信パス１１２に結合される。

少なくとも一実施形態において、第１の構成要素１０１には、第１のバッファ制御信号１３２を供給する第１のイベントトリガ回路１２８が含まれる。第１のバッファ制御信号１３２は、第１のパターンバッファ１１９、第１の伝送キャプチャバッファ１１４および第１の受信キャプチャバッファ１１５のうちの少なくとも１つに結合され、またこれらの要素の１以上を制御するために用いてもよい。本発明の少なくとも一実施形態において、第２の構成要素１０２には、第２のバッファ制御出力１３３を供給する第２のイベントトリガ回路１２９が含まれる。第２のバッファ制御出力１３３は、第２のパターンバッファ１２１、第２の伝送キャプチャバッファ１１６および第２の受信キャプチャバッファ１１７のうちの少なくとも１つに結合され、またこれらの要素の１以上を制御するために用いてもよい。第１の構成要素１０１の第１のイベントトリガ回路１２８および第２の構成要素１０２の第２のイベントトリガ回路１２９は、双方向シリアルリンクまたは一方向シリアルリンクなどのシリアルリンクで結合してもよい。一方向リンクの例には、一方向リンク１３０および一方向リンク１３１が含まれる。このようなリンクを用いて、相互接続テストのために、第１の構成要素１０１および第２の構成要素１０２の動作を調整してもよい。第１の構成要素１０１および第２の構成要素１０２にはまた、他のリンク、たとえばリンク１３４およびリンク１３５を設けてもよい。少なくとも１つの好ましい実施形態において、リンク１３０、１３１、１３４および１３５のうちのいくつかまたは全てが、シリアルリンクとして実現される。シリアルリンクは、典型的には相互接続部の複雑さを最小限にし、それにより信頼性を増加させることによって、他の典型的にはより複雑な相互接続部のテストを立ち上げる一層強固な方法を提供することができる。

通常動作中に、第１の構成要素１０１の第１のコア回路１０４は、第１の伝送通信パス１１０を通じ、マルチプレクサ１１８およびノード１２４を通って第１のインターフェース回路１０６に、情報を送信する。第１のインターフェース回路１０６は、相互接続部１２２を通じて第２の構成要素１０２の第２のインターフェース回路１０９に、情報を伝送する。第２のインターフェース回路１０９から、情報は、第２の受信通信パス１１２を通じて第２のコア回路１０７に送信される。同様に、第２の構成要素１０２の第２のコア回路１０７は、第２の伝送通信パス１１３を通じ、マルチプレクサ１２０およびノード１２５を通って第２のインターフェース回路１０９に、情報を送信する。第２のインターフェース回路１０９は、相互接続部１２３を介して、第１の構成要素１０１の第１のインターフェース回路１０６に情報を伝送する。第１のインターフェース回路１０６は、第１の受信通信パス１１１を通じて第１のコア回路１０４に情報を送信する。しかしながら、このような通常動作が可能であるためには、相互接続部１２２および１２３は、このような通信を妨げる障害を免れていなくてはならない。したがって、相互接続部１２２および１２３を、本発明の１以上の実施形態に従ってテストしてもよい。

相互接続部１０３またはその一部のテストを実施するために、テストパターンが、第１の構成要素１０１のノード１２４において供給される。第１のパターンバッファ１１９に第１のパターンをロードしてもよく、次に、このパターンは、ノード１２４で供給されるように、第１のマルチプレクサ１１８の入力部１２６を介して出力される。ノード１２４に存在する第１のパターンは、第１のインターフェース回路１０６に供給され、この回路１０６が、相互接続部１２２を介して第２の構成要素１０２の第２のインターフェース回路１０９に、第１のパターンを伝送する。第２のインターフェース回路１０９は、このパターンを第２の受信通信パス１１２へ送り、このパスによって、第２の受信キャプチャバッファ１１７による受信が可能になる。

必要に応じて、相互接続部１２３のテストなど、反対方向における相互接続部のテストを、相互接続部１２２のテストと同時にかまたは異なるときに遂行してもよい。このようなテストを実施するために、第２のパターンが、ノード１２５において供給される。このようなパターンは、第２のパターンを第２のパターンバッファ１２１にロードすることによって供給してもよく、このバッファ１２１が、第２のパターンをマルチプレクサ１２０の入力部１２７に供給する。マルチプレクサ１２０は、第２のパターンをノード１２５に送るように構成され、このノード１２５が、第２のパターンを第２のインターフェース回路１０９に供給する。第２のインターフェース回路１０９は、相互接続部１２３を介して、第１の構成要素１０１の第１のインターフェース回路１０６に、第２のパターンを伝送する。第１のインターフェース回路１０６は、第２のパターンの情報を、第１の受信通信パス１１１に送り、このパス１１１によって、第１の受信キャプチャバッファ１１５における第２のパターンの受信が可能になる。

相互接続テストが意味あるものであるためには、第１のインターフェース回路１０６によって伝送された第１のパターンと共に、第２の受信キャプチャバッファ１１７においてキャプチャされた第１のパターンの意味のある詳細を伝えるのに十分な情報を、比較のために一緒にする必要がある。一実施形態において、第２の受信キャプチャバッファ１１７においてキャプチャされた第１のパターンに関連する情報は、たとえば相互接続部１２３、リンク１３１またはリンク１３５を介して、第１の構成要素１０１における比較のために第１の構成要素１０１に伝達するか、または比較のために別の構成要素に伝達してもよい。代替として、第１のインターフェース回路１０６から伝送された第１のパターンに関連する情報は、相互接続部１２２以外のパス、たとえばシリアルリンク１３０またはシリアルリンク１３４を介して、第２の構成要素１０２における比較のために第２の構成要素１０２に伝達するか、または比較のために別の構成要素に伝達してもよい。

同様に、第２のインターフェース回路１０９から伝送された第２のパターンに関連する情報は、比較を可能にするために、第１の受信キャプチャバッファ１１５でキャプチャされた第２のパターンに関連する情報と共に、共通の場所で、組み立てる必要がある。全体的なキャプチャパターン（ｃａｐｔｕｒｅｄ ｐａｔｔｅｒｎ）もしくは伝送パターン（ｔｒａｎｓｍｉｔｔｅｄ ｐａｔｔｅｒｎ）を比較のために伝達してもよいし、または何か他の代表的な情報、たとえば、巡回冗長検査（ＣＲＣ）値もしくは他のチェックサム値などの、キャプチャパターンもしくは伝送パターンから計算された値を伝達し、比較に用いてもよい。

図２は、本発明の１以上の実施形態を実施可能なテスト環境を示すブロック図である。テスト環境には、コンピュータ２０１、汎用インターフェースバス（ＧＰＩＢ）コントローラ２０２、シリアル制御リンク（ＳＣＢ）コントローラ２０３、環境チャンバ２０５、テストサブシステム２０６、オシロスコープ２０７、電源２０８、周波数源２０９、シリアル周辺インターフェース（ＳＰＩ）２１０、システム制御バス２１１、電圧、電流および温度監視回路２１３、被試験装置チップセット２１４、選択可能電力インターフェース２１５、ならびに選択可能クロックインターフェース２１６が含まれる。

コンピュータ２０１は、シリアルリンク２１７を介して環境チャンバ２０５に連結され、テストサブシステム２０６の環境条件、たとえば温度および湿度を制御する。コンピュータ２０１は、ＰＣＭＣＩＡインターフェース２１８を介して、システム制御バスコントローラ２０３に結合される。システム制御バスコントローラ２０３は、シリアルインターフェース２２１を介して、テストサブシステム２０６のＳＰＩ２１０に結合される。シリアル制御バスコントローラ２０３は、バス２２２を介して、システム制御バス２１１に結合される。コンピュータ２０１は、ユニバーサルシリアルバス（ＵＳＢ）２１９を介して、ＧＰＩＢコントローラ２０２に結合される。

ＧＰＩＢコントローラ２０２は、ＧＰＩＢ２２０を介して、オシロスコープ２０７、電源２０８および周波数源２０９に結合される。オシロスコープ２０７は、電気計測が望ましいであろう、テストサブシステム２０６内の任意のポイント、たとえばＤＵＴチップセット２１４内のテストポイントに選択的に結合してもよい。電源２０８をＧＰＩＢコントローラ２０２によって制御し、選択可能な電力出力を、電力バス２２４で選択可能電力インターフェース２１５に供給してもよい。選択可能電力インターフェース２１５によって、内蔵電力（たとえば、テストサブシステム２０６内からの電力）または外部電力（たとえば電力バス２２４からの）のいずれかの選択が可能になる。

ＧＰＩＢコントローラ２０２によって周波数源２０９を制御し、クロックインターフェース２２５を介してテストサブシステム２０６に、選択可能信号を供給してもよい。選択可能クロックインターフェース２１６によって、内蔵クロック信号（たとえばテストサブシステム２０６内で発生されるクロック信号）と外部クロック信号（たとえばクロックインターフェース２２５を介して供給されるクロック信号）との間の選択が可能になる。選択可能電力インターフェース２１５は、ＤＵＴチップセット２１４に電力を供給するように構成してもよい。選択可能クロックインターフェース２１６は、ＤＵＴチップセット２１４にクロック信号を供給するように構成してもよい。電圧、電流および温度監視回路２１３は、ＤＵＴチップセット２１４の電圧、電流および温度パラメータを監視するように構成してもよい。ＳＰＩ２１０およびシステム制御バス２１１を用いて、ＤＵＴチップセット２１４と情報を伝達し、テストサブシステム２０６内におけるテスト動作を制御してもよい。ＰＣＭＣＩＡインターフェース２１８、ＳＣＢコントローラ２０３、シリアルインターフェース２２１、ＳＰＩ２１０、バス２２２およびシステム制御バス２１１を用いて、図１のシリアルリンク１３０、１３１、１３４および１３５の任意の１以上と類似した通信能力を提供してもよい。

図３は、本発明の実施形態に従って相互接続テストを可能にするように構成されたメモリシステムを示すブロック図である。図３のメモリシステムには、メモリコントローラ３０１、メモリデバイス３０２、およびメモリコントローラ３０１をメモリデバイス３０２に結合する相互接続部３０３が含まれる。相互接続部３０３には、シリアルリンク３３６、制御バス３３７およびデータバス３３８が含まれる。メモリコントローラ３０１には、コア回路３０４、インターフェース回路３０６、およびコア回路３０４をインターフェース回路３０６に結合する通信パス３０５が含まれる。インターフェース回路３０６は、メモリコントローラ３０１を相互接続部３０３に結合する。

本発明の少なくとも一実施形態において、通信パス３０５には、伝送通信パス３１０および受信通信パス３１１が含まれる。いくつかの実施形態において、伝送通信パス３１０には、マルチプレクサ３１８が含まれる。マルチプレクサ３１８は、伝送通信パス３１０の続きである出力部３２４をもたらす。これらの場合には、マルチプレクサ３１８および出力部３２４を介してインターフェース回路３０６に結合される伝送通信パス３１０に、コア回路３０４は結合される。インターフェース回路３０６は、受信通信パス３１１に結合され、受信通信パス３１１は、コア回路３０４に結合される。マルチプレクサ３１８は、伝送通信パス３１０を含む入力部と、パターンバッファに３１９結合され、そこからパターンを受信する入力部３２６との間で選択するように構成されている。出力部３２４、またはマルチプレクサ３１８が存在しない状態では伝送通信パス３１０が、伝送キャプチャバッファ３１４に結合される。受信通信パス３１１は、受信キャプチャバッファ３１５に結合される。

本発明の少なくとも一実施形態において、メモリコントローラ３０１には、イベントトリガ回路３２８がさらに含まれるが、このイベントトリガ回路３２８は、マルチプレクサ３１８、伝送キャプチャバッファ３１４および受信キャプチャバッファ３１５のうちの１以上に制御信号３３２を供給する。イベントトリガ回路３２８は、相互接続テストをイネーブルするために、マルチプレクサ３１８、伝送キャプチャバッファ３１４および／または受信キャプチャバッファ３１５の動作を可能にするように構成されている。イベントトリガ回路の制御は、たとえば、メモリコントローラ３０１に結合されているシリアルリンク３３４を介して、達成してもよい。

図４は、本発明の少なくとも一実施形態による相互接続テストのための方法を示す流れ図である。本方法は、ステップ４０１において、第１の構成要素パターンバッファにロードすることにより始まるが、この場合、第１の構成要素は、たとえばコントローラであってもよい。オプションステップ４０２には、第２の構成要素パターンバッファにロードすることが含まれるが、この場合、第２の構成要素は、第１の構成要素以外のシステム構成要素、たとえばグラフィックプロセッサであってもよい。オプションステップ４０３には、パターンを受信するためにキャプチャバッファを設定することが含まれる。ステップ４０４には、パターンを伝送することが含まれる。本発明の少なくとも一実施形態において、パターンはパターンバッファから伝送される。ステップ４０５には、パターンをキャプチャすることが含まれる。本発明の少なくとも一実施形態において、パターンは受信キャプチャバッファにおいてキャプチャされる。メモリシステムを伴う少なくとも一実施形態において、パターンはメモリデバイスにおいてキャプチャされる。

ステップ４０６には、伝送パターンおよびキャプチャパターンに関連する情報を組み立てることが含まれる。本発明の少なくとも一実施形態において、ステップ４０６には、伝送パターンを伝送した構成要素にキャプチャパターンを伝達し返すことが含まれる。必要に応じて、キャプチャパターンを十分に表わす他の情報を、伝送パターンを伝送した構成要素に伝達し返してもよい。たとえば、キャプチャパターンの暗号化形態または圧縮表現を伝達してもよい。このような圧縮表現の例には、ＣＲＣ値および他のチェックサム情報が含まれる。本発明の少なくとも一実施形態において、伝送パターンは、キャプチャパターンを保持する構成要素に伝達してもよい。必要に応じて、伝送パターンの暗号化または圧縮版を伝達してもよい。本発明の少なくとも一実施形態において、伝送パターンおよびキャプチャパターンの両方に関連する情報は、さらに別の構成要素に伝達してもよい。

ステップ４０７には、キャプチャパターンを伝送パターンと比較することが含まれる。必要に応じて、伝送パターンの暗号化または圧縮版など、伝送パターンに関連する情報を、キャプチャパターンの暗号化または圧縮版など、キャプチャパターンに関連する情報と比較してもよい。ステップ４０８には、比較に基づいて、相互接続障害を識別することが含まれる。キャプチャパターンと伝送パターンとの比較に基づいて識別された任意の差異から推論することが可能である。

たとえば、パターンがパラレルバスを通じて伝達され、かつキャプチャパターンの１ビットが、伝送パターンの対応するビットの値および伝送パターンの他のビットの値にもかかわらず、常にゼロのままである場合には、ゼロのままのビットに対応する相互接続部の部分が、グランドに短絡されていると、推論可能である。同様に、伝送パターンのビットの値にもかかわらず常に１のままであるビットに対応する相互接続部の部分は、電源電圧または他の高論理レベルに短絡されていると推論可能である。別の例として、キャプチャパターンの少なくとも１ビットの値が、伝送パターンの対応するビット以外の、伝送パターンのビットの値にいくつかの点で依存しているように見える場合には、依存を示すビットに対応する相互接続部の部分が、他のビットに対応する相互接続部の別の部分に短絡されていると、推論可能である。

本発明の１以上の実施形態には、ステップ４０９〜４１４がさらに含まれる。ステップ４０９には、第２のパターンを第１のコントローラパターンバッファにロードすることが含まれる。第２のパターンは、ステップ４０１でロードされたパターンと類似していても、または異なっていてもよい。ステップ４１０には、シリアルリンクを介して、第２のパターンをメモリデバイスにロードすることが含まれる。ステップ４１１には、メモリ読み出し動作を実行することが含まれる。ステップ４１２には、メモリデバイスから受信された第２の受信パターンをキャプチャすることが含まれる。ステップ４１３には、第２のキャプチャパターンを、ステップ４１０においてシリアルリンクを介してメモリデバイスにロードされた第２のパターンと比較することが含まれる。ステップ４１４には、ステップ４１３の比較に基づいて、任意の相互接続障害を識別することが含まれる。図４の方法の少なくとも一実施形態は、任意の２以上のシステム構成要素、たとえば任意の２つの集積回路デバイスで実施してもよいことに留意されたい。

図５は、本発明の実施形態による方法を示す流れ図である。ステップ５０１には、第１のパターンを、第１の構成要素のパターンバッファにロードすることが含まれる。ステップ５０２には、第２のパターンを、第２の構成要素のパターンバッファにロードすることが含まれる。ステップ５０３には、第１の構成要素におけるキャプチャバッファをイネーブルすることが含まれる。ステップ５０３には、ステップ５０４および／または５０５を含んでもよい。ステップ５０４には、第１の構成要素における入力キャプチャバッファをイネーブルすることが含まれる。ステップ５０５には、第１の構成要素における出力キャプチャバッファをイネーブルすることが含まれる。ステップ５０６には、第２の構成要素におけるキャプチャバッファをイネーブルすることが含まれる。ステップ５０６には、ステップ５０７および／または５０８を含んでもよい。ステップ５０７には、第２の構成要素における入力キャプチャバッファをイネーブルすることが含まれる。ステップ５０８には、第２の構成要素における出力キャプチャバッファをイネーブルすることが含まれる。ステップ５０９には、第１の構成要素と第２の構成要素との間でパターンを伝送することが含まれる。ステップ５０９には、ステップ５１０および／または５１１を含んでもよい。ステップ５１０には、第１の構成要素から第２の構成要素に、第１のパターンを伝送することが含まれる。ステップ５１１には、第２の構成要素から第１の構成要素に、第２のパターンを伝送することが含まれる。ステップ５１２には、第１の構成要素から第１のキャプチャパターンを抽出することが含まれる。ステップ５１３には、第２の構成要素から第２のキャプチャパターンを抽出することが含まれる。ステップ５１４には、第２のキャプチャパターンを第１のパターンと比較することが含まれる。ステップ５１５には、第１のキャプチャパターンを第２のパターンと比較することが含まれる。ステップ５１６には、任意の相互接続障害を識別することが含まれる。相互接続障害は、ステップ５１４および／または５１５で実行される比較に基づいて識別してもよい。

図６は、本発明の実施形態による方法を示す流れ図である。ステップ６０１には、第１のパターンをメモリコントローラパターンバッファにロードすることが含まれる。ステップ６０２には、シリアルリンクを介して、メモリデバイスをワイヤテストモードに設定することが含まれる。ステップ６０３には、制御バスを介して、メモリコントローラからメモリデバイスに第１のパターンを転送することが含まれる。ステップ６０４には、メモリデバイスにおいて第１のパターンをキャプチャすることが含まれる。ステップ６０５には、シリアルリンクを介して、メモリデバイスからメモリコントローラに、キャプチャされた第１のパターンを転送することが含まれる。ステップ６０６には、キャプチャされた第１のパターンを、ステップ６０３で転送された第１のパターンと比較することが含まれる。

ステップ６０７には、第２のパターンをメモリコントローラパターンバッファにロードすることが含まれる。第２のパターンは、第１のパターンと類似していても、または異なっていてもよい。第２のパターンが第１のパターンに類似し、かつ第１のパターンがメモリコントローラパターンバッファに保持されている場合には、ステップ６０７は、省略してもよい。ステップ６０８には、シリアルリンクを介して、メモリコントローラからメモリデバイスに、第２のパターンを転送することが含まれる。ステップ６０９には、メモリデバイスに第２のパターンを格納することが含まれる。ステップ６１０には、データバスを介して、メモリデバイスからメモリコントローラに、第２のパターンを転送することが含まれる。ステップ６１０には、ステップ６１１を含んでもよい。ステップ６１１には、データバスを介して、メモリデバイスからメモリコントローラに第２のパターンを転送するために、読み出し動作を実行することが含まれる。ステップ６１２には、メモリコントローラにおいて第２のパターンをキャプチャすることが含まれる。ステップ６１３には、キャプチャされた第２のパターンを、ステップ６０８で転送された第２のパターンと比較することが含まれる。ステップ６１４には、任意の相互接続障害を識別することが含まれる。相互接続障害は、ステップ６１３で実行された比較に基づいて識別してもよい。

本発明の１以上の実施形態において、キャプチャパターンに関連する情報は、様々な方法のうちのいずれかで評価してもよい。たとえば、キャプチャパターンに関連する情報は、読み出し専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、電気的可変プログラマブルＲＯＭ（ＥＡＰＲＯＭ）、フラッシュメモリなどの固定メモリ、または他の固定もしくは半固定メモリに記憶された埋め込み情報と比較してもよい。別の例として、キャプチャパターンに関連する情報は、キャプチャパターンをキャプチャする前にロードされ、かつキャプチャパターンがキャプチャされた後に、キャプチャパターンまたはそれに関連する情報と比較される準備ができるている事前ロード情報と、比較してもよい。別の例として、キャプチャパターンに関連する情報は、キャプチャパターンがキャプチャされた後に、比較のためにロードされた情報と比較してもよい。

別の例として、キャプチャパターンに関連する情報は、テストに用いられているパターンを表わす暗号化または圧縮情報と比較してもよい。テストに用いられているパターンの暗号化情報の例には、テストに用いられているオリジナルパターンを得るために復号化可能な暗号化の形態、および復号化が提供されない一方向暗号化の形態の両方が含まれる。テストに用いられているパターンを表わす圧縮情報の例には、ＣＲＣ値および他のチェックサム値が含まれる。

別の例として、キャプチャパターンに関連する情報の比較は、ビルトインセルフテスト（ＢＩＳＴ）プロセスの一部として実行してもよい。このような場合に、キャプチャパターンに関連する情報は、ＢＩＳＴプロセス中に用いられ、かつテストに用いられているパターンへと逆に関連する他の情報と、比較してもよい。別の例として、決定パターンのシーケンスをテストに用いてもよい。たとえば、２進値など、パターンによって表わされる値をインクリメントまたはデクリメントして、各連続パターンを生成してもよい。また、グレイコードなどの予測可能な符号化を用いて生成可能な決定パターンのシーケンスを用いてもよい。決定パターンのシーケンスを用いることによって、テストされている相互接続部を通じた伝送の前のシステムにおけるポイントと、必要に応じて、パターンをキャプチャパターンと比較できるシステムのポイントとの両方で、このシーケンスを生成することが可能になる。さらなる例として、現在のキャプチャパターンに関連する情報を、以前のキャプチャパターンに由来する情報と比較してもよい。さらなる例として、固定テストパターンを用いて、キャプチャパターンを同じ基準と常に比較できるようにしてもよい。

本発明の少なくとも一実施形態に従って、テストは、様々なタイプの相互接続部について実施してもよい。たとえば、相互接続部には、電磁通信をサポートする任意のタイプの媒体を含んでもよい。より具体的な例には、無線周波数（ＲＦ）相互接続部、無線相互接続部、超広帯域（ＵＷＢ）相互接続部、光学相互接続部が含まれるが、しかし少なくとも１つの好ましい実施形態には、導電相互接続部が含まれる。

本発明の少なくとも一実施形態に従って、デバイス間に様々なパスが存在してもよい。たとえば、このようなパスには、１以上のシリアルリンクおよび／または１以上のパラレルバスを含んでもよい。このようなパスは、様々な方法で信号を伝達してもよい。たとえば、信号は、電流、接地電圧などのある基準に対する電圧、差動電圧、または別の形態で伝達してもよい。他の形態が、他のタイプの媒体に適用可能であろう。たとえば、信号は、電磁エネルギの大きさによってか、または振幅変調、周波数変調、位相変調、パルス変調、パルス符号変調または何か他の変調形態などのある変調形態を用いて信号を変調することによって、表わしてもよい。

本明細書で説明する本発明の少なくとも一実施形態が、ポイントツーポイントアーキテクチャ（すなわち、２つの構成要素間の直接接続）を有するのに対して、本発明はまた、様々なタイプのアーキテクチャで実施してもよい。たとえば、１以上のポイントツーポイントバスおよび／または１以上のマルチドロップバスを介して、１以上の第１の構成要素を、１以上の第２の構成要素に結合してもよい。マルチドロップバスは、このようなバスを介して２以上の構成要素を接続する能力を提供する。ポイントツーポイント接続部またはマルチドロップ接続部のどちらかを用いれば、多数の構成が可能である。たとえば、１つの第１の構成要素または第１のタイプの構成要素は、ポイントツーポイント相互接続部によって、１つの第２の構成要素または第２のタイプの構成要素に結合してもよい。別の例として、複数の第１の構成要素または第１のタイプの構成要素は、マルチドロップ相互接続部、複数のポイントツーポイント相互接続部またはそれらの組み合わせを介して、１つの第２の構成要素または第２のタイプの構成要素に結合してもよい。さらなる例として、第１の構成要素または第１のタイプの構成要素は、マルチドロップ相互接続部、複数のポイントツーポイント相互接続部またはそれらの組み合わせを介して、複数の第２の構成要素または第２のタイプの構成要素に結合してもよい。さらに別の例として、複数の第１の構成要素または第１のタイプの構成要素は、１以上のマルチドロップ相互接続部、複数のポイントツーポイント相互接続部またはそれらの組み合わせを介して、複数の第２の構成要素または第２のタイプの構成要素に結合してもよい。

本発明の少なくとも一実施形態に従って、相互接続テストのための方法および装置は、構成要素間の多数の相互接続部の多様性を有利に利用し、これらの多数の相互接続部内の相互接続障害を識別し分離する。たとえば、バスまたはリンクなどの、シリアルリンクおよび／またはパラレルバスを含むことが可能な２以上のパスによって結合されたデバイス間において、それらに関連するテストパターンまたは情報を、第１のバスを通じて、第１の構成要素から第２の構成要素に伝達してもよく、またデバイスに関連するテストパターンまたは情報を、第２のバスを通じて、第２の構成要素から第１の構成要素に伝達してもよく、それによって、多様なパスを通じた伝達の結果の比較を、第１の構成要素で行なうようにすることができる。別の例として、デバイスに関連するテストパターンまたは情報を、第１のバスを通じて、第１の構成要素から第２の構成要素に伝達してもよく、またデバイスに関連するテストパターンまたは情報を、第２のバスを通じて、第１の構成要素から第２の構成要素に伝達してもよく、多様なパスを通じた伝達に基づく比較を、第２の構成要素で行なうようにすることができる。

本発明の１以上の実施形態に従って、本明細書で説明する技術を、回路基板における集積回路間のテスト適用してもよい。このような回路基板には、プリント回路基板、マルチチップモジュールなどプリント回路基板のサブセット、または多数の相互接続された回路基板を含むシステムなどプリント回路基板のスーパーセットを含んでもよい。別の例として、本発明の１以上の実施形態は、コントローラおよび１以上のメモリデバイスを含むメモリシステムで実施してもよく、またコントローラと１以上のメモリデバイスとの間の相互接続部をテストするために用いてもよい。別の例として、本発明の１以上の実施形態を用いて、シリアルリンクによって連結されたテスト構成要素をテストしてもよい。

複数の構成要素間に設けられた相互接続部の数に依存し、いくつかの相互接続部を通じた伝達の多様性の利点を利用して、様々な相互接続部を連続的にテストしてもよい。たとえば、最初にシリアルリンクをテストし、次にこれを用い、たとえば、シリアルリンクを通じて一方向にかつパラレルバスを通じて反対方向にパターンを伝送することによって、パラレルバスをテストしてもよい。同様に、多数のシリアルリンクまたは多数のパラレルバスもまた、テストしてもよい。各バスの完全性を次々と確認することによって、相互接続障害を示すバスを正確に識別可能である。複数の構成要素間の多数のパスを利用できない場合であっても、本発明の１以上の実施形態を用いて、複数の構成要素間に存在するバス内の任意の相互接続障害を識別し分離することが可能である。たとえば、バスを通じて一方向にパターンを伝達し、パターンを変更し、次に、バスを通じて反対方向にパターンを伝達することによって、存在する任意の相互接続障害の特定の性質を、識別および分離することが可能である。たとえば、一方向におけるパターンの伝送と反対方向との間でビット順序を入れ換えることによって、かつ異なるパターンまたは異なる入れ換えを用いて多数のテストを実施することによって、存在する任意の相互接続障害の正確な性質が判定できる。

テストのためにシリアルリンクおよびパラレルバスの両方を用いる多様性の別の利点は、シリアルまたはパラレルバスだけに影響するエラーが識別可能である、ということである。たとえば、シリアルリンクに生じる可能性のあるオーバーシュートまたはアンダーシュートによって誘発されるエラーなどのタイミングエラーまたは波形歪みエラーが、識別可能である。同様に、パラレルバスに存在するビットのある一定の組み合わせの結果として生じるパターン誘発エラーなどのエラーが、識別可能である。多数のテストサイクルを実施し、かつ用いるテストパターンを変えることによって、特定のタイプのバス用に特定のタイプの障害を識別するように調整されたテストパターンを生成し、かつ用いて、障害の特定の性質およびその位置を識別することが可能である。

本発明の１以上の実施形態に従い、相互接続部のバス幅と等しいかもしくはそれを超えるバッファ幅を用いてテストを実施をしても、またはバス幅より小さいバッファ幅を有するバッファを用いてもよい。たとえばパターンバッファまたはキャプチャバッファなどの、バス幅より小さいバッファ幅を有するバッファをバス上で多重化し、多数のテストサイクルを実施してバス幅全体をテストするようにしてもよい。このような多数のテストサイクルは、同じパターンまたは異なるパターンを用いて実行してもよい。

本発明の１以上の実施形態は、テストされているシステム内の性能制限を引き起こすであろう追加の構成要素を導入しない方法で、実行可能である。したがって、システムのテストおよび通常動作の両方を、同じ性能パラメータを用いて実施可能であり、それによって性能を最大限にする。テスト中の構成要素が通常に動作する最高速度でテストを実施できることによって（すなわち「高速」テスト）、システム性能の有効な評価を行なうことが可能である。開路または短絡などの直流電流（ＤＣ）相互接続障害だけでなく、ＡＣ性能特性もまた観察可能である。たとえば、通常動作の間に伝達される情報と類似のＡＣ特性を有するように伝達されるパターンを用いてテストを実施することによって、複素インピーダンスを伴う相互接続障害であっても、識別が可能である。たとえば、容量性または誘導性の相互接続障害などの反応性の相互接続障害が、識別可能である。このような障害の例には、複数の構成要素間の高周波通信を妨害する可能性のある過度の寄生容量が含まれるであろう。

本発明の１以上の実施形態に従って、類似または異なるタイミングを用いて、テストに用いられているパターンを伝送およびキャプチャしてもよい。たとえば、キャプチャバッファは、伝送パターンの各遷移に対して１を超えるサンプルをキャプチャしてもよい。例として、キャプチャバッファに高速でサンプリングさせることによって、伝送パターンの遷移後の、オーバーシュートおよびアンダーシュートなどの動的な乱れが観察可能である。パターンの伝送およびサンプリングのタイミングおよび周波数を調節することによって時間領域解析を実行し、たとえば、別の状況では時間領域反射率測定技術を用いて得られるであろう種類の情報をもたらしてもよい。このような時間領域解析を用いて相互接続部の空間特性を取得し、たとえば、相互接続部に沿った障害の位置を識別できるようにしてもよい。

従来の時間領域反射率測定に優って提供される、本発明の一実施形態による時間領域解析の１つの利点は、人為的なテスト結果をもたらす外部テスト装置に依存するのではなく、相互接続部の実際の測定を、その相互接続部に結合された実際の回路を用いて行なうことができる点である、ということに留意されたい。異なるパターンを用いて高速相互接続テストを実施し、かつキャプチャパターン情報を蓄積することによって時間領域解析を行い、キャプチャパターン特性のアイダイアグラムを合成するようにしてもよい。設定特性およびホールド時間特性は、パターンを伝送またはキャプチャするために用いられるタイミングを、たとえば基準クロックの調整により調節することによって、このようなアイダイアグラムにおいて観察可能である。アイダイアグラムは、相互接続障害を識別するものと解釈してもよい。たとえば、回路基板における導電性の相互接続トレースがオーバーエッジされている場合には、アイの高さがより低いであろう。回路基板における導電性の相互接続トレースがアンダーエッジされている場合には、アイの幅がより狭いであろう。従来の時間領域反射率測定技術より優って提供可能な別の利点は、多数の相互接続導体を同時に解析可能だということである。

本明細書で説明する本発明の態様に従い、本発明の１以上の実施形態を用いて、種々様々な異なるタイプの相互接続障害が識別可能である。これらの様々なタイプの障害には、開路欠陥、短絡故障、電力障害または地絡、パターン誘発障害、ＡＣ関連障害、間欠障害、および同様にそれらの空間特性を含んでもよい。たとえば、断線した導体または異常に高い抵抗を示す導体などの開路欠陥が識別可能である。別の例として、別の相互接続導体、接地導体、電力導体または何か他の導体などの別の導体に短絡された導体などの短絡故障。別の例として、電力障害または地絡には、パターンが伝送されかつ／または受信されるときにパターンの質に影響する電力または接地導体における静的または動的な異常など、電力または接地の不適切な対応から生じる障害を含んでもよい。

別の例として、パターン誘発障害は、パターンにおけるビットの特定の組み合わせが信頼できない動作に帰着する傾向がある場合に、生じる可能性がある。さらなる例として、ＡＣ関連障害には、回路基板のオーバーエッチングまたはアンダーエッチングに起因する可能性がある回路基板トレースの不適切なスペーシングから生じ得る障害など、容量性障害を含んでもよい。ＡＣ関連障害にはまた、損失の大きい誘電体欠陥と同様に、誘導性障害を含んでもよい。さらに別の例として、間欠障害には、発生する可能性がある機械的性質の障害を含んでもよい。たとえば、温度が変化しかつ材料が膨張もしくは収縮するか、または半導体の特性が影響されたときに現れる可能性のある熱関連障害と同様に、システムまたはその一部が衝撃または振動に曝された場合である。このような種々様々な障害の存在だけでなく、本発明の１以上の実施形態に従って時間領域解析を差し込むことによって、相互接続部のパスに沿った障害位置の決定を始めとして、このような障害の空間的な特徴付けを達成することが可能である。

本発明の１以上の実施形態に従って、パターンバッファは、パターンを表わす値をロード可能なレジスタか、または経時的に多数のパターンを生成できる回路、たとえば、経時的に多数のパターンを生成するように構成されたパターン発生器もしくは経時的に多数のパターンをロード可能な先入れ先出し（ＦＩＦＯ）バッファのどちらかとして、実現し得る。単一レジスタとして実現されるパターンバッファの場合であっても、経時的に多数のパターンをレジスタにロードするために、制御回路を設けてもよい。また、キャプチャバッファは、レジスタとして、またはＦＩＦＯバッファなど、経時的に多数のパターンを受信できる回路として実現してもよい。しかるべき制御論理を用いれば、レジスタとして実現されたキャプチャバッファであっても、パターンが適切な迅速さを備えたキャプチャバッファから検索されるという条件で、経時的に多数のパターンを受信するために用い得ることに、留意されたい。

本発明の１以上の実施形態に従って、本明細書で説明する方法および／または装置を製造環境で実現して、たとえば、出荷前に完成アセンブリをテストするか、または欠陥製品の診断を、容器を開く必要もその製品を閉じることもなく、実施してもよい。また、本明細書で説明する方法および装置を用いて、通常動作中かまたはそれに時間的にごく近接して、システムまたはその一部をテストしてもよい。たとえば、本発明の１以上の実施形態を実現して、ＢＩＳＴ能力を提供してもよい。結果として、ビルトインセルフテストは、他のシステム構成要素と同様に、特に相互接続部で実施してもよい。

本発明の１以上の実施形態を実行して、任意の種類の相互接続部のテストを実施してもよい。たとえば集積回路などの複数のシステム構成要素間における任意の種類の相互接続部をテストしてもよい。例として、プリント回路基板において集積回路間の相互接続部をテストしてもよい。別の例として、ケーブルを横切る相互接続部をテストしてもよい。別の例として、本発明の１以上の実施形態をバックプレーンテストに適用し、システム内の回路基板を結合するバックプレーンの完全性を保証してもよい。

本発明の１以上の実施形態を実行して、類似および／または異なるタイプのシステム構成要素間でテストを実施してもよい。システム構成要素の制御は、集中型かまたは分散型であってもよい。たとえば、１以上のパターンバッファ、１以上のキャプチャバッファおよび１以上のトリガ回路をイネーブルしかつ調整する制御回路は、１つのシステム構成要素に集中か、または２以上のシステム構成要素間に分散してもよい。１以上のシステム構成要素に、パターンバッファ、キャプチャバッファおよびトリガ回路を設けてもよいのに対して、１以上の他のシステム構成要素では、パターンバッファ、キャプチャバッファおよびトリガバッファの１以上を省略していてもよい。たとえば、パターンバッファを含まないシステム構成要素は、単独でパターンを生成し得ないが、別のシステム構成要素に依存してパターンを生成してもよい。

伝送キャプチャバッファは、たとえばデバッグの目的で用いるために実現してもよいが、本発明の１以上の実施形態は、伝送／キャプチャバッファを用いることなしに実施可能であることに留意されたい。また、パターンバッファまたは受信／キャプチャバッファなどの他の構成要素の機能は、システム構成要素の別の部分内、たとえばコア回路内で実現してもよい。そのような場合に、そのように実現された要素は、システム構成要素内の別個の部分として明示的に実現する必要はない。そうであっても、本発明の実施形態は、そのシステム構成要素の性能を害するような方法でシステム構成要素のインターフェース回路を変更することなしに、実行可能である。

かくして、複数のシステムの構成要素間における相互接続部のテストを実施するための方法および装置について説明した。様々な態様において、本発明の他の変更および修正の実施が、当業者には明白であること、および本発明が、説明した特定の実施形態によって限定されないことを理解されたい。したがって、本明細書において開示し主張した基礎的な根本原理の趣旨および範囲に入る全ての修正、変更または均等物を、本発明によってカバーすることが意図されている。

いくつかの図面の簡単な説明
本発明の実施形態に従って、相互接続テストを可能にするように構成されたシステムを示すブロック図である。 本発明の１以上の実施形態を実施可能なテスト環境を示すブロック図である。 本発明の実施形態に従って、相互接続テストを可能にするように構成されたメモリシステムを示すブロック図である。 本発明の少なくとも一実施形態に従った相互接続テストのための方法を示す流れ図である。 本発明の実施形態に従った方法を示す流れ図である。 本発明の実施形態に従った方法を示す流れ図である。

Claims (32)

1. システムの複数の構成要素間における相互接続部のテストを実施するための方法であって、
   コントローラのコントローラパターンバッファに第１のパターンをロードするステップと、
   前記第１のパターンを前記複数の構成要素のうちの一の構成要素に伝送するステップと、
   前記伝送された第１のパターンを前記構成要素の構成要素キャプチャバッファにおいてキャプチャするステップと、
   前記キャプチャされた第１のパターンを前記第１のパターンと比較するための第１の比較を実行するステップと、
   前記第１の比較に基づいて任意の相互接続障害を識別するステップと、
   を含む方法。
2. 前記伝送された第１のパターンをキャプチャするために、前記構成要素キャプチャバッファを準備するステップをさらに含む、請求項１に記載の方法。
3. 前記構成要素キャプチャバッファを準備するステップが、前記構成要素を相互接続テストモードに置くステップをさらに含む、請求項２に記載の方法。
4. 前記構成要素がメモリデバイスである、請求項３に記載の方法。
5. 前記キャプチャされた第１のパターンを、前記構成要素キャプチャバッファから前記コントローラに転送するステップをさらに含む、請求項４に記載の方法。
6. 前記キャプチャされた第１のパターンを読み出すステップがシリアルリンクを介して実行される、請求項５に記載の方法。
7. 前記第１のパターンを伝送するステップが制御バスを介して実行される、請求項６に記載の方法。
8. シリアルリンクを介して第２のパターンを前記メモリデバイスにロードするステップと、
   メモリ読み出し動作を実行するステップと、
   前記メモリデバイスから受信された前記第２のパターンをキャプチャするステップと、
   前記キャプチャされた第２のパターンを前記第２のパターンと比較するための第２の比較を実行するステップと、
   前記第２の比較に基づいて任意の相互接続障害を識別するステップと、をさらに含む請求項７に記載の方法。
9. 前記メモリ読み出し動作を実行するステップが制御バスを介して実行される、請求項８に記載の方法。
10. 前記第２のパターンをキャプチャするステップが、データバスを介して前記メモリデバイスから受信される前記第２のパターンをキャプチャすることによって実行される、請求項９に記載の方法。
11. 前記第２のパターンを前記コントローラの前記コントローラパターンバッファにロードするステップをさらに含む、請求項１０に記載の方法。
12. 前記第２のパターンが前記第１のパターンと同一である、請求項１０に記載の方法。
13. 第２のパターンを前記構成要素の構成要素パターンバッファにロードするステップと、
    前記第２のパターンを前記コントローラに伝送するステップと、
    前記伝送された第２のパターンを前記コントローラのコントローラキャプチャバッファにおいてキャプチャするステップと、
    前記キャプチャされた第２のパターンを前記第２のパターンと比較するための第２の比較を実行するステップであって、任意の相互接続障害を識別するステップが、前記第１の比較および前記第２の比較に基づいているステップと、
    をさらに含む、請求項２に記載の方法。
14. 前記第２のパターンをロードするステップがシリアルリンクを介して実行される、請求項１３に記載の方法。
15. 前記第２のパターンをロードするステップが、前記構成要素の埋め込みメモリ素子から格納パターンをロードすることによって実行される、請求項１３に記載の方法。
16. 前記構成要素がグラフィックプロセッサである、請求項１３に記載の方法。
17. 前記第２のパターンが前記第１のパターンと同一である、請求項１３に記載の方法。
18. 相互接続テストを容易にするように構成されたシステムであって、
    第１のコア回路、第１のインターフェース回路、および前記第１のコア回路を前記第１のインターフェース回路に結合する第１の通信パスを含む第１の構成要素と、
    前記第２の構成要素が、第２のコア回路、第２のインターフェース回路、および前記第２のコア回路を前記第２のインターフェース回路に結合する第２のパスを含み、相互接続回路が前記第１の構成要素を前記第２の構成要素に結合し、キャプチャバッファが、前記第１の通信パスに結合されている第２の構成要素と、
    を含むシステム。
19. 第２のキャプチャバッファが前記第２の通信パスに結合されている、請求項１８に記載のシステム。
20. 前記第１の通信パスが第１の伝送パスおよび第１の受信パスを含み、前記第１のキャプチャバッファが、前記第１の伝送通信パスに結合された第１の伝送キャプチャバッファ、および前記第１の受信通信パスに結合された第１の受信バッファを含む、請求項１９に記載のシステム。
21. 前記第２の通信パスが、第２の伝送通信パスおよび第２の受信通信パスをさらに含み、前記第２のキャプチャバッファが、前記第２の伝送通信パスに結合された第２の伝送キャプチャバッファ、および前記第２の受信通信パスに結合された第２の受信キャプチャバッファをさらに含む、請求項２０に記載のシステム。
22. 前記第１の伝送通信パスが、第１のマルチプレクサをさらに含み、前記第１のマルチプレクサが、前記第１のコア回路からの第１の入力部と、前記マルチプレクサに結合された第１のパターンバッファからの第２の入力部との間で選択するように構成されている、請求項２１に記載のシステム。
23. 前記第２の伝送通信パスが、前記第２のコア回路に結合された第３の入力部と、前記マルチプレクサに結合された第２のパターンバッファに結合された第４の入力部との間で選択するように構成された第２のマルチプレクサをさらに含む、請求項２２に記載のシステム。
24. 前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第１の構成要素が、前記シリアルリンクを介した、前記第２の構成要素への、前記第１の受信キャプチャバッファにおける第１のデータの伝達を可能にするように構成されている、請求項２２に記載のシステム。
25. 前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第２の構成要素が、前記シリアルリンクを介した、前記第１の構成要素への、前記第２の受信キャプチャバッファにおける第２のデータの伝達を可能にするように構成されている、請求項２２に記載のシステム。
26. 前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第１の構成要素が、前記シリアルリンクを介した、前記第１の伝送キャプチャバッファから前記第２の構成要素への前記第１のパターンの伝達を可能にするように構成されている、請求項２２に記載のシステム。
27. 前記第１の構成要素を前記第２の構成要素に結合するシリアルリンクをさらに含むシステムであって、前記第２の構成要素が、前記シリアルリンクを介した、前記第２の伝送キャプチャバッファから前記第１の構成要素への前記第２のパターンの伝達を可能にするように構成されている、請求項２２に記載のシステム。
28. 相互接続テストを可能にするように構成されたメモリシステムであって、
    メモリコントローラと、
    前記メモリコントローラに結合されたメモリデバイスであって、前記メモリコントローラが、コア回路、インターフェース回路、および前記コア回路を前記インターフェース回路に結合する通信パスを含み、キャプチャバッファが前記通信パス結合されているメモリデバイスと、
    を含むメモリシステム。
29. 前記通信パスが、伝送通信パスおよび受信通信パスを含み、前記キャプチャバッファが、前記伝送通信パスに結合された伝送キャプチャバッファ、および前記受信通信パスに結合された受信キャプチャバッファを含む、請求項２８に記載のメモリシステム。
30. 前記伝送通信パスが、前記コア回路に結合された第１の入力部と、パターンバッファに結合された第２の入力部との間で選択するように構成されたマルチプレクサを含む、請求項２９に記載のメモリシステム。
31. 前記メモリデバイスが、メモリシリアルリンク、制御バスおよびデータバスを介して、前記メモリコントローラに結合されている、請求項２８に記載のメモリシステム。
32. 相互接続テストを容易にするように構成されたシステムであって、
    第１のコア回路、第１のインターフェース回路、および前記第１のコア回路を前記第１のインターフェース回路に結合するための第１の通信手段を含む第１の構成要素と、
    第２のコア回路、第２のインターフェース回路、および前記コア回路を前記インターフェース回路に結合するための第２の通信手段を含み、相互接続手段が前記第１の構成要素を前記第２の構成要素に結合し、前記第１の構成要素から受信されたテストパターンをキャプチャするための手段が、前記第１の通信手段に結合されている第２の構成要素と、
    を含むシステム。

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