JP2003529145A - 組込み自己試験を使用する信号相互接続を試験するシステムおよび方法 - Google Patents
組込み自己試験を使用する信号相互接続を試験するシステムおよび方法Info
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Abstract
(57)【要約】
組込み自己試験（ＢＩＳＴ）を使用して信号相互接続を試験するシステムおよび方法。ＢＩＳＴ機能が、コンピュータ・システムのさまざまなチップに設計される。これらのチップには、送出ユニット、受取ユニット、制御論理ユニット、および中央論理ユニットが含まれる。信号ブロック（すなわち信号のグループ）に関連する制御論理ユニットが、試験オペレーションまたは通常オペレーションのいずれかのために信号を構成する。中央制御ユニットは、所与のチップ上のすべての信号ブロックに関するテスト・パターン生成を実行する。チップは、試験中にマスタ・チップまたはスレーブ・チップのいずれかとして働くことができる。マスタ・チップとして働く時に、チップの送出ユニットが、１つまたは複数の信号線にテスト・パターンを駆動する。スレーブ・チップの受取ユニットが、送られたテスト・パターンを受け取った後に、対応するテスト・パターンをマスタ・チップに返す。マスタ・チップの受取ユニットは、対応するテスト・パターンを受け取り、検証を実行する。すべての試験が、コンピュータ・システムの動作クロック速度で行われる。マスタ・チップおよびスレーブ・チップは、同一の回路ボードに取り付けられる必要がなく、コンピュータ・システム内のコネクタを介する試験が可能になる。
Description
【０００１】
（発明の分野）
本発明は、電子装置の試験に関し、具体的には、コンピュータ・システム内の
集積回路の間の相互接続の試験に関する。
集積回路の間の相互接続の試験に関する。
【０００２】
（関連技術の説明）
さまざまな電子システムへの依存が高まり続けるにつれて、信頼性の必要性も
高まる。ハードウェアの観点からは、信頼性は、さまざまなレベルでの試験によ
って確認することができる。これらの試験のレベルには、システム・テスト、プ
リント回路アセンブリ（すなわち回路ボード）試験、および集積回路試験が含ま
れる。そのような試験によって、システムのさまざまな構成部品の正しい製造お
よび組立を保証することができる。しかし、これらの試験には限界がある場合が
ある。
高まる。ハードウェアの観点からは、信頼性は、さまざまなレベルでの試験によ
って確認することができる。これらの試験のレベルには、システム・テスト、プ
リント回路アセンブリ（すなわち回路ボード）試験、および集積回路試験が含ま
れる。そのような試験によって、システムのさまざまな構成部品の正しい製造お
よび組立を保証することができる。しかし、これらの試験には限界がある場合が
ある。
【０００３】
そのような限界の１つに、システムが構成されて動作する動作速度で電子シス
テム（コンピュータ・システムなど）用プリント回路アセンブリの相互接続（信
号線）を試験することが含まれる。動作速度は、コンピュータ・システム・バス
のクロック周波数として定義することができる。そのような相互接続は、インサ
ーキット・テスト（ＩＣＴ:in-circuit test）またはバウンダリ・スキャンを含
むさまざまな方法によって試験することができる。通常、これらのタイプの試験
方法は、試験されるアセンブリのクロック周波数より著しく低い最大周波数に限
定される。そのような方法による試験では、欠陥のある相互接続を有するアセン
ブリでも、最大テスタ周波数で合格できる可能性がある。これらと同じアセンブ
リは、所期の動作クロック周波数で、または、さらに悪くは動作環境内で試験す
ると、障害を発生する可能性がある。欠陥のある相互接続は、低温または不十分
なはんだ接続、信号線の損傷、およびコネクタ・ピンの損傷などのさまざまな欠
陥によって引き起こされるであろう。
テム（コンピュータ・システムなど）用プリント回路アセンブリの相互接続（信
号線）を試験することが含まれる。動作速度は、コンピュータ・システム・バス
のクロック周波数として定義することができる。そのような相互接続は、インサ
ーキット・テスト（ＩＣＴ:in-circuit test）またはバウンダリ・スキャンを含
むさまざまな方法によって試験することができる。通常、これらのタイプの試験
方法は、試験されるアセンブリのクロック周波数より著しく低い最大周波数に限
定される。そのような方法による試験では、欠陥のある相互接続を有するアセン
ブリでも、最大テスタ周波数で合格できる可能性がある。これらと同じアセンブ
リは、所期の動作クロック周波数で、または、さらに悪くは動作環境内で試験す
ると、障害を発生する可能性がある。欠陥のある相互接続は、低温または不十分
なはんだ接続、信号線の損傷、およびコネクタ・ピンの損傷などのさまざまな欠
陥によって引き起こされるであろう。
【０００４】
上で概要を示した問題をさらに悪化させているのが、低周波数試験には合格す
るが動作速度で障害を発生する欠陥のある相互接続を分離する際の困難さである
。多くの情況で、そのような障害は、時間のかかる視覚的検査および／または他
のトラブルシューティング技法の使用を必要とする場合がある。障害を分離する
際に消費される時間によって、プリント回路アセンブリにかなりのコストが追加
される可能性がある。さらに、特定の障害が、正しく診断されない場合に、不必
要な作り直しおよび構成部品交換が行われ、アセンブリのコストにさらに追加さ
れるであろう。
るが動作速度で障害を発生する欠陥のある相互接続を分離する際の困難さである
。多くの情況で、そのような障害は、時間のかかる視覚的検査および／または他
のトラブルシューティング技法の使用を必要とする場合がある。障害を分離する
際に消費される時間によって、プリント回路アセンブリにかなりのコストが追加
される可能性がある。さらに、特定の障害が、正しく診断されない場合に、不必
要な作り直しおよび構成部品交換が行われ、アセンブリのコストにさらに追加さ
れるであろう。
【０００５】
上の問題の一部の部分的な解決策が、コンピュータ・システムの設計に組込み
自己試験（ＢＩＳＴ：built-in self test）を組み込むことである。ＢＩＳＴ機
能をシステム内に設計して、相互接続のある程度の試験を行うことができる。し
かし、多くのシステムで使用されるＢＩＳＴ機能は限定される。たとえば、多く
の通常のＢＩＳＴシステムは、「ポイントツーポイント」であり、所与の時間で
厳密にあるチップから別のチップに信号リンクを試験する。ＢＩＳＴを使用する
そのようなシステムは、単一のチップからの複数のリンクを同時に試験するよう
に構成することができない。いくつかのＢＩＳＴシステムは、低速で相互接続を
試験することができるが、これは、フルスピードで動作する時に障害を発生する
信号線の検出に有効でないであろう。さらに、多くのＢＩＳＴシステムが、シス
テム内のさまざまなチップの試験および構成を調整するのに使用される中央シス
テム・コントローラを必要とする。そのようなシステム・コントローラを使用す
るには、そうでなければ他の機能を実装するのに使用することができる貴重なプ
リント回路ボード空間の使用を必要とする可能性がある。
自己試験（ＢＩＳＴ：built-in self test）を組み込むことである。ＢＩＳＴ機
能をシステム内に設計して、相互接続のある程度の試験を行うことができる。し
かし、多くのシステムで使用されるＢＩＳＴ機能は限定される。たとえば、多く
の通常のＢＩＳＴシステムは、「ポイントツーポイント」であり、所与の時間で
厳密にあるチップから別のチップに信号リンクを試験する。ＢＩＳＴを使用する
そのようなシステムは、単一のチップからの複数のリンクを同時に試験するよう
に構成することができない。いくつかのＢＩＳＴシステムは、低速で相互接続を
試験することができるが、これは、フルスピードで動作する時に障害を発生する
信号線の検出に有効でないであろう。さらに、多くのＢＩＳＴシステムが、シス
テム内のさまざまなチップの試験および構成を調整するのに使用される中央シス
テム・コントローラを必要とする。そのようなシステム・コントローラを使用す
るには、そうでなければ他の機能を実装するのに使用することができる貴重なプ
リント回路ボード空間の使用を必要とする可能性がある。
【０００６】
（発明の概要）
上で概要を示した問題は、主に、組込み自己試験（ＢＩＳＴ）を使用して信号
相互接続を試験するシステムおよび方法によって解決される。一実施態様では、
ＢＩＳＴ機能が、コンピュータ・システムのさまざまなチップの中に設計され、
それらのチップがプリント回路ボードに取り付けられる。単一のＢＩＳＴシステ
ム・コントローラを使用するのではなく、システムの各チップに、それ自体の中
央論理ユニットが含まれる。この中央論理ユニットは、ＢＩＳＴ用のそれ自体の
さまざまなポートの構成ならびにテスト・パターン生成に使用することができる
。チップに、テスト・パターンの送出および受取のための送出リンクおよび受取
リンクも含めることができる。一般に、システムの所与のチップは、試験中にマ
スタ・チップまたはスレーブ・チップのいずれかとして働くことができる。シス
テム内のすべてのチップが、コンピュータ・システムの動作クロック周波数で試
験を行えるようにするために構成される。動作クロック周波数での試験の実行に
よって、チップの間の相互接続に関するよい信号保全性を保証することが可能に
なる。コンピュータ・システム内の異なる回路ボード上の複数のチップの間で試
験を行うことができるので、試験される相互接続に、パス・スルー・コネクタを
含めることができる。
相互接続を試験するシステムおよび方法によって解決される。一実施態様では、
ＢＩＳＴ機能が、コンピュータ・システムのさまざまなチップの中に設計され、
それらのチップがプリント回路ボードに取り付けられる。単一のＢＩＳＴシステ
ム・コントローラを使用するのではなく、システムの各チップに、それ自体の中
央論理ユニットが含まれる。この中央論理ユニットは、ＢＩＳＴ用のそれ自体の
さまざまなポートの構成ならびにテスト・パターン生成に使用することができる
。チップに、テスト・パターンの送出および受取のための送出リンクおよび受取
リンクも含めることができる。一般に、システムの所与のチップは、試験中にマ
スタ・チップまたはスレーブ・チップのいずれかとして働くことができる。シス
テム内のすべてのチップが、コンピュータ・システムの動作クロック周波数で試
験を行えるようにするために構成される。動作クロック周波数での試験の実行に
よって、チップの間の相互接続に関するよい信号保全性を保証することが可能に
なる。コンピュータ・システム内の異なる回路ボード上の複数のチップの間で試
験を行うことができるので、試験される相互接続に、パス・スルー・コネクタを
含めることができる。
【０００７】
一般に、ＢＩＳＴを使用して相互接続を試験するシステムおよび方法は、さま
ざまなシステムで実施することができ、コンピュータに制限されない。そのよう
なシステムには、ディジタル信号処理装置、電話および通信装置、無線通信装置
、または消費者電子装置を含めることができる。
ざまなシステムで実施することができ、コンピュータに制限されない。そのよう
なシステムには、ディジタル信号処理装置、電話および通信装置、無線通信装置
、または消費者電子装置を含めることができる。
【０００８】
ＢＩＳＴを呼び出す複数の異なる方法が企図されている。一実施態様では、Ｂ
ＩＳＴは、動作中のコンピュータ・システムへのホットプラグ可能プリント回路
ボードの挿入時に呼び出され、プリント回路ボードのさまざまなチップの間のよ
い信号保全性を保証することができる。ＢＩＳＴは、ホットプラグ可能回路ボー
ド上の構成部品と他のプリント回路ボード上のコンピュータ・システムの他の構
成部品との間のよい信号保全性を保証することもできる。ＢＩＳＴが成功裡に完
了した後に、プリント回路ボードおよびコンピュータ・システムに取り付けられ
たさまざまなチップの間の通信を開始することができる。他の実施態様では、Ｂ
ＩＳＴを、インサーキット・テスタなどの自動試験装置（ＡＴＥ）からの信号に
よって呼び出すことができる。製造試験中に、テスタが、ＢＩＳＴ特徴を有する
プリント回路アセンブリに信号を送ることができる。試験の完了時に、プリント
回路ボードが、試験が完了したことを示す信号を結果と共にテスタに返すことが
できる。ＢＩＳＴがコンピュータ・システムのパワーオン・リセットまたは初期
電源投入によって呼び出される他の実施態様も可能であり、企図されている。
ＩＳＴは、動作中のコンピュータ・システムへのホットプラグ可能プリント回路
ボードの挿入時に呼び出され、プリント回路ボードのさまざまなチップの間のよ
い信号保全性を保証することができる。ＢＩＳＴは、ホットプラグ可能回路ボー
ド上の構成部品と他のプリント回路ボード上のコンピュータ・システムの他の構
成部品との間のよい信号保全性を保証することもできる。ＢＩＳＴが成功裡に完
了した後に、プリント回路ボードおよびコンピュータ・システムに取り付けられ
たさまざまなチップの間の通信を開始することができる。他の実施態様では、Ｂ
ＩＳＴを、インサーキット・テスタなどの自動試験装置（ＡＴＥ）からの信号に
よって呼び出すことができる。製造試験中に、テスタが、ＢＩＳＴ特徴を有する
プリント回路アセンブリに信号を送ることができる。試験の完了時に、プリント
回路ボードが、試験が完了したことを示す信号を結果と共にテスタに返すことが
できる。ＢＩＳＴがコンピュータ・システムのパワーオン・リセットまたは初期
電源投入によって呼び出される他の実施態様も可能であり、企図されている。
【０００９】
ＢＩＳＴシステムの他の実施態様には、単一のマスタ・チップから複数の相互
接続を試験する能力が含まれる。いくつかの実施態様で、単一のマスタ・チップ
が、共通のバスを共有する複数のスレーブ・チップに同時にテスト・パターンを
送ることができる。テスト・パターンの送出の前に、マスタ・チップは、スレー
ブ・チップが試験を受け取るために応答するシーケンスをプログラムすることが
できる。マスタ・チップから送られたテスト・パターンを受け取った後に、各ス
レーブ・チップが、マスタ・チップによって指定されたシーケンスで、対応する
テスト・パターンをマスタ・チップに返すことによって応答することができる。
これによって、共通のバスにまたがる複数のチップの間の相互接続を試験する時
のバス衝突を防ぐことができる。
接続を試験する能力が含まれる。いくつかの実施態様で、単一のマスタ・チップ
が、共通のバスを共有する複数のスレーブ・チップに同時にテスト・パターンを
送ることができる。テスト・パターンの送出の前に、マスタ・チップは、スレー
ブ・チップが試験を受け取るために応答するシーケンスをプログラムすることが
できる。マスタ・チップから送られたテスト・パターンを受け取った後に、各ス
レーブ・チップが、マスタ・チップによって指定されたシーケンスで、対応する
テスト・パターンをマスタ・チップに返すことによって応答することができる。
これによって、共通のバスにまたがる複数のチップの間の相互接続を試験する時
のバス衝突を防ぐことができる。
【００１０】
他のシナリオでは、単一のマスタ・チップが、共通のバスを共有しない複数の
スレーブ・チップにテスト・パターンを送ることができる。各スレーブ・チップ
のテスト・パターンは、マスタ・チップの異なる信号ブロックを介して送られ、
対応するテスト・パターンが、スレーブ・チップから同一のポートを介して受け
取られる。スレーブ・チップのそれぞれから受け取られた対応するテスト・パタ
ーンを、試験される相互接続を検証するために、マスタ・チップ内の受取ユニッ
トによって検査することができる。
スレーブ・チップにテスト・パターンを送ることができる。各スレーブ・チップ
のテスト・パターンは、マスタ・チップの異なる信号ブロックを介して送られ、
対応するテスト・パターンが、スレーブ・チップから同一のポートを介して受け
取られる。スレーブ・チップのそれぞれから受け取られた対応するテスト・パタ
ーンを、試験される相互接続を検証するために、マスタ・チップ内の受取ユニッ
トによって検査することができる。
【００１１】
ＢＩＳＴシステムの他の特徴は、動作マージンおよび入出力（Ｉ／Ｏ）性能の
特徴を表す能力である。たとえば、試験中に、ＢＩＳＴシステムが、論理電圧レ
ベルを下げ、セットアップ時間を測定するか、論理電圧レベルを上げ、ホールド
時間を測定することができる。これによって、チップ間の信号転送に関するワー
スト・ケース条件およびベスト・ケース条件の判定が可能になり、あるチップが
障害を発生する可能性が高い時を予測するのに特に有用である。
特徴を表す能力である。たとえば、試験中に、ＢＩＳＴシステムが、論理電圧レ
ベルを下げ、セットアップ時間を測定するか、論理電圧レベルを上げ、ホールド
時間を測定することができる。これによって、チップ間の信号転送に関するワー
スト・ケース条件およびベスト・ケース条件の判定が可能になり、あるチップが
障害を発生する可能性が高い時を予測するのに特に有用である。
【００１２】
したがって、さまざまな実施態様で、組込み自己試験を使用して相互接続を試
験するシステムおよび方法は、動作クロック速度での信号相互接続を試験するこ
とができるので有利である。各マスタ・チップ内の中央論理ユニットの使用によ
って、単一のＢＩＳＴシステム・コントローラの必要をなくすことができる。送
出リンクおよび受取リンクを実装することによって、所与のチップがマスタ・チ
ップまたはスレーブ・チップのいずれかとして働くことが可能になる。システム
が複数の試験を同時に行えるようにする能力によって、より短い試験時間が可能
になる。同様に、システムが、システムの２つの適当に構成されたチップの間で
試験を行えるようにする能力によって、異なる回路ボード上の複数のチップの間
の相互接続の検査が可能になる。
験するシステムおよび方法は、動作クロック速度での信号相互接続を試験するこ
とができるので有利である。各マスタ・チップ内の中央論理ユニットの使用によ
って、単一のＢＩＳＴシステム・コントローラの必要をなくすことができる。送
出リンクおよび受取リンクを実装することによって、所与のチップがマスタ・チ
ップまたはスレーブ・チップのいずれかとして働くことが可能になる。システム
が複数の試験を同時に行えるようにする能力によって、より短い試験時間が可能
になる。同様に、システムが、システムの２つの適当に構成されたチップの間で
試験を行えるようにする能力によって、異なる回路ボード上の複数のチップの間
の相互接続の検査が可能になる。
【００１３】
本発明の他の目的および長所は、下の詳細な説明を読み、添付図面を参照する
時に明白になる。
時に明白になる。
【００１４】
本発明は、さまざまな修正態様および代替態様を許すが、本発明の特定の実施
態様を、例として図面に示し、本明細書で詳細に説明する。しかし、図面および
それに対する説明が、開示される特定の態様に本発明を制限することを意図され
たものではなく、逆に、本発明が請求項で定義される本発明の趣旨および範囲に
含まれるすべての修正態様、同等物、および代替態様を含むことを理解されたい
。
態様を、例として図面に示し、本明細書で詳細に説明する。しかし、図面および
それに対する説明が、開示される特定の態様に本発明を制限することを意図され
たものではなく、逆に、本発明が請求項で定義される本発明の趣旨および範囲に
含まれるすべての修正態様、同等物、および代替態様を含むことを理解されたい
。
【００１５】
（発明の詳細な説明）
図１に移ると、それぞれが組込み自己試験（ＢＩＳＴ）機能を有するコンピュ
ータ・システム・マザーボードおよびドーターボードの一実施形態の図が示され
ている。一般に、本明細書で使用される用語「コンピュータ・システム」は、制
限的であることを意図されていない。逆に、この用語は、デスクトップ・コンピ
ュータ、ラップトップ機、またはファイル・サーバを含むさまざまなシステムに
適用することができる。さらに、本明細書に記載のＢＩＳＴのシステムおよび方
法は、コンピュータ・システムに制限されるのではなく、さまざまな電気／電子
システム内で実施することができる。そのようなシステムには、ディジタル信号
処理装置、電話および通信装置、無線通信装置、または消費者電子装置を含める
ことができる。
ータ・システム・マザーボードおよびドーターボードの一実施形態の図が示され
ている。一般に、本明細書で使用される用語「コンピュータ・システム」は、制
限的であることを意図されていない。逆に、この用語は、デスクトップ・コンピ
ュータ、ラップトップ機、またはファイル・サーバを含むさまざまなシステムに
適用することができる。さらに、本明細書に記載のＢＩＳＴのシステムおよび方
法は、コンピュータ・システムに制限されるのではなく、さまざまな電気／電子
システム内で実施することができる。そのようなシステムには、ディジタル信号
処理装置、電話および通信装置、無線通信装置、または消費者電子装置を含める
ことができる。
【００１６】
コンピュータ・システム１００に、マザーボード１０１とドーターボード１０
２の両方が含まれるてい。ドーターボード１０２は、モデム・カードまたはネッ
トワーク・インターフェース・カードなどの、コンピュータ・システムに対する
複数の異なるタイプのアドイン・カードの１つとすることができる。ドーターボ
ード１０２には、マザーボード１０１との電気的結合のためにコネクタ・スロッ
ト１０３に挿入することができるエッジ・コネクタ１０４が含まれる。ドーター
ボード１０２は、「ホットプラグ可能」になるように構成することができ、コン
ピュータ・システムの電源が入っている時に、どちらのボードにも損傷を与える
危険性なしにスロット１０３に挿入することができる。いくつかの実施形態では
、相互接続の試験を、ホットプラグ可能回路ボード内で、電源が入っているコン
ピュータ・システムのソケットに挿入される時に開始することができる。これに
よって、技術者が、電力を断たずにシステム内の故障したボードを交換できるよ
うになり、ボードがコンピュータ・システムと正しく通信できることを保証する
便利で素早い試験の手段がもたらされる。試験の開始は、グローバル信号（パワ
ーオン・リセットなど）によって、または、いくつかの実施形態で、コンピュー
タ・システムの最初の電源投入時に、達成することもできる。
２の両方が含まれるてい。ドーターボード１０２は、モデム・カードまたはネッ
トワーク・インターフェース・カードなどの、コンピュータ・システムに対する
複数の異なるタイプのアドイン・カードの１つとすることができる。ドーターボ
ード１０２には、マザーボード１０１との電気的結合のためにコネクタ・スロッ
ト１０３に挿入することができるエッジ・コネクタ１０４が含まれる。ドーター
ボード１０２は、「ホットプラグ可能」になるように構成することができ、コン
ピュータ・システムの電源が入っている時に、どちらのボードにも損傷を与える
危険性なしにスロット１０３に挿入することができる。いくつかの実施形態では
、相互接続の試験を、ホットプラグ可能回路ボード内で、電源が入っているコン
ピュータ・システムのソケットに挿入される時に開始することができる。これに
よって、技術者が、電力を断たずにシステム内の故障したボードを交換できるよ
うになり、ボードがコンピュータ・システムと正しく通信できることを保証する
便利で素早い試験の手段がもたらされる。試験の開始は、グローバル信号（パワ
ーオン・リセットなど）によって、または、いくつかの実施形態で、コンピュー
タ・システムの最初の電源投入時に、達成することもできる。
【００１７】
試験は、コンピュータ・システムへのボードの挿入の前に実行することもでき
る。さまざまな実施形態で、ＢＩＳＴ機能を有する回路ボードが製造中に自動試
験装置（ＡＴＥ）での試験を受けることができる。ＡＴＥは、回路ボードへ信号
を駆動することによって試験を開始することができる。その後、回路ボードは、
ＡＴＥへの信号を駆動することによって試験が完了したことを示すことができ、
また、障害情報を供給することもできる。
る。さまざまな実施形態で、ＢＩＳＴ機能を有する回路ボードが製造中に自動試
験装置（ＡＴＥ）での試験を受けることができる。ＡＴＥは、回路ボードへ信号
を駆動することによって試験を開始することができる。その後、回路ボードは、
ＡＴＥへの信号を駆動することによって試験が完了したことを示すことができ、
また、障害情報を供給することもできる。
【００１８】
マザーボード１０１とドーターボード１０２の両方に、複数のマスタ／スレー
ブ・チップ２００が含まれている。マスタ／スレーブ・チップ２００には、下で
さらに説明するように、コンピュータ・システム１００の信号相互接続に関する
ＢＩＳＴを実施するさまざまな機能ユニットが含まれる。おおまかに言って、マ
スタ／スレーブ・チップ２００は、中央処理装置（ＣＰＵ）、メモリ・コントロ
ーラ、または特定用途向け集積回路（ＡＳＩＣ）などの、その設計にＢＩＳＴ機
能を組み込まれた、コンピュータ・システム１００内のすべてのタイプのチップ
とすることができる。
ブ・チップ２００が含まれている。マスタ／スレーブ・チップ２００には、下で
さらに説明するように、コンピュータ・システム１００の信号相互接続に関する
ＢＩＳＴを実施するさまざまな機能ユニットが含まれる。おおまかに言って、マ
スタ／スレーブ・チップ２００は、中央処理装置（ＣＰＵ）、メモリ・コントロ
ーラ、または特定用途向け集積回路（ＡＳＩＣ）などの、その設計にＢＩＳＴ機
能を組み込まれた、コンピュータ・システム１００内のすべてのタイプのチップ
とすることができる。
【００１９】
相互接続の試験は、システムのマスタ／スレーブ・チップ２００の間で、それ
がマザーボード１０１またはドーターボード１０２のどちらに取り付けられてい
るかに無関係に、行うことができる。異なる回路ボードに取り付けられたマスタ
／スレーブ・チップ２００の間の試験は、コネクタを通過しなければならない信
号相互接続の保全性を検証するのに特に有用である可能性がある。
がマザーボード１０１またはドーターボード１０２のどちらに取り付けられてい
るかに無関係に、行うことができる。異なる回路ボードに取り付けられたマスタ
／スレーブ・チップ２００の間の試験は、コネクタを通過しなければならない信
号相互接続の保全性を検証するのに特に有用である可能性がある。
【００２０】
コンピュータ・システム１００は、通常モードのオペレーションならびに試験
モードの両方を有することができる。通常モードは、デスクトップ・コンピュー
タでのワード・プローセッシングの実行など、装置が意図されたオペレーション
と定義することができる。試験モードは、ＢＩＳＴシステムが相互接続を試験し
ているオペレーションを指す。オペレーションの通常モードに関連するのが、指
定されたクロック速度である。このクロック速度は、バス周波数、ＣＰＵ周波数
、またはデータ転送が行われるクロック速度と定義することができる。ＢＩＳＴ
システムによって行われる試験は、通常モード中に使用される指定されたクロッ
ク速度で行うことができる。この形で、通常オペレーション中のシステム通信に
関するよい信号保全性を保証することができる。
モードの両方を有することができる。通常モードは、デスクトップ・コンピュー
タでのワード・プローセッシングの実行など、装置が意図されたオペレーション
と定義することができる。試験モードは、ＢＩＳＴシステムが相互接続を試験し
ているオペレーションを指す。オペレーションの通常モードに関連するのが、指
定されたクロック速度である。このクロック速度は、バス周波数、ＣＰＵ周波数
、またはデータ転送が行われるクロック速度と定義することができる。ＢＩＳＴ
システムによって行われる試験は、通常モード中に使用される指定されたクロッ
ク速度で行うことができる。この形で、通常オペレーション中のシステム通信に
関するよい信号保全性を保証することができる。
【００２１】
図２に移ると、ＢＩＳＴシステムに関連する機能ユニットの配置を示す、マス
タ／スレーブ・チップ２００の一実施形態のブロック図が示されている。マスタ
／スレーブ・チップ２００には、ＢＩＳＴ中央論理２０１が含まれ、このＢＩＳ
Ｔ中央論理２０１は、テスト・パターン生成を含む、さまざまなＢＩＳＴ制御機
能を備えている。複数の信号ブロック２０５が、マスタ／スレーブ・チップ２０
０の周辺に沿って配置されている。信号ブロック２０５は、チップの「ポート」
とみなすことができ、複数の信号ピン２１０を介してチップを外部の世界に接続
することができる。各信号ブロック２０５に関連するのが、制御論理ユニット２
０２、送出ユニット２０３、および受取ユニット２０４である。制御論理ユニッ
ト２０２は、試験オペレーションまたは通常オペレーションのために信号ブロッ
クを構成するなど、信号ブロックに対するさまざまな制御信号を供給することが
できる。送出ユニット２０３は、信号ブロックを介し、関連するシステム相互接
続に対してテスト・パターンを駆動するように構成される。受取ユニット２０４
は、テスト・パターンを受け取り、それに応答して、対応するテスト・パターン
を送り返すように構成される。いくつかの実施形態で、受取ユニット２０４に、
試験される相互接続が成功裡に試験に合格したかどうかを判定するために、パタ
ーン検査機能も含めることができる。他の実施形態では、中央論理ユニット２０
１内でパターン検査機能を実行することができる。受取ユニット２０４のいくつ
かの実施形態に、受け取ったテスト・パターンの一時格納用の１つまたは複数の
レジスタも含めることができる。他の実施形態で、ＢＩＳＴシステムが、ポート
に関連する入力レジスタおよび出力レジスタを一時記憶用に使用することもでき
る。
タ／スレーブ・チップ２００の一実施形態のブロック図が示されている。マスタ
／スレーブ・チップ２００には、ＢＩＳＴ中央論理２０１が含まれ、このＢＩＳ
Ｔ中央論理２０１は、テスト・パターン生成を含む、さまざまなＢＩＳＴ制御機
能を備えている。複数の信号ブロック２０５が、マスタ／スレーブ・チップ２０
０の周辺に沿って配置されている。信号ブロック２０５は、チップの「ポート」
とみなすことができ、複数の信号ピン２１０を介してチップを外部の世界に接続
することができる。各信号ブロック２０５に関連するのが、制御論理ユニット２
０２、送出ユニット２０３、および受取ユニット２０４である。制御論理ユニッ
ト２０２は、試験オペレーションまたは通常オペレーションのために信号ブロッ
クを構成するなど、信号ブロックに対するさまざまな制御信号を供給することが
できる。送出ユニット２０３は、信号ブロックを介し、関連するシステム相互接
続に対してテスト・パターンを駆動するように構成される。受取ユニット２０４
は、テスト・パターンを受け取り、それに応答して、対応するテスト・パターン
を送り返すように構成される。いくつかの実施形態で、受取ユニット２０４に、
試験される相互接続が成功裡に試験に合格したかどうかを判定するために、パタ
ーン検査機能も含めることができる。他の実施形態では、中央論理ユニット２０
１内でパターン検査機能を実行することができる。受取ユニット２０４のいくつ
かの実施形態に、受け取ったテスト・パターンの一時格納用の１つまたは複数の
レジスタも含めることができる。他の実施形態で、ＢＩＳＴシステムが、ポート
に関連する入力レジスタおよび出力レジスタを一時記憶用に使用することもでき
る。
【００２２】
一般に、マスタ／スレーブ・チップ２００は、テスト・パターンを生成し、送
るように構成される時にマスタ・チップとして働き、テスト・パターンを受け取
り、対応するテスト・パターンを起点マスタに送り返すように構成される時にス
レーブ・チップとして働く。マスタ・チップとして働いている時には、送出ユニ
ット２０３が、テスト・パターンを送ることができ、同一の信号ブロックに関連
する受取ユニット２０４は、スレーブから返される対応するテスト・パターンを
受け取ることができる。スレーブとして働いている時には、テスト・パターンを
マスタから受け取り、対応するテスト・パターンをマスタ・チップに送り返すこ
とによって応答するように、受取ユニット２０３を構成することができる。受取
ユニット２０３は、所与の試験が単一方向（下で詳細に説明する）である時に、
パターン検査のために、受け取ったテスト・パターンを中央論理ユニット２０１
に転送することもできる。対応するテスト・パターンは、いくつかの実施形態で
、送出されたテスト・パターンを単純に反転したものとすることができる。
るように構成される時にマスタ・チップとして働き、テスト・パターンを受け取
り、対応するテスト・パターンを起点マスタに送り返すように構成される時にス
レーブ・チップとして働く。マスタ・チップとして働いている時には、送出ユニ
ット２０３が、テスト・パターンを送ることができ、同一の信号ブロックに関連
する受取ユニット２０４は、スレーブから返される対応するテスト・パターンを
受け取ることができる。スレーブとして働いている時には、テスト・パターンを
マスタから受け取り、対応するテスト・パターンをマスタ・チップに送り返すこ
とによって応答するように、受取ユニット２０３を構成することができる。受取
ユニット２０３は、所与の試験が単一方向（下で詳細に説明する）である時に、
パターン検査のために、受け取ったテスト・パターンを中央論理ユニット２０１
に転送することもできる。対応するテスト・パターンは、いくつかの実施形態で
、送出されたテスト・パターンを単純に反転したものとすることができる。
【００２３】
図３に移ると、図２のマスタ／スレーブ・チップの中央論理ユニットの一実施
形態のブロック図が示されている。中央論理ユニット２０１には、図示の実施形
態では、パターン・ジェネレータ２０１１、複数のコンパレータ２０１３、複数
のパターン・メモリ２０１２、およびエラー状況メモリ２０１４が含まれる。こ
の実施形態では、パターン・ジェネレータ２０１１が、２つの送出ユニット２０
３に結合され、２つのコンパレータ２０１３のそれぞれが、受取ユニット２０４
に結合されて図示されている。ドライバ２０２０が、送出ユニットと受取ユニッ
トの両方に結合されるが、そのようなドライバは、いくつかの実施形態で、存在
しないか必要でない場合がある。中央論理ユニットは、マスタ／スレーブ・チッ
プ２００に含まれる。
形態のブロック図が示されている。中央論理ユニット２０１には、図示の実施形
態では、パターン・ジェネレータ２０１１、複数のコンパレータ２０１３、複数
のパターン・メモリ２０１２、およびエラー状況メモリ２０１４が含まれる。こ
の実施形態では、パターン・ジェネレータ２０１１が、２つの送出ユニット２０
３に結合され、２つのコンパレータ２０１３のそれぞれが、受取ユニット２０４
に結合されて図示されている。ドライバ２０２０が、送出ユニットと受取ユニッ
トの両方に結合されるが、そのようなドライバは、いくつかの実施形態で、存在
しないか必要でない場合がある。中央論理ユニットは、マスタ／スレーブ・チッ
プ２００に含まれる。
【００２４】
パターン・ジェネレータ２０１１は、それに関連するマスタ／スレーブ・チッ
プ２００への相互接続の試験に使用されるテスト・パターンを生成するように構
成される。パターン・ジェネレータ２０１１は、テスト・パターンの生成に続い
て、送出ユニット２０３にテスト・パターンを駆動することができる。パターン
・ジェネレータ２０１１は、テスト・パターンおよび／またはパターン情報をパ
ターン・メモリ２０１２に駆動することもできる。各パターン・メモリ２０１２
に、パターン・ジェネレータ２０１１から受け取った１つまたは複数のテスト・
パターンを格納することができる。代替実施形態では、パターン・メモリ２０１
２に、テスト・パターンの再構成を可能にする、テスト・パターンに関する情報
を格納することができる。各パターン・メモリは、コンパレータ２０１３に結合
される。受取ユニット２０４によって受け取られたテスト・パターンをコンパレ
ータ２０１３に転送して、関連するパターン・メモリ２０１２に格納された期待
されるパターンと比較することができる。したがって、コンパレータ２０１３は
、所与の試験の合否状況を判定することができる。いくつかの実施形態で、コン
パレータ２０１３が、障害の位置（すなわち特定の相互接続）、タイミング情報
、信号レベル情報、または他の情報などのより詳細な情報も判定することができ
る。
プ２００への相互接続の試験に使用されるテスト・パターンを生成するように構
成される。パターン・ジェネレータ２０１１は、テスト・パターンの生成に続い
て、送出ユニット２０３にテスト・パターンを駆動することができる。パターン
・ジェネレータ２０１１は、テスト・パターンおよび／またはパターン情報をパ
ターン・メモリ２０１２に駆動することもできる。各パターン・メモリ２０１２
に、パターン・ジェネレータ２０１１から受け取った１つまたは複数のテスト・
パターンを格納することができる。代替実施形態では、パターン・メモリ２０１
２に、テスト・パターンの再構成を可能にする、テスト・パターンに関する情報
を格納することができる。各パターン・メモリは、コンパレータ２０１３に結合
される。受取ユニット２０４によって受け取られたテスト・パターンをコンパレ
ータ２０１３に転送して、関連するパターン・メモリ２０１２に格納された期待
されるパターンと比較することができる。したがって、コンパレータ２０１３は
、所与の試験の合否状況を判定することができる。いくつかの実施形態で、コン
パレータ２０１３が、障害の位置（すなわち特定の相互接続）、タイミング情報
、信号レベル情報、または他の情報などのより詳細な情報も判定することができ
る。
【００２５】
図面では、示されたマスタ／スレーブ・チップ２００が、第２のマスタ／スレ
ーブ・チップ２００に結合されている。第１のチップは、マスタとしてまたはス
レーブとして働くことができ、単一方向バスと両方向バスの両方に対して試験を
行うことができる。マスタとして働き、単一方向バス上の相互接続を試験する時
には、チップが、そのバスに沿ってスレーブ・チップにテスト・パターンを送る
ことができる。同様に、スレーブ・チップとして働く場合に、チップは、送られ
たテスト・パターンを受け取ることができる。スレーブがテスト・パターンを受
け取った後に、そのテスト・パターンを、試験結果を判定するために、期待され
るテスト・パターンと比較することができる。試験が、両方向バスで行われる時
には、試験結果を、マスタ・チップまたはスレーブ・チップのいずれかで判定す
ることができる。一実施形態では、マスタ・チップが、テスト・パターンをスレ
ーブ・チップに転送することができ、スレーブ・チップは、対応するテスト・パ
ターンをマスタ・チップに送り返すことによって応答することができる。その後
、マスタ・チップは、テスト・パターンを期待される結果に対して検査する。両
方向バスでの試験も、単一方向バスの試験と同一の形で行うことができる。さら
に、いくつかの実施形態では、両方向バスでの試験中にマスタ・チップとスレー
ブ・チップの両方でパターン検査を行うことができる。
ーブ・チップ２００に結合されている。第１のチップは、マスタとしてまたはス
レーブとして働くことができ、単一方向バスと両方向バスの両方に対して試験を
行うことができる。マスタとして働き、単一方向バス上の相互接続を試験する時
には、チップが、そのバスに沿ってスレーブ・チップにテスト・パターンを送る
ことができる。同様に、スレーブ・チップとして働く場合に、チップは、送られ
たテスト・パターンを受け取ることができる。スレーブがテスト・パターンを受
け取った後に、そのテスト・パターンを、試験結果を判定するために、期待され
るテスト・パターンと比較することができる。試験が、両方向バスで行われる時
には、試験結果を、マスタ・チップまたはスレーブ・チップのいずれかで判定す
ることができる。一実施形態では、マスタ・チップが、テスト・パターンをスレ
ーブ・チップに転送することができ、スレーブ・チップは、対応するテスト・パ
ターンをマスタ・チップに送り返すことによって応答することができる。その後
、マスタ・チップは、テスト・パターンを期待される結果に対して検査する。両
方向バスでの試験も、単一方向バスの試験と同一の形で行うことができる。さら
に、いくつかの実施形態では、両方向バスでの試験中にマスタ・チップとスレー
ブ・チップの両方でパターン検査を行うことができる。
【００２６】
上で説明した試験は、バスに関するものであるが、同一のタイプの試験を、Ｂ
ＩＳＴシステムの単一の信号線のどれに対しても行えることに留意されたい。
ＩＳＴシステムの単一の信号線のどれに対しても行えることに留意されたい。
【００２７】
図４に移ると、ＢＩＳＴシステムの一実施形態の２つのチップの間の信号相互
接続の試験を示すブロック図が示されている。送出ユニット２０３が、所与の信
号ブロック２０５に対して、マスタ・チップ２００Ｍの中央論理ユニット２０１
によってアクティブにされている。アクティブにされた後に、マスタ・チップ２
００Ｍの送出ユニット２０３は、テスト・パターン３００を、信号線２１１およ
びスレーブ・チップ２００Ｓの信号ブロック２０５に駆動することができる。図
に示された場合では、マスタ・チップ２００Ｍおよびスレーブ・チップ２００Ｓ
の信号ブロック２０５に、４つの信号が含まれる。スレーブ・チップ２００Ｓの
受取ユニット２０４は、テスト・パターン３００を受け取り、それに応答して、
対応するテスト・パターンをマスタ・チップ２００Ｍに駆動することができるよ
うに構成されている。マスタ・チップ２００Ｍの受取ユニット２０４は、その後
、これらの対応するテスト・パターンを受け取ることができる。受け取られた後
に、対応するテスト・パターンを、最初に送られたテスト・パターンと比較して
、試験される相互接続の１つまたは複数に障害が存在するかどうかを判定するこ
とができる。
接続の試験を示すブロック図が示されている。送出ユニット２０３が、所与の信
号ブロック２０５に対して、マスタ・チップ２００Ｍの中央論理ユニット２０１
によってアクティブにされている。アクティブにされた後に、マスタ・チップ２
００Ｍの送出ユニット２０３は、テスト・パターン３００を、信号線２１１およ
びスレーブ・チップ２００Ｓの信号ブロック２０５に駆動することができる。図
に示された場合では、マスタ・チップ２００Ｍおよびスレーブ・チップ２００Ｓ
の信号ブロック２０５に、４つの信号が含まれる。スレーブ・チップ２００Ｓの
受取ユニット２０４は、テスト・パターン３００を受け取り、それに応答して、
対応するテスト・パターンをマスタ・チップ２００Ｍに駆動することができるよ
うに構成されている。マスタ・チップ２００Ｍの受取ユニット２０４は、その後
、これらの対応するテスト・パターンを受け取ることができる。受け取られた後
に、対応するテスト・パターンを、最初に送られたテスト・パターンと比較して
、試験される相互接続の１つまたは複数に障害が存在するかどうかを判定するこ
とができる。
【００２８】
一般に、各テスト・パターンは、複数のデータ・ビットからなり、論理ハイ電
圧と論理ロー電圧の間の複数の遷移が含まれる。テスト・パターンは、単一の相
互接続を介して直列に送ることができる。複数の相互接続を試験する時には、論
理ハイと論理ローの間の複数の遷移を含むテスト・パターンを、並列に送ること
ができる。
圧と論理ロー電圧の間の複数の遷移が含まれる。テスト・パターンは、単一の相
互接続を介して直列に送ることができる。複数の相互接続を試験する時には、論
理ハイと論理ローの間の複数の遷移を含むテスト・パターンを、並列に送ること
ができる。
【００２９】
いくつかの実施形態では、ＢＩＳＴシステムが、Ｉ／Ｏ性能および動作マージ
ンの特徴を表すことができる場合がある。たとえば、ＢＩＳＴシステムが、テス
トの前に信号送出の論理電圧レベルを下げ、その後にセットアップ時間を測定す
ることができる。同様に、ＢＩＳＴシステムが、信号送出の論理電圧レベルを上
げ、その後にホールド時間を測定することができる。これによって、２つのチッ
プの間の信号伝送のベスト・ケース条件およびワースト・ケース条件の判定が可
能になる。多くの場合に、ベスト・ケース条件およびワースト・ケース条件は、
経時的に変化する可能性がある。経時的にこれらの条件を追跡することによって
、チップに障害が発生する可能性が高いことを表示することができる。
ンの特徴を表すことができる場合がある。たとえば、ＢＩＳＴシステムが、テス
トの前に信号送出の論理電圧レベルを下げ、その後にセットアップ時間を測定す
ることができる。同様に、ＢＩＳＴシステムが、信号送出の論理電圧レベルを上
げ、その後にホールド時間を測定することができる。これによって、２つのチッ
プの間の信号伝送のベスト・ケース条件およびワースト・ケース条件の判定が可
能になる。多くの場合に、ベスト・ケース条件およびワースト・ケース条件は、
経時的に変化する可能性がある。経時的にこれらの条件を追跡することによって
、チップに障害が発生する可能性が高いことを表示することができる。
【００３０】
さまざまな実施形態で、障害を、異なる方法を使用して所与の信号線上で検出
することができる。障害を検出する方法の１つでは、マスタ・チップが受け取っ
た対応するテスト・パターンを、最初に送られたテスト・パターンと比較するこ
とが含まれる。テスト・パターンを送る時に、そのテスト・パターンを、マスタ
・チップのパターン・メモリにも転送することができ、このパターン・メモリに
、スレーブ・チップから受け取る対応するテスト・パターンとの比較のためにテ
スト・パターンを格納することができる。試験が単一方向の場合には、スレーブ
・チップ内のパターン・メモリは期待されるパターンを格納することができる。
比較のために格納された送られてきたテスト・パターンを、受け取られることが
期待される対応するテスト・パターンと一致するように変更することができる（
たとえば、対応するテスト・パターンが、送られたテスト・パターンの反転であ
る場合）。比較は、グループ・ベースで（信号線のグループから受け取られたテ
スト・パターンが、全体として比較される）、または個々の信号線によって行う
ことができる。各パターンに、論理ロー電圧と論理ハイ電圧の間の複数の遷移が
含まれるので、これらの遷移が起こらない時に、期待されるパターンが受け取ら
れるパターンと一致しないので、信号線上の障害を検出することができる。
することができる。障害を検出する方法の１つでは、マスタ・チップが受け取っ
た対応するテスト・パターンを、最初に送られたテスト・パターンと比較するこ
とが含まれる。テスト・パターンを送る時に、そのテスト・パターンを、マスタ
・チップのパターン・メモリにも転送することができ、このパターン・メモリに
、スレーブ・チップから受け取る対応するテスト・パターンとの比較のためにテ
スト・パターンを格納することができる。試験が単一方向の場合には、スレーブ
・チップ内のパターン・メモリは期待されるパターンを格納することができる。
比較のために格納された送られてきたテスト・パターンを、受け取られることが
期待される対応するテスト・パターンと一致するように変更することができる（
たとえば、対応するテスト・パターンが、送られたテスト・パターンの反転であ
る場合）。比較は、グループ・ベースで（信号線のグループから受け取られたテ
スト・パターンが、全体として比較される）、または個々の信号線によって行う
ことができる。各パターンに、論理ロー電圧と論理ハイ電圧の間の複数の遷移が
含まれるので、これらの遷移が起こらない時に、期待されるパターンが受け取ら
れるパターンと一致しないので、信号線上の障害を検出することができる。
【００３１】
図５Ａは、ＢＩＳＴシステムの一実施形態の、マスタ・チップと、共通のバス
を共有する複数のスレーブ・チップとの間の試験を示すブロック図である。図で
は、マスタ・チップ２００Ｍが、共通のバスを共有する３つの異なるスレーブ・
チップ（２００Ｓ−１、２００Ｓ−２、および２００Ｓ−３）にテスト・パター
ン３００を同時に送った。各スレーブ・チップ内の受取ユニット２０４は、送ら
れたテスト・パターン３００を受け取った後の指定された時刻に、対応するテス
ト・パターンを返すように構成される。テスト・パターン３００を送る前に、マ
スタ・チップ２００Ｍは、異なるスレーブ・チップが送られたテスト・パターン
３００に応答するシーケンスをプログラムすることができる。たとえば、マスタ
・チップ２００Ｍは、スレーブ・チップ２００Ｓ−１に最初に応答し、スレーブ
・チップ２００Ｓ−２に２番目に応答し、スレーブ・チップ２００Ｓ−３に３番
目に応答するように指示することができる。各スレーブ・チップに、他のスレー
ブ・チップに関して異なる時刻に応答するように指示することによって、バス衝
突を防ぐことができる。さらに、マスタ・チップ２００Ｍは、バス上のさまざま
なスレーブ・チップに関して複数の任意のテスト・シーケンスを作成することが
できる。そのような任意のシーケンスを用いると、通常オペレーション中に遭遇
する可能性が低い条件の下での試験が可能になる。
を共有する複数のスレーブ・チップとの間の試験を示すブロック図である。図で
は、マスタ・チップ２００Ｍが、共通のバスを共有する３つの異なるスレーブ・
チップ（２００Ｓ−１、２００Ｓ−２、および２００Ｓ−３）にテスト・パター
ン３００を同時に送った。各スレーブ・チップ内の受取ユニット２０４は、送ら
れたテスト・パターン３００を受け取った後の指定された時刻に、対応するテス
ト・パターンを返すように構成される。テスト・パターン３００を送る前に、マ
スタ・チップ２００Ｍは、異なるスレーブ・チップが送られたテスト・パターン
３００に応答するシーケンスをプログラムすることができる。たとえば、マスタ
・チップ２００Ｍは、スレーブ・チップ２００Ｓ−１に最初に応答し、スレーブ
・チップ２００Ｓ−２に２番目に応答し、スレーブ・チップ２００Ｓ−３に３番
目に応答するように指示することができる。各スレーブ・チップに、他のスレー
ブ・チップに関して異なる時刻に応答するように指示することによって、バス衝
突を防ぐことができる。さらに、マスタ・チップ２００Ｍは、バス上のさまざま
なスレーブ・チップに関して複数の任意のテスト・シーケンスを作成することが
できる。そのような任意のシーケンスを用いると、通常オペレーション中に遭遇
する可能性が低い条件の下での試験が可能になる。
【００３２】
図５Ｂは、ＢＩＳＴシステムの一実施形態の、マスタ・チップと、共通のバス
を共有しない複数のスレーブ・チップとの間の試験を示すブロック図である。マ
スタ・チップ２００Ｍは、複数のスレーブ・チップ２００Ｓに同時にテスト・パ
ターン３００を送ることができる。スレーブ・チップ２００Ｓ−１、２００Ｓ−
２、および２００Ｓ−３は、それぞれ、異なるバスを介してマスタ・チップ２０
０Ｍに結合される。スレーブ・チップが共通のバスを共有しないので、マスタ・
チップ２００Ｍは、異なる信号ブロック２０５を介してスレーブ・チップのそれ
ぞれにテスト・パターンを駆動することができる。スレーブ・チップによって返
される対応するテスト・パターンを、異なる信号ブロックを介して受け取ること
ができ、関連する受取ユニット２０４によって即座に検証することができる。単
一のマスタ・チップが複数のスレーブ・チップにテスト・パターンを駆動する能
力によって、有利なことに、多数の相互接続の素早い試験が可能になる。
を共有しない複数のスレーブ・チップとの間の試験を示すブロック図である。マ
スタ・チップ２００Ｍは、複数のスレーブ・チップ２００Ｓに同時にテスト・パ
ターン３００を送ることができる。スレーブ・チップ２００Ｓ−１、２００Ｓ−
２、および２００Ｓ−３は、それぞれ、異なるバスを介してマスタ・チップ２０
０Ｍに結合される。スレーブ・チップが共通のバスを共有しないので、マスタ・
チップ２００Ｍは、異なる信号ブロック２０５を介してスレーブ・チップのそれ
ぞれにテスト・パターンを駆動することができる。スレーブ・チップによって返
される対応するテスト・パターンを、異なる信号ブロックを介して受け取ること
ができ、関連する受取ユニット２０４によって即座に検証することができる。単
一のマスタ・チップが複数のスレーブ・チップにテスト・パターンを駆動する能
力によって、有利なことに、多数の相互接続の素早い試験が可能になる。
【００３３】
図６は、高速バス上の２つのマスタ・チップおよび単一のスレーブ・チップの
間のバックツーバック試験を示すブロック図である。いくつかの場合に、両方向
バスが、あるチップがバスに信号を駆動する時と別のチップが同一のバス上で信
号を駆動する時の間にアイドル・サイクルを必要とする場合がある。他の場合に
、別のチップが信号を駆動した直後にあるチップが信号をバス上に駆動すること
ができ、これは、試験がより困難な場合になる可能性がある。高速バスに関連す
る多くのチップに、受取ユニットに関連する入力レジスタおよび送出ユニットに
関連する出力レジスタが含まれる場合がある。図６に示された実施形態では、こ
れらのレジスタが、それぞれの受取ユニット内に含まれる。高速検査のいくつか
の例では、送られたパターンを、まずスレーブ・チップの入力レジスタに格納す
し、その後、比較または起点マスタ・チップへの送り返しが行われる。テスト・
パターンを入力レジスタにサンプリングすることによって、バス・サイクルが消
費されてもよく、テスト・パターンの分析が、第２のバス・サイクルを消費する
ようにしてもよい。これは、第１マスタ・チップからのパターンの送出と、第２
マスタ・チップからのパターンの送出との間のアイドル・バス・サイクルをもた
らす。
間のバックツーバック試験を示すブロック図である。いくつかの場合に、両方向
バスが、あるチップがバスに信号を駆動する時と別のチップが同一のバス上で信
号を駆動する時の間にアイドル・サイクルを必要とする場合がある。他の場合に
、別のチップが信号を駆動した直後にあるチップが信号をバス上に駆動すること
ができ、これは、試験がより困難な場合になる可能性がある。高速バスに関連す
る多くのチップに、受取ユニットに関連する入力レジスタおよび送出ユニットに
関連する出力レジスタが含まれる場合がある。図６に示された実施形態では、こ
れらのレジスタが、それぞれの受取ユニット内に含まれる。高速検査のいくつか
の例では、送られたパターンを、まずスレーブ・チップの入力レジスタに格納す
し、その後、比較または起点マスタ・チップへの送り返しが行われる。テスト・
パターンを入力レジスタにサンプリングすることによって、バス・サイクルが消
費されてもよく、テスト・パターンの分析が、第２のバス・サイクルを消費する
ようにしてもよい。これは、第１マスタ・チップからのパターンの送出と、第２
マスタ・チップからのパターンの送出との間のアイドル・バス・サイクルをもた
らす。
【００３４】
アイドル・バス・サイクルの問題を克服し、したがって、高速バスがバックツ
ーバック転送を行えることを保証するために、図６に示されたものなどの方式を
使用することができる。図６では、２つのマスタ・チップ（２００Ｍ−１および
２００Ｍ−２）が、スレーブ・チップ２００Ｓと共に高速バス・インターフェー
スを試験している。マスタ・チップ２００Ｍ−１は、テスト・パターン３００−
Ａを高速バスの信号線２１１に送ることによって試験を開始することができる。
マスタ・チップ２００Ｍ−１は、即座に、後続バス・サイクルでさらなるテスト
・パターンを送ることによって続けることができる。マスタ・チップ２００Ｍ−
２は、その後、マスタ・チップ２００Ｍ−１による第２の送出の直後のバス・サ
イクルにテスト・パターン３００−Ｂを送ることができる。マスタ・チップ２０
０Ｍ−２は、第１の送出の直後のバス・サイクル中にさらなるテスト・パターン
を送ることができる。所与のテスト・パターンを作ったマスタ・チップによって
、パターン検査を実行することができる。マスタ・チップ２００Ｍ−２による第
２の送出の直後に、スレーブ・チップ２００Ｓが、パターン検査のために対応す
るテスト・パターンをマスタ・チップ２００Ｍ−１に返すことができる。次のバ
ス・サイクルに、スレーブ・チップ２００Ｓが、パターン検査のために対応する
テスト・パターンをマスタ・チップ２００Ｍ−２に返すことができる。各マスタ
・チップがテスト・パターンを２回送出できるようにすることによって、スレー
ブ・チップの入力レジスタへの受け取ったテスト・パターンのサンプリングの時
のアイドル・バス・サイクルを回避することができる。テスト・パターンの転送
をパイプライン化することによって、試験の各バス・サイクルでバスをフルに利
用することができ、バックツーバック転送を高速バス上で行えることを保証する
ことができる。
ーバック転送を行えることを保証するために、図６に示されたものなどの方式を
使用することができる。図６では、２つのマスタ・チップ（２００Ｍ−１および
２００Ｍ−２）が、スレーブ・チップ２００Ｓと共に高速バス・インターフェー
スを試験している。マスタ・チップ２００Ｍ−１は、テスト・パターン３００−
Ａを高速バスの信号線２１１に送ることによって試験を開始することができる。
マスタ・チップ２００Ｍ−１は、即座に、後続バス・サイクルでさらなるテスト
・パターンを送ることによって続けることができる。マスタ・チップ２００Ｍ−
２は、その後、マスタ・チップ２００Ｍ−１による第２の送出の直後のバス・サ
イクルにテスト・パターン３００−Ｂを送ることができる。マスタ・チップ２０
０Ｍ−２は、第１の送出の直後のバス・サイクル中にさらなるテスト・パターン
を送ることができる。所与のテスト・パターンを作ったマスタ・チップによって
、パターン検査を実行することができる。マスタ・チップ２００Ｍ−２による第
２の送出の直後に、スレーブ・チップ２００Ｓが、パターン検査のために対応す
るテスト・パターンをマスタ・チップ２００Ｍ−１に返すことができる。次のバ
ス・サイクルに、スレーブ・チップ２００Ｓが、パターン検査のために対応する
テスト・パターンをマスタ・チップ２００Ｍ−２に返すことができる。各マスタ
・チップがテスト・パターンを２回送出できるようにすることによって、スレー
ブ・チップの入力レジスタへの受け取ったテスト・パターンのサンプリングの時
のアイドル・バス・サイクルを回避することができる。テスト・パターンの転送
をパイプライン化することによって、試験の各バス・サイクルでバスをフルに利
用することができ、バックツーバック転送を高速バス上で行えることを保証する
ことができる。
【００３５】
本発明を、特定の実施形態に関して説明してきたが、これらの実施形態が、例
示的であり、本発明の範囲がこれに制限されないことを理解されたい。説明した
実施形態に対する変形、修正、追加、および改良が可能である。これらの変形、
修正、追加、および改良は請求項に詳細に記載された本発明の範囲に含まれる。
示的であり、本発明の範囲がこれに制限されないことを理解されたい。説明した
実施形態に対する変形、修正、追加、および改良が可能である。これらの変形、
修正、追加、および改良は請求項に詳細に記載された本発明の範囲に含まれる。
【図１】
組込み自己試験（ＢＩＳＴ）機能を有するコンピュータ・システム・マザーボ
ードおよびドーターボードの一実施形態の図である。
ードおよびドーターボードの一実施形態の図である。
【図２】
ＢＩＳＴシステムに関連する機能ユニットの配置を示す、マスタ／スレーブ・
チップの一実施形態のブロック図である。
チップの一実施形態のブロック図である。
【図３】
図２のマスタ／スレーブ・チップの中央論理ユニットの一実施形態のブロック
図である。
図である。
【図４】
ＢＩＳＴシステムの一実施形態の２つのチップの間の相互接続の試験を示すブ
ロック図である。
ロック図である。
【図５Ａ】
ＢＩＳＴシステムの一実施形態の、マスタ・チップと、共通のバスを共有する
複数のスレーブ・チップとの間の試験を示すブロック図である。
複数のスレーブ・チップとの間の試験を示すブロック図である。
【図５Ｂ】
ＢＩＳＴシステムの一実施形態の、マスタ・チップと、共通のバスを共有しな
い複数のスレーブ・チップとの間の試験を示すブロック図である。
い複数のスレーブ・チップとの間の試験を示すブロック図である。
【図６】
高速バス上の２つのマスタ・チップおよび単一のスレーブ・チップの間のバッ
クツーバック試験を示すブロック図である。
クツーバック試験を示すブロック図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年６月２１日（２００２．６．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 11/22 ３７０ Ｇ０１Ｒ 31/28 Ｖ
Ｈ０１Ｌ 21/822 Ｒ
27/04
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，
ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ
Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ
，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，
ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，
ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ
Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ
，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，
ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ
Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ
，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，
ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ
Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ
，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，
ＹＵ，ＺＡ，ＺＷ
(72)発明者 ルイス，ジェイムズ・シイ
アメリカ合衆国・95129・カリフォルニア
州・サン ノゼ・ベニス ウェイ・4499
(72)発明者 ブロニアックジイク，ディビッド
アメリカ合衆国・94043・カリフォルニア
州・マウンテン ビュー・ナンバー11・グ
レディズ アベニュ・175
Ｆターム(参考） 2G132 AA15 AA20 AB01 AC03 AK07
AK15 AK16 AK29 AL12 AL29
5B048 CC03
5B083 AA08 BB06 CC06
5F038 DT07 DT08 DT13 DT15 EZ08
EZ20
【要約の続き】
われる。マスタ・チップおよびスレーブ・チップは、同
一の回路ボードに取り付けられる必要がなく、コンピュ
ータ・システム内のコネクタを介する試験が可能にな
る。
Claims (51)
- 【請求項１】 マスタ・チップと、 前記マスタ・チップに結合されたスレーブ・チップと を含むシステムであって、 通常モードのオペレーション中に、データが、指定されたクロック速度で前記
マスタ・チップから転送され、 前記マスタ・チップが、前記指定されたクロック速度で前記スレーブ・チップ
のポートに第１テスト・パターンを駆動し、かつ、前記指定されたクロック速度
で前記スレーブ・チップの前記ポートから第２テスト・パターンを受け取るよう
に構成され、前記第２テスト・パターンが、前記第１テスト・パターンに対応し
、前記第１テスト・パターンの受取に応答して送られ、 前記マスタ・チップが、前記第２テスト・パターンにエラーが存在するかどう
かを判定するように構成されるシステム。 - 【請求項２】 前記第２テスト・パターンが、前記第１テスト・パターンの
論理反転である、請求項１に記載のシステム。 - 【請求項３】 前記マスタ・チップが、複数の第１テスト・パターンを複数
のスレーブ・チップに同時に駆動するように構成される、請求項１に記載のシス
テム。 - 【請求項４】 前記マスタ・チップが、前記複数のスレーブ・チップから複
数の第２テスト・パターンを同時に受け取るように構成される、請求項３に記載
のシステム。 - 【請求項５】 前記マスタ・チップおよび前記スレーブ・チップが、プリン
ト回路ボードに取り付けられる請求項１に記載のシステム。 - 【請求項６】 前記プリント回路ボードが、ホットプラグ可能である請求項
５に記載のシステム。 - 【請求項７】 前記マスタ・チップが、前記プリント回路ボードの前記コン
ピュータ・システムへのホットプラグに応答して第１テスト・パターンを駆動す
るように構成される請求項６に記載のシステム。 - 【請求項８】 前記マスタ・チップが、自動試験装置（ＡＴＥ）からの信号
に応答して第１テスト・パターンを駆動するように構成される請求項７に記載の
システム。 - 【請求項９】 前記第１テスト・パターンおよび前記第２テスト・パターン
が、複数のビットを含む請求項１に記載のシステム。 - 【請求項１０】 前記第１テスト・パターンおよび前記第２テスト・パター
ンの前記ビットが、複数の信号線にまたがって並列に送られる請求項９に記載の
システム。 - 【請求項１１】 前記マスタ・チップが、中央論理ユニットを含む請求項１
に記載のシステム。 - 【請求項１２】 前記中央論理ユニットが、前記テスト・パターンの生成を
調整する請求項１１に記載のシステム。 - 【請求項１３】 前記マスタ・チップが、グローバル信号に応答して前記テ
スト・パターンを駆動するように構成される請求項１に記載のシステム。 - 【請求項１４】 前記マスタ・チップが、パワーオン・リセットに応答して
前記第１テスト・パターンを駆動するように構成される請求項１３に記載のシス
テム。 - 【請求項１５】 前記マスタ・チップが、前記コンピュータ・システムの初
期電源投入に応答して前記第１テスト・パターンを駆動するように構成される請
求項１に記載のシステム。 - 【請求項１６】 前記第１テスト・パターンおよび前記第２テスト・パター
ンが、論理ハイ電圧と論理ロー電圧との間の複数の遷移を含む請求項１に記載の
システム。 - 【請求項１７】 前記マスタ・チップが、前記遷移の１つまたは複数が発生
しない時に、前記マスタ・チップを前記スレーブ・チップに結合する信号線の障
害を検出するように構成される請求項１６に記載のシステム。 - 【請求項１８】 前記マスタ・チップが、テスト・パターンを送出する前に
前記論理ハイ電圧を下げるように構成される請求項１６に記載のシステム。 - 【請求項１９】 前記マスタ・チップが、セットアップ時間を測定するよう
に構成される請求項１８に記載のシステム。 - 【請求項２０】 前記マスタ・チップが、テスト・パターンを送出する前に
前記論理ハイ電圧を上げるように構成される請求項１６に記載のシステム。 - 【請求項２１】 前記マスタ・チップが、ホールド時間を測定するように構
成される請求項２０に記載のシステム。 - 【請求項２２】 前記マスタ・チップおよび前記スレーブ・チップが、高速
バス上の試験用に構成される請求項１に記載のシステム。 - 【請求項２３】 前記マスタ・チップおよび前記スレーブ・チップが、バッ
クツーバック転送用に構成される請求項２２に記載のシステム。 - 【請求項２４】 システムの信号相互接続を試験する方法であって、 第２チップに電気的に結合された第１チップから前記第２チップのポートへ第
１テスト・パターンを駆動すること、 前記第２チップから前記第１チップへ第２テスト・パターンを駆動し、前記第
２テスト・パターンが、前記第２チップが前記第１テスト・パターンを受け取る
ことに応答して前記第２チップによって駆動されること、 前記第１チップで前記第２テスト・パターンを受け取ること、 前記第２テスト・パターンが誤っているかどうかを判定することを含み、通常
モードのオペレーション中に、データが、指定されたクロック速度で前記第１チ
ップから転送され、 前記第１テスト・パターンおよび前記第２テスト・パターンの駆動と前記第１
テスト・パターンおよび前記第２テスト・パターンの前記受取とが、前記指定さ
れたクロック速度で行われる方法。 - 【請求項２５】 前記第１テスト・パターンおよび前記第２テスト・パター
ンが、論理ハイ電圧と論理ロー電圧との間の複数の遷移を含む請求項２４に記載
の方法。 - 【請求項２６】 前記遷移が発生しない時に、前記第１チップを前記第２チ
ップに結合する信号線上で障害が検出される請求項２５に記載の方法。 - 【請求項２７】 前記第１テスト・パターンおよび前記第２テスト・パター
ンが、複数のデータ・ビットを含む請求項２４に記載の方法。 - 【請求項２８】 前記複数のデータ・ビットの個々のデータ・ビットが、前
記第１テスト・パターンおよび前記第２テスト・パターンの送出中にマスクされ
る請求項２５に記載の方法。 - 【請求項２９】 前記第１チップが、複数のテスト・パターンを複数の第２
チップに同時に駆動するように構成される請求項２８に記載の方法。 - 【請求項３０】 前記第１チップが、前記複数の第２チップから複数のテス
ト・パターンを同時に受け取るように構成される請求項２９に記載の方法。 - 【請求項３１】 前記試験が、自動試験装置からの信号によって呼び出され
る請求項３０に記載の方法。 - 【請求項３２】 前記試験が、グローバル信号によって呼び出される請求項
２４に記載の方法。 - 【請求項３３】 前記試験が、前記プリント回路アセンブリが挿入される前
記コンピュータ・システムのパワーオン・リセットによって呼び出される請求項
３２に記載の方法。 - 【請求項３４】 前記試験が、前記コンピュータ・システムの初期電源投入
によって呼び出される請求項３２に記載の方法。 - 【請求項３５】 前記第１チップおよび前記第２チップが、プリント回路ボ
ードに取り付けられる請求項２５に記載の方法。 - 【請求項３６】 前記試験が、前記コンピュータ・システムへの前記プリン
ト回路ボードのホットプラグによって呼び出される請求項３５に記載の方法。 - 【請求項３７】 前記第１チップが、前記第２チップのそれぞれが前記第２
テスト・パターンを前記第１チップに駆動するシーケンスをプログラムするよう
に構成される請求項２９に記載の方法。 - 【請求項３８】 前記第２チップのそれぞれが、前記第１チップによってプ
ログラムされた前記シーケンスで前記第２テスト・パターンを駆動するように構
成される請求項３７に記載の方法。 - 【請求項３９】 テスト・パターンの送出の前に前記論理ハイ電圧を下げる
こと、およびセットアップ時間を測定することをさらに含む請求項２５に記載の
方法。 - 【請求項４０】 テスト・パターンの送出の前に前記論理ハイ電圧を上げる
こと、およびホールド時間を測定することをさらに含む請求項２５に記載の方法
。 - 【請求項４１】 コンピュータ・システム内の相互接続の組込み自己試験（
ＢＩＳＴ）用に構成された集積回路であって、 テスト・パターンを生成するように構成された中央論理ユニットと、 前記中央論理ユニットに結合され、前記中央論理ユニットから生成されたテス
ト・パターンを受け取り、かつ、前記生成されたテスト・パターンを１つまたは
複数の信号線にまたがって１つまたは複数のスレーブ・チップに送るように構成
される、少なくとも１つの送出ユニットと、 前記中央論理ユニットに結合され、１つまたは複数のスレーブ・チップからの
１つまたは複数の返されたテスト・パターンを受け取り、かつ、前記生成された
テスト・パターンに対応する前記返されたテスト・パターンを前記中央論理ユニ
ットに送るように構成される、少なくとも１つの受取ユニットと、 前記中央論理ユニットに結合され、信号ブロックに制御信号を駆動するように
構成される、少なくとも１つの制御論理ユニットとを含む集積回路。 - 【請求項４２】 前記送出ユニット、受取ユニット、および制御論理ユニッ
トのそれぞれが、単一の信号ブロックに関連し、前記信号ブロックのそれぞれが
、それぞれがデータのビットに対応する１つまたは複数の信号接続を含む請求項
４１に記載の集積回路。 - 【請求項４３】 前記集積回路が、コンピュータ・システムへの挿入に適合
されたプリント回路ボードに取り付けられる請求項４１に記載の集積回路。 - 【請求項４４】 前記コンピュータ・システムが、通常モードのオペレーシ
ョンおよび試験モードのオペレーションを含み、前記通常モードのオペレーショ
ンが、指定されたクロック速度を有する請求項４３に記載の集積回路。 - 【請求項４５】 前記集積回路が、前記指定されたクロック速度で、テスト
・パターンを送り、テスト・パターンを受け取るように構成される請求項４４に
記載の集積回路。 - 【請求項４６】 前記生成されたテスト・パターンおよび前記返されたテス
ト・パターンのそれぞれが、論理ハイ電圧と論理ロー電圧との間の複数の遷移を
含む請求項４１に記載の集積回路。 - 【請求項４７】 前記集積回路が、前記遷移が発生しない時に相互接続の障
害を検出するように構成される請求項４６に記載の集積回路。 - 【請求項４８】 前記集積回路が、テスト・パターンの送出の前に前記論理
ハイ電圧を下げるように構成される請求項４６に記載の集積回路。 - 【請求項４９】 前記集積回路が、セットアップ時間を測定するように構成
される請求項４８に記載の集積回路。 - 【請求項５０】 前記集積回路が、テスト・パターンの送出の前に前記論理
ハイ電圧を上げるように構成される請求項４９に記載の集積回路。 - 【請求項５１】 前記集積回路が、ホールド時間を測定するように構成され
る請求項５０に記載の集積回路。
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