CN1849520B - 用于执行互连测试的方法和设备 - Google Patents

Abstract

本发明提供一种配置为允许测试系统中的部件之间互连的方法和装置。本发明利用该系统的第一部件中的已知模式源例如模式缓冲器和位于该系统的第二部件中的捕获缓冲器。

Description

用于执行互连测试的方法和设备

技术领域

本发明涉及电子设备的测试。

背景技术

在电子设备的制造中，对制造的设备的正确操作执行测试以便保持预期的质量水平是有益的。测试可以在各个电子部件、子系统和完整系统上执行。由于子系统和系统的测试包括多个部件之间的互连测试，所以已经开发了有助于这种测试的技术。

用于测试多个部件之间互连的技术的一个例子被称为边界扫描。边界扫描包括根据已建立的边界扫描标准来提供寄存器和支持部件中的电路，该边界扫描标准比如是基于联合测试行动组(JTAG)的提议而开发的电气和电子工程师协会(IEEE)标准1149.1。用于边界扫描的部件可配置为使用测试存取端口(TAP)来在该部件的输入/输出(I/O)管脚上输出数字信号或接收作为输入的数字信号。该TAP包括五个管脚，这五个管脚包括如下管脚：测试数据输入(TDI)、测试数据输出(TDO)、测试模式选择(TMS)、测试时钟(TCK)和测试复位(TRST)。两个部件之间的互连测试是通过将第一部件配置为输出指定逻辑电平的信号以及将第二部件配置为接收作为输入的该信号和识别该信号的接收逻辑电平来完成的。外部测试控制器将输出信号的逻辑电平与输入信号的接收逻辑电平做比较，以确定部件之间的互连是否正在正确地传递该信号。为边界扫描而提供的寄存器是配置为作为移位寄存器来操作的，既在部件之内又在数个部件之间允许输出信号和输入信号的数据得以经过边界扫描链来移位。

然而，随着部件通信的数据速率增加，提供边界扫描测试的能力变得越来越困难。而且，这样增加的数据速率对于互连则要求甚至更高的性能标准，这样的测试因此受到阻碍。在没有有效的测试技术时，装配产量将会降低，并且总的制造成本将会增加。同样，一些IC器件比如存储器件常常由于封装和硅成本以及与边界扫描宏相关联的复杂性而并不支持附加的管脚。因此，需要一种在现代电子设备中提供先进测试能力的技术。

附图说明

通过参照附图，可更好地理解本发明，并且使得它的特征对于本领域的技术人员变得明显。

图1是图示了根据本发明实施例配置为允许互连测试的系统的框图。

图2是图示了可在其中实践本发明的一个或多个实施例的测试环境的框图。

图3是图示了根据本发明实施例配置为允许互连测试的存储器系统的框图。

图4是图示了根据本发明至少一个实施例用于互连测试的方法的流程图。

图5是图示了根据本发明实施例的方法的流程图。

图6是图示了根据本发明实施例的方法的流程图。

相同标号在不同的图中的使用标示了相似或相同的项目。

具体实施方式

本发明提供了配置为允许系统中的多个部件之间进行互连测试的方法和装置。本发明利用了该系统的第一部件中的已知模式源(例如模式缓冲器)以及位于该系统的第二部件中的捕获缓冲器。本发明不再需要引入与现存的输入和输出路径相符合的附加逻辑电路，并且避免了关键输入和输出电路的附加电加载，由此消除了由这种电路的引入可能引入的性能局限。同样，本发明的实施例能够通过去除与测试路径相串联的移位寄存器的长链来允许更快速的系统测试。同样，本发明的实施例可实施为不需要遵守由边界扫描技术强制的特殊管脚要求，从而允许使用更少的管脚和可以再利用现存管脚，这些现存管脚例如是用于实施现存通信路径而与正在测试的互连(比如串行链路)无关的现存管脚。

而且，本发明的实施例可特别地适合于在存储器系统中使用，这既是因为实施现有测试技术的尝试在存储器系统中将导致性能下降，也是因为通过提供一种用于测试在存储器系统中通常大量存在的互连导线的有效技术能带来益处。

本发明的实施例是有益的，因为它们能够提供“全速(at speed)”接线测试，换句话说，能够使用具有相似的交流电(AC)特征(包括频率)的信号，作为预计在这些设备的正常操作中存在的信号，来对互连执行测试。

图1是图示了根据本发明实施例配置为允许互连测试的系统的框图。该系统包括经由互连103耦合于第二部件102的第一部件101。第一部件101包括第一核心电路104、第一接口电路106、以及将第一核心电路104耦合到第一接口电路106的第一通信路径105。第二部件102包括经由第二通信路径108耦合到第二接口电路109的第二核心电路107。第一部件101的第一接口电路106耦合到互连103，并且经由互连103提供对第二部件102的通信。第二部件102的第二接口电路109耦合到互连103，并且经由互连103提供与第一部件101的通信。

在至少一个实施例中，互连103包括：互连122，配置为将信息从第一部件101传达到第二部件102；以及第二互连123，配置为将信息从第二部件102传达到第一部件101。在至少一个实施例中，第一通信路径105包括第一发射通信路径110和第一接收通信路径111。第一发射通信路径110可包括第一多路复用器118，该第一多路复用器118被配置为从第一发射通信路径110和耦合于模式缓冲器119的输出的输入126中选择输入。多路复用器118在节点124处提供输出，该输出是第一发射通信路径110的继续。第一发射捕获缓冲器114耦合到节点124或者在没有多路复用器118时耦合到第一发射通信路径110。第一接收捕获缓冲器115耦合到第一接收通信路径111。

在至少一个实施例中，第二通信路径108包括第二接收通信路径112和第二发射通信路径113。第二发射通信路径113可包括多路复用器120，该多路复用器120被配置为从第二发射通信路径113和耦合到第二模式缓冲器121的输入127中选择输入。第二多路复用器120在节点125处提供输出，该输出是第二发射通信路径113的继续。第二发射捕获缓冲器116耦合到节点125或者在没有多路复用器120时耦合到第二发射通信路径113。第二接收捕获缓冲器117耦合到第二接收通信路径112。

在至少一个实施例中，第一部件101包括提供第一缓冲器控制信号132的第一事件触发器电路128。第一缓冲器控制信号132耦合到第一模式缓冲器119、第一发射捕获缓冲器114和第一接收捕获缓冲器115中的至少一个缓冲器，并且可用来控制这些单元中的一个或多个。在本发明的至少一个实施例中，第二部件102包括提供第二缓冲器控制输出133的第二事件触发器电路129。第二缓冲器控制输出133耦合到第二模式缓冲器121、第二发射捕获缓冲器116和第二接收捕获缓冲器117中的至少一个缓冲器，并且可用来控制这些单元中的一个或多个。第一部件101的第一事件触发器电路128和第二部件102的第二事件触发器电路129可通过串行链路比如双向串行链路或单向串行链路来耦合。单向电路的例子包括单向链路130和单向链路131。这样的链路可用来协调第一部件101和第二部件102的操作以便于互连测试。第一部件101和第二部件102还可具有其他链路，例如链路134和链路135。在至少一个优选实施例中，链路130、131、134和135中的一些或全部实施为串行链路。串行链路一般将互连的复杂性最小化，由此增加可靠性，这能够提供用以引导其他(通常是更为复杂的)互连测试的更鲁棒的方式。

在正常操作中，第一部件101的第一核心电路104经过多路复用器118和节点124在第一发射通信路径110上发送信息到第一接口电路106。第一接口电路106在互连122上传输信息到第二部件102的第二接口电路109。从第二接口电路109，该信息在第二接收通信路径112上发送到第二核心电路107。同样地，第二部件102的第二核心电路107经过多路复用器120和节点125在第二发射通信路径113上发送信息到第二接口电路109。第二接口电路109经由互连123传输信息到第一部件101的第一接口电路106。第一接口电路106在第一接收通信路径111上发送信息到第一核心电路104。然而，为了使这样的正常操作是可能的，互连122和123不能出现阻碍这种通信的故障。因此，可根据本发明的一个或多个实施例来对互连122和123执行测试。

为了执行互连103或其一部分的测试，在第一部件101的节点124处提供测试模式。第一模式缓冲器119可加载有第一模式，该第一模式接着经由第一多路复用器118的输入126输出，从而可在节点124处提供它。将节点124处存在的第一模式提供给第一接口电路106，该第一接口电路106经由互连122将第一模式传输到第二部件102的第二接口电路109。第二接口电路109将该模式传递到允许由第二接收捕获缓冲器117接收的第二接收通信路径112。

可选地，相反方向上的互连测试，比如互连123的测试，可与互连122的测试同时地或者在不同时间完成。为了执行这样的测试，在节点125处提供第二模式。这样的模式可通过将第二模式加载到第二模式缓冲器121中来提供，该第二模式缓冲器121将第二模式提供给多路复用器120的输入127。多路复用器120配置为传递第二模式到节点125，该节点125将第二模式提供给第二接口电路109。第二接口电路109经由互连123将第二模式传输到第一部件101的第一接口电路106。第一接口电路106将第二模式的信息传递到允许在第一接收捕获缓冲器115处接收第二模式的第一接收通信路径111。

为了使互连测试具有意义，需要将足以传达第二接收捕获缓冲器117中所捕获的第一模式的有意义细节的信息与由第一接口电路106传输的第一模式放在一起作比较。在一个实施例中，与第二接收捕获缓冲器117中所捕获的第一模式有关的信息可例如经由互连123、链路131或链路135传送到第一部件101，用于第一部件101中的比较，或者传送到另一部件用于比较。可选地，与从第一接口电路106传输的第一模式有关的信息可经由不同于互连122的路径例如串行链路130或串行链路134传送到第二部件102，便于第二部件102处的比较，或者可传送到另一部件用于比较。

类似地，与从第二接口电路109传输的第二模式有关的信息与第一接收捕获缓冲器115中所捕获的第二模式有关的信息需要在一个共同的位置被放在一起以允许进行比较。整个捕获或传输的模式可被传送用于比较，或者一些其他代表性信息，例如从捕获或传输的模式中计算的值，比如循环冗余校验(CRC)值或其他校验和值，可被传送并用于比较。

图2是图示了可在其中实践本发明的一个或多个实施例的测试环境的框图。该测试环境包括计算机201、通用接口总线(GPIB)控制器202、串行控制链路(SCB)控制器203、环境箱205、测试子系统206、示波器207、电源208、频率源209、串行外围接口(SPI)210、系统控制总线211、电压电流和温度监视电路213、受测器件芯片组214、可选功率接口215和可选时钟接口216。

计算机201经由串行链路217耦合到环境箱205，该环境箱205控制着测试子系统206的环境条件，例如温度和湿度。计算机201经由PCMCIA接口218耦合到系统控制总线控制器203。系统控制总线控制器203经由串行接口221耦合到测试子系统206的SPI 210。串行控制总线控制器203经由总线222耦合到系统控制总线211。计算机201经由通用串行总线(USB)219耦合到GPIB控制器202。

GPIB控制器202经由GPIB 220耦合到示波器207、电源208和频率源209。示波器207可选择性地耦合到测试子系统206内可能需要电测量的任一点，例如DUT芯片组214内的测试点。电源208可由GPIB控制器202控制，以将功率总线224处的可选功率输出提供给可选功率接口215。可选功率接口215允许选择机载功率(例如来自测试子系统206内的功率)或外部功率(例如来自功率总线224)。

频率源209可由GPIB控制器202控制，以经由时钟接口225将可选信号提供给测试子系统206。可选时钟接口216允许在机载时钟信号(例如测试子系统206内生成的时钟信号)与外部时钟信号(例如经由时钟接口225提供的时钟信号)之间进行选择。可选功率接口215可配置为提供功率给DUT芯片组204。可选时钟接口216可配置为提供时钟信号给DUT芯片组214。电压、电流和温度监视电路213可配置为监视DUT芯片组214的电压、电流和温度参数。SPI 210和系统控制总线211可用来与DUT芯片组214传送信息以及控制测试子系统206内的测试操作。PCMCIA接口218、SCB控制器203、串行接口221、SPI 210、总线222和系统控制总线211可用来提供与图1的串行链路130、131、134和135中的任一个或多个相似的通信能力。

图3是图示了根据本发明实施例配置为允许互连测试的存储器系统的框图。图3的存储器系统包括存储器控制器301、存储器设备302、以及将存储器控制器301耦合到存储器设备302的互连303。互连303包括串行链路336、控制总线337和数据总线338。存储器控制器301包括核心电路304、接口电路306、以及将核心电路304耦合到接口电路306的通信路径305。接口电路306将存储器控制器301耦合到互连303。

在本发明的至少一个实施例中，通信路径305包括发射通信路径310和接收通信路径311。在一些实施例中，发射通信路径310包括多路复用器318。多路复用器318产生输出324，该输出324是发射通信路径310的继续。核心电路304耦合到发射通信路径310，该发射通信路径310在这些示例中经由多路复用器318和输出324耦合到接口电路306。接口电路306耦合到接收通信路径311，该通信路径311耦合到核心电路304。多路复用器318被配置为在包括发射通信路径310的输入和输入326之间进行选择，该输入326耦合到模式缓冲器319并从中接收模式。输出324、或者在没有多路复用器318时发射通信路径310耦合到发射捕获缓冲器314。接收通信路径311耦合到接收捕获缓冲器315。

在本发明的至少一个实施例中，存储器控制器301还包括事件触发器电路328，该事件触发器电路328将控制信号332提供给多路复用器318、发射捕获缓冲器314和接收捕获缓冲器315中的一个或多个。事件触发器电路328被配置为允许多路复用器318、发射捕获缓冲器314和/或接收捕获缓冲器315的操作使得能进行互连测试。事件触发器电路的控制例如可经由耦合到存储器控制器301的串行总线334来完成。

图4是图示了根据本发明的至少一个实施例用于互连测试的方法的流程图。该方法通过在步骤401中加载第一部件模式缓冲器来开始，其中第一部件例如可以是控制器。可选步骤402包括加载第二部件模式缓冲器，其中第二部件可以是不同于第一部件的系统部件，例如图形处理器。可选步骤403包括设置用以接收模式的捕获缓冲器。步骤404包括发射一模式。在本发明的至少一个实施例中，该模式是从模式缓冲器发射。步骤405包括捕获该模式。在本发明的至少一个实施例中，该模式是在接收捕获缓冲器中捕获。在包括存储器系统的至少一个实施例中，该模式是在存储器设备中捕获。

步骤406包括将与发射的模式和捕获的模式有关的信息放到一起。在本发明的至少一个实施例中，步骤406包括将捕获的模式传回到发射过该发射的模式的部件。可选地，足以代表所捕获的模式的其他信息可传回到发射过该发射的模式的部件，例如可传送所捕获的模式的加密形式或压缩表示。这种压缩表示的例子包括CRC值和其他校验和信息。在本发明的至少一个实施例中，所发射的模式可传送到保持所捕获的模式的部件。可选地，可传送所发射的模式的加密或压缩版本。在本发明的至少一个实施例中，与发送的模式和捕获的模式有关的信息可传送到另一部件。

步骤407包括将捕获的模式与发射的模式做比较。可选地，与发射的模式有关的信息，比如其加密或压缩版本，可与捕获的模式有关的信息，比如其加密或压缩版本做比较。步骤408包括基于该比较来识别互连故障。根据基于捕获的模式与发射的模式的比较来识别的任何差异可以做出推断。

例如，如果该模式是在并行总线上传输，并且捕获的模式的一个比特总是保持为零，无论传输的模式的相应比特值以及传输的模式的其他比特值如何，则可推断与保持为零的该比特相应的互连部分是短接地。同样地，可推断无论传输的模式的比特值如何，总保持为一的比特相应的互连部分是短接到电源或其他高逻辑电平。作为另一例子，如果捕获的模式的至少一个比特值表现出对于传输的模式的相应比特之外的其他传输的模式的比特值具有一些依赖，则可推断与表现出该依赖的该比特相应的互连部分短接到与其他比特相应的另一互连部分。

本发明的一个或多个实施例进一步包括步骤409至414。步骤409包括将第二模式加载到第一控制器模式缓冲器中。第二模式可类似于或不同于步骤401中加载的模式。步骤410包括经由串行链路将第二模式加载到存储器设备中。步骤411包括执行存储器读操作。步骤412包括捕获从存储器设备接收的第二接收的模式。步骤413包括将第二捕获的模式与在步骤410中经由串行链路加载到存储器设备中的第二模式做比较。步骤414包括基于步骤413的比较来识别任一互连故障。应当注意，图4的方法的至少一个实施例可以使用任意两个或更多个系统部件来实现，例如任意两个集成电路器件。

图5是图示了根据本发明实施例的方法的流程图。步骤501包括将第一模式加载到第一部件的模式缓冲器中。步骤502包括将第二模式加载到第二部件的模式缓冲器中。步骤503包括启动第一部件中的捕获缓冲器。步骤503可包括步骤504和/或505。步骤504包括启动第一部件中的输入捕获缓冲器。步骤505包括启动第一部件中的输出捕获缓冲器。步骤506包括启动第二部件中的捕获缓冲器。步骤506可包括步骤507和/或508。步骤507包括启动第二部件中的输入捕获缓冲器。步骤508包括启动第二部件中的输出捕获缓冲器。步骤509包括在第一部件与第二部件之间传输模式。步骤509可包括步骤510和/或511。步骤510包括将第一模式从第一部件传输到第二部件。步骤511包括将第二模式从第二部件传输到第一部件。步骤512包括从第一部件中提取第一捕获模式。步骤513包括从第二部件中提取第二捕获模式。步骤514包括将第二捕获模式与第一模式做比较。步骤515包括将第一次捕获模式与第二模式做比较。步骤516包括识别任一互连故障。互连故障可基于步骤514和/或515中执行的比较来识别。

图6是图示了根据本发明实施例的方法的流程图。步骤601包括将第一模式加载到存储器控制器模式缓冲器中。步骤602包括经由串行链路将存储器设备设定为接线测试模式。步骤603包括经由控制总线将第一模式从存储器控制器传送到存储器设备。步骤604包括在存储器设备处捕获第一模式。步骤605包括经由串行链路将捕获的第一模式从存储器设备传送到存储器控制器。步骤606包括将捕获的第一模式与在步骤603中传送的第一模式做比较。

步骤607包括将第二模式加载到存储器控制器模式缓冲器中。第二模式可类似于或不同于第一模式。如果第二模式类似于第一模式并且第一模式保持于存储器控制器模式缓冲器中，则省略步骤607。步骤608包括经由串行链路将第二模式从存储器控制器传送到存储器设备。步骤609包括在存储器设备处存储第二模式。步骤610包括经由数据总线将第二模式从存储器设备传送到存储器控制器。步骤610可包括步骤611。步骤611包括执行读操作以经由数据总线将第二模式从存储器设备传送到存储器控制器。步骤612包括在存储器控制器处捕获第二模式。步骤613包括将捕获的第二模式与在步骤608中传送的第二模式做比较。步骤614包括确定任一互连故障。互连故障可基于在步骤613中执行的比较来识别。

在本发明的一个或多个实施例中，可以多种方式中的任一种来评定与捕获的模式有关的信息。例如，可将与捕获的模式有关的信息与固定存储器中存储的嵌入信息做比较，该固定存储器比如是只读存储器(ROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、电可改写可编程只读存储器(EAPROM)、闪存或者其他固定或半固定存储器。作为另一例子，可将与捕获的模式有关的信息与预加载的信息做比较，该预加载的信息是在捕获所捕获的模式之前加载的，并且准备在捕获的模式已被捕获之后与捕获的模式或与捕获的模式相关的信息做比较。作为另一例子，可将与捕获的模式有关的信息与为了在捕获的模式已被捕获之后进行比较而加载的信息做比较。

作为另一例子，可将与捕获的模式有关的信息与代表正在用于测试的该模式的加密或压缩信息做比较。代表正在用于测试的该模式的加密信息的例子包括：可解密用以获得正在用于测试的原始模式的加密形式；以及未提供解密的单向加密形式。代表正在用于测试的该模式的压缩信息的例子包括CRC值和其他校验和值。

作为另一例子，与捕获的模式有关的信息的比较可作为内置自测试(BIST)过程的一部分来执行。在这样的情况下，与捕获的模式有关的信息可以与在BIST过程中使用的其他信息做比较，该BIST过程关联回到正在用于测试的该模式。作为另一例子，确定性模式的序列可用于测试。例如，由模式代表的值，比如二进制值，可递增或递减以生成每个连续的模式。由于确定性模式的序列还能够使用可预测编码来生成，所以可使用如灰度码。确定性模式序列的使用允许该序列得以在正在测试的互连上传输之前在该系统中的一点处以及可选地在其中能够将该模式与捕获的模式做比较的该系统中的一点处生成。作为又一例子，可将与当前捕获的模式有关的信息与从先前捕获的模式导出的信息做比较。作为又一例子，可使用静态测试模式，允许所捕获的模式总是得以与相同的标准做比较。

根据本发明的至少一个实施例，可对于各类互连执行测试。例如，互连可包括支持电磁通信的任一类型的介质或媒体。更多具体例子包括射频(RF)互连、无线互连、超宽带(UWB)互连、光互连，但是在至少一个优选实施例中包括电传导互连。

根据本发明的至少一个实施例，各种路径可存在于设备之间。例如，这样的路径可包括一个或多个串行链路和/或一个或多个并行总线。这样的路径可以用多种方式传送信号。例如，信号可作为电流、相对于某个基准比如地电压的电压、差分电压进行传送或以另一形式来传送。其他形式可适用于其他类型的媒体。例如，信号可通过电磁能量的大小来代表，或者通过使用某一调制形式对该信号执行调制来代表，调制形式比如幅度调制、频率调制、相位调制、脉冲调制、脉冲编码调制或某一其他调制形式。

尽管这里描述的本发明的至少一个实施例具有点对点架构(即两个部件之间的直接连接)，但是本发明还可用各种类型的架构来实现。例如，一个或多个第一部件可经由一个或多个点对点和/或一个或多个多点总线来耦合到一个或多个第二部件。多点总线提供了经由这样的总线来连接多于两个部件的能力。利用点对点连接或多点连接，可以进行许多配置。例如，一个第一部件或第一类型的部件可通过点对点互连来耦合到一个第二部件或第二类型的部件。作为另一例子，多个第一部件或第一类型的部件可经由多点互连、多个点对点互连或其组合来耦合到一个第二部件或第二类型的部件。作为又一例子，第一部件或第一类型的部件可经由多点互连、多个点对点互连或其组合来耦合到多个第二部件或第二类型的部件。作为再一例子，多个第一部件或第一类型的部件可经由一个或多个多点互连、多个点对点互连或其组合来耦合到多个第二部件或第二类型的部件。

根据本发明的至少一个实施例，用于互连测试的方法和设备有利地利用部件之间多个互连的多样性(diversity)来识别和隔离这些多个互连内的互连故障。例如，在由两个或更多路径比如总线或链路(可包括串行链路和/或并行总线)耦合的设备之间，测试模式或与之有关的信息可在第一总线上从第一部件传送到第二部件，并且该测试模式或与之有关的信息可在第二总线上从第二部件传送到第一部件，由此允许不同路径上通信结果的比较发生在第一部件处。作为另一例子，该测试模式或与之有关的信息可在第一总线上从第一部件传送到第二部件，并且该测试模式或与之有关的信息可在第二总线上从第一部件传送到第二部件，允许基于不同路径上的通信的比较发生在第二部件处。

根据本发明的一个或多个实施例，这里描述的技术可应用于电路板上的集成电路之间的测试。这样的电路板可包括印刷电路板、其子集(比如多芯片模块)或者其超集(比如包括多个互连电路板的系统)。作为另一例子，本发明的一个或多个实施例可用包括控制器和一个或多个存储器设备的存储器系统来实现，并且可用来测试该控制器与该一个或多个存储器设备之间的互连。作为另一例子，本发明的一个或多个实施例可用来测试由串行链路链接的部件。

根据部件之间提供的互连数目，数个互连上的通信多样性的优点可以用来顺序地测试各种互连。例如，串行链路可首先加以测试，接着用来测试并行总线，例如通过在串行链路上在一个方向上传输该模式以及在并行总线上在相反方向上传输该模式。同样地，也可测试多个串行链路或多个并行总线。通过顺次地确认每个总线的完整性，可准确地识别表现出互连故障的总线。即使部件之间的多个路径是不可用的，本发明的一个或多个实施例仍可用来识别和隔离在部件之间存在的该总线内的任一互连故障。例如，通过在一个方向上在该总线上传送该模式、改变该模式、接着在相反方向上在该总线上传送该模式，可识别和隔离存在的任一互连故障的具体性质。例如，通过在该模式在一个方向上和在另一方向上的传输之间调换比特次序，以及通过使用不同的模式或不同的调换来执行多个测试，能够确定存在的任一互连故障的精确性质。

使用串行链路和并行总线二者的多样性用于测试的另一优点在于可识别仅影响串行或并行总线的错误。例如，可识别时序错误或波形失真错误，比如可能出现在串行链路上的由上冲(over shoot)或下冲(under shoot)引发的错误。同样地，可识别诸如由于并行总线上存在的比特的某些组合而出现的模式引发的错误的错误。通过执行多个测试循环和改变所用的测试模式，可生成适于为特定类型总线来识别特定类型故障的测试模式并用来识别这些故障的具体性质及其位置。

根据本发明的一个或多个实施例，可使用等于或大于互连总线宽度的缓冲器宽度来执行测试，或者可使用具有比该总线宽度小的缓冲器宽度的缓冲器。例如可以将具有比该总线宽度小的缓冲器宽度的缓冲器，比如模式缓冲器或捕获缓冲器多路复用到该总线上，从而可执行多个测试循环以测试整个总线宽度。这样的多个测试循环可使用相同模式或不同模式来执行。

本发明的一个或多个实施例可以这样的方式来实践：在正在测试的系统内不引入将造成性能局限的附加部件。因此，该系统的测试和正常操作可使用相同的性能参数来执行，由此将性能最大化。通过能够以受测部件正常操作时的完全速度来执行测试(即“全速”测试)，可作出该系统的性能的有效评价。不但可确定直流(DC)互连故障，比如开路或短路，而且还可观察到AC性能特征。例如，通过使用所发送的模式来执行测试以具有与在正常操作期间发送的信息相似的AC特征，甚至可识别包括复阻抗的互连故障。例如，可识别电抗互连故障，比如电容或电感互连故障。这样的故障的例子将包括可能干扰部件之间高频通信的过量寄生电容。

根据本发明的一个或多个实施例，相似或不同的时序可用来传输和捕获正在用于测试的模式。例如，捕获缓冲器可以针对发射的模式的每个传输来捕获多于一个的样本。作为例子，通过使捕获缓冲器以高速率采样，可观察到继发射的模式的传输之后的动态扰动，比如上冲和下冲。通过调整该模式的传输和采样的时序和频率，可执行时域分析，例如得到另外可使用时域反射计技术获得的此类信息。这样的时域分析可用来获得该互连的空间表征，例如允许沿着互连的故障位置得以识别。

应当注意，根据本发明的至少一个实施例的时域分析相对于传统的时域反射计提供的一个优点在于，能够使用耦合到该互连的实际电路，而不是依赖于可能产生人工测试结果的外部测试装置，执行该互连的实际测量。可通过使用不同模式全速执行互连测试以及积累捕获模式信息，以合成所捕获的模式的特征的眼图，来执行时域分析。通过调整用来传输或捕获模式的时序，例如通过调整基准时钟，在这样的眼图中可观察到设置(setup)和保持时间特征。可解译眼图以识别互连故障。例如，如果电路板上的传导互连轨迹超出边缘(over edged)，则眼的高度将较小。如果电路板的传导互连轨迹在边缘以内(under edged)，则眼的宽度将较小。相对于传统时域反射计技术提供的另一优点在于，可同时分析大量互连导体。

根据这里描述的本发明的方方面面，本发明的一个或多个实施例可用来识别各种不同类型的互连故障。这些各种类型的故障可包括开路故障、短路故障、电源或接地故障、模式引发的故障、与AC有关的故障、间发故障及其空间表征。例如，可识别开路故障，比如断裂的导体或表现出异常高电阻的导体。作为另一例子，短路故障，另一导体比如短接到另一导体的导体，比如另一互连导体、接地导体、电源导体或一些其他导体。作为另一例子，电源或接地故障可包括由于电源或接地供应不足造成的故障，比如电源或接地导体中的静态或动态异常，这些异常影响该模式在传输和/或接收时的质量。

作为另一例子，模式引发的故障可能在模式中比特的特定组合将产生不可靠的操作时出现。作为另一例子，与AC有关的故障可包括电容故障，比如那些可能由于电路板轨迹的不当间隔而出现的故障，这可能是由电路板的蚀刻过量或蚀刻不足造成的。与AC有关的故障还可包括电感故障以及有损耗的电介质故障。作为又一例子，间发故障可包括可能出现的机械性质的故障。例如，当系统或其一部分受到机械震动或摇摆以及与热有关的故障时，影响半导体的特性，其中随着温度发生变化和材料发生膨胀或收缩，所述与热有关的故障可能表征出自身来。不仅可能存在这样广泛多样的故障，而且通过根据本发明的一个或多个实施例引入时域分析，可实现这些故障的空间表征，包括沿着互连路径识别故障位置。

根据本发明的一个或多个实施例，模式缓冲器可实施为可加载有代表该模式的值的寄存器，或者实施为可随着时间生成多个模式的电路，例如配置为随着时间生成多个模式的模式生成器或者可随着时间加载有多个模式的先进先出(FIFO)缓冲器。即使在模式缓冲器实施为单个寄存器的情况下，仍可提供控制电路，用以随着时间用多个模式来加载寄存器。同样，捕获缓冲器可实施为寄存器或实施为能够随着时间接收多个模式的电路，比如FIFO缓冲器。应当注意，利用适当的控制逻辑，即使是实施为寄存器的捕获缓冲器也可用来随着时间接收多个模式，只要这些模式足够迅速地从捕获缓冲器检索的。

根据本发明的一个或多个实施例，这里描述的方法和/或装置可以在制造环境中加以实施，例如用以在装运之前测试已完成的装配件，或者无需打开箱子和封闭物品即可对该缺陷物品执行诊断。同样，这里描述的方法和装置可用来在正常操作期间或者暂时性地接近正常操作时测试该系统或其一部分。例如，本发明的一个或多个实施例可实现为提供BIST能力。因此，可具体地对互连以及对其他系统部件执行内置的自测试。

可实践本发明的一个或多个实施例用以对于任一类互连执行测试。例如，可测试系统部件比如集成电路之间的任一类互连。作为例子，可测试集成电路之间的印刷电路板上的互连。作为另一例子，可测试跨线缆的互连。作为另一例子，本发明的一个或多个实施例可应用到背板测试，以保证用以耦合系统内电路板的背板的完整性。

可在相似和/或不同类型的系统部件之间实践本发明的一个或多个实施例。可以集中或分散对系统部件的控制。例如，用以启动和协调一个或多个模式缓冲器、一个或多个捕获缓冲器和一个或多个触发器电路的控制电路可位于一个系统部件上，或者可分布于两个或更多的系统部件之中。一个或多个系统部件可具有模式缓冲器、捕获缓冲器和触发器电路，尽管一个或多个其他系统部件可省略模式缓冲器、捕获缓冲器和触发器缓冲器中的一个或多个缓冲器。例如，不包括模式缓冲器的系统部件自身不可生成模式，但是可依赖另一系统部件生成模式。

应当注意，尽管可以将发射捕获缓冲器实施为例如用于调试目的，但是可以在不利用发射/捕获缓冲器时实践本发明的一个或多个实施例。同样，其他部件比如模式缓冲器或接收/捕获缓冲器的功能可实施于系统部件的另一部分内，例如核心电路内。在这样的情况下，这样实施的单元不需要明确地实施为系统部件内的分离部分。即使这样，仍可实践本发明的实施例，而不会以损害系统部件性能的方式来改变该系统部件的接口电路。

因此，已经描述了用于执行系统部件之间的互连测试的方法和装置。应当理解，本发明在其各种方面的其他变形和改型的实施对于本领域的普通技术人员将是明显的，并且本发明不限于所述的具体实施例。因此本发明企图涵盖了落入这里所公开和请求保护的基本底层原理的主旨和范围之内的任何及所有改型、变形或等效方案。

Claims (10)

1.一种配置为便于互连测试的系统，包括：

第一部件，包括第一核心电路、第一接口电路、被配置为用于加载模式的模式缓冲器以及将所述第一核心电路耦合到所述第一接口电路的第一通信路径；

第二部件，包括第二核心电路、第二接口电路、将所述第二核心电路耦合到所述第二接口电路的第二通信路径、以及将所述第一部件耦合到所述第二部件的互连电路，其中第一捕获缓冲器耦合到所述第一通信路径，用于捕获由所述第一部件经由所述互连电路传输的所述模式，作为捕获的模式；以及

所述第二部件和所述第一部件之间的链路，其中所述链路不同于所述互连电路，并被配置为用于将来自所述第二部件的所述捕获的模式传送到所述第一部件，用于与所述加载的模式比较。

2.根据权利要求1的系统，其中第二捕获缓冲器耦合到所述第二通信路径。

3.根据权利要求2的系统，其中所述第一通信路径包括第一发射路径和第一接收路径，其中所述第一捕获缓冲器包括耦合到所述第一发射通信路径的第一发射捕获缓冲器和耦合到所述第一接收通信路径的第一接收捕获缓冲器。

4.根据权利要求3的系统，其中所述第二通信路径进一步包括第二发射通信路径和第二接收通信路径，其中所述第二捕获缓冲器进一步包括耦合到所述第二发射通信路径的第二发射捕获缓冲器和耦合到所述第二接收通信路径的第二接收捕获缓冲器。

5.根据权利要求4的系统，其中所述第一发射通信路径进一步包括第一多路复用器，所述第一多路复用器被配置为在来自所述第一核心电路的第一输入与来自耦合到所述第一多路复用器的第一模式缓冲器的第二输入之间进行选择。

6.根据权利要求5的系统，其中所述第二发射通信路径进一步包括第二多路复用器，所述第二多路复用器被配置为在耦合到所述第二核心电路的第三输入以及与耦合到所述第二多路复用器的第二模式缓冲器相耦合的第四输入之间进行选择。

7.根据权利要求5的系统，进一步包括将所述第一部件耦合到所述第二部件的串行链路，其中所述第一部件配置为允许经由所述串行链路将所述第一接收捕获缓冲器中的第一数据传送到所述第二部件。

8.根据权利要求5的系统，进一步包括将所述第一部件耦合到所述第二部件的串行链路，其中所述第二部件配置为允许经由所述串行链路将所述第二接收捕获缓冲器中的第二数据传送到所述第一部件。

9.根据权利要求5的系统，进一步包括将所述第一部件耦合到所述第二部件的串行链路，其中所述第一部件配置为允许经由所述串行链路将来自所述第一发射捕获缓冲器的第一模式传送到所述第二部件。

10.根据权利要求5的系统，进一步包括将所述第一部件耦合到所述第二部件的串行链路，其中所述第二部件配置为允许经由所述串行链路将来自所述第二发射捕获缓冲器的第二模式传送到所述第一部件。

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