JP2002221556A

JP2002221556A - 集積回路のパッド受信器のテストを容易にするためのシステム及び方法

Info

Publication number: JP2002221556A
Application number: JP2001363126A
Authority: JP
Inventors: Shad R Shepston; シャッド・アール・シェップストン; Jeffrey R Rearick; ジェフリー・アール・リアリック; John G Rohrbaugh; ジョン・ジー・ローアボー
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2000-11-28
Filing date: 2001-11-28
Publication date: 2002-08-09
Also published as: SG142111A1; DE10158240A1; US6577980B1; US20030158691A1; DE10158240B4; US6907376B2

Abstract

(57)【要約】【課題】集積回路内において受信器トリップ・レベル
のテストを容易にする。【解決手段】集積回路（ＩＣ）（２１０等）におい
て、第１のドライバ（５１６，５１６Ａ、５１６Ｂ）と
第１の受信器（５１４，５１４Ａ、５１４Ｂ）が含まれ
る第１のパッド（２１６等）を備えている。第１のドラ
イバは、ＩＣ外部のコンポーネントに第１のパッド出力
信号を送り出すように構成されている。第１の受信器
は、ＩＣ外部のコンポーネントから第１のパッド入力信
号を受信し、第１のパッド入力信号に応答して、ＩＣ内
部のコンポーネントに第１の受信器デジタル出力信号を
供給するように構成されている。さらに、ＩＣ内部に配
置された第１のテスト回路（２２４等）が設けられてお
り、第１のパッドの第１の受信器に関する少なくとも１
つの受信器トリップ・レベル特性に対応する情報を提供
するようになっている。装置、方法、コンピュータ読み
取り可能記録媒体が提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、集積回路
に関するものであり、とりわけ、集積回路内において、
集積回路のパッドの受信器トリップ・レベル・テストを
容易にするシステム及び方法に関するものである。

【０００２】

【従来の技術】これまで、集積回路（ＩＣ）デバイスは
さまざまなテスト方法を用いてテストされ、検証されて
きた。例えば、ＩＣデバイスは、デバイスのピン・レベ
ルにおいてＩＣデバイスの機能をシミュレートおよび検
証する、自動テスト装置（Automated Test Equipment;
ＡＴＥ）を用いてそのＩＣに行われたりする機能テスト
・ベクター（functional test vectors）というものを
利用して、欠陥がないかテストされ、検証されてきた。
しかし、ＩＣのテストにＡＴＥを利用することに対し、
特定のＡＴＥによってテスト可能なＩＣピン（またはパ
ッド）の数は、これまで、ＡＴＥの物理的構成によって
制限されてきたために、事実上制限されてきた。例え
ば、テストされるＩＣのパッド数が、ＡＴＥによって得
られるテスト・チャネル数を超える可能性があり、ある
いは、とりわけ、プローブ・カードの最大プローブ数を
超えるといったことによって、ＡＴＥ支援ハードウェア
のキャパシティを超える可能性がある。本明細書におい
て利用される限りにおいて、「パッド」という用語は、
ＩＣのための電気接点の働きをする物理的なサイト、並
びに、ＩＣのコンポーネントとＩＣ外部のコンポーネン
トの間における電気的連絡を可能にするその物理的サイ
トに関連した回路構成の両方を集合的に表すために用い
られる。

【０００３】さらに、特定のＡＴＥの性能制限によっ
て、いくつかの他のテスト制限が課せられる可能性があ
る。例えば、ＩＣ入力及び出力が、ＡＴＥの最高周波数
を超え、そのため、テストを受けるＩＣのテスト周波数
がＡＴＥの最高周波数に制限されることになる可能性が
ある。テスト・チャネルを追加したり、または、動作周
波数を高くしたり、あるいはこの両者を施したＡＴＥを
構成することも実行可能であるが、前述の欠点をなくす
ため、ＡＴＥのピン数を適切に増したり、または、その
動作周波数を適切に高くしたり、あるいはその両者を施
すと、コストが法外なものになる場合が多い。

【０００４】上記及びその他の欠点に鑑みて、先行技術
として、（１）ＡＴＥをＩＣデバイスの全部のピンより
少ないピンに接続することと、（２）ＩＣデバイスの複
数のピンを単一ＡＴＥテスト・チャネルに接続すること
と、（３）各パス毎にＩＣデバイス全体のピンのサブセ
ットをテストする、ＡＴＥの複数パスでＩＣデバイスを
テストすることと、（４）最高周波数より低い周波数で
ＩＣデバイスをテストすることと、（５）設計の実行の
際に、既存のＡＴＥに特に適応させるため、ＩＣデバイ
スのピン数及び／または周波数を制限することを含む、
さまざまな「間に合わせ」のテスト手順を利用したＩＣ
デバイスのテストが既知のところである。すぐに分かる
ように、これらの「間に合わせ」テスト手順の多くは、
結果として、テストの範囲が不足する可能性があり、従
って、欠陥のあるＩＣデバイスを多く出荷してしまう可
能性がある。さらに、既存のＡＴＥに適応させるため、
設計を通じてＩＣデバイスのピン数及び／または周波数
を制限する運用方法は、ＩＣの設計に対して受け入れが
たい制約を課す場合が多い。

【０００５】

【発明が解決しようとする課題】従って、本発明の目的
は、以上の及びその他の先行技術の欠点に対応する、改
良されたシステム及び方法を提供することにある。

【０００６】

【課題を解決するための手段】本発明を簡潔に述べれ
ば、集積回路内において受信器トリップ・レベルのテス
トが可能になる。これに関して、本発明のいくつかの実
施態様は、集積回路（ＩＣ）を提供するものと解釈する
ことが可能である。望ましい実施態様の場合、集積回路
には、第１のドライバと第１の受信器が含まれた第１の
パッドを備えている。第１のドライバは、ＩＣ外部のコ
ンポーネントに第１のパッド出力信号を送り出すように
構成されている。第１の受信器は、ＩＣ外部のコンポー
ネントから第１のパッド入力信号を受信し、第１のパッ
ド入力信号に応答して、ＩＣ内部のコンポーネントに第
１の受信器デジタル出力信号を供給するように構成され
ている。さらには、ＩＣ内部に配置された第１のテスト
回路が設けられており、第１のパッドの第１の受信器に
関する少なくとも１つの受信器トリップ・レベル特性に
対応する情報を提供するようになっている。

【０００７】代替実施態様の場合、集積回路には、第１
のドライバと第１の受信器を組み込んだ第１のパッド
と、第１のパッドの第１の受信器に関する少なくとも１
つの受信器トリップ・レベル特性に対応する情報を提供
する手段とが含まれている。

【０００８】本発明のいくつかの実施態様は、受信器ト
リップ・レベル特性を測定するためのシステムを提供す
るものと解釈することが可能である。これに関して、望
ましい実施態様には、自動テスト装置（ＡＴＥ）と集積
回路（ＩＣ）が含まれている。ＡＴＥは、ＩＣと電気的
に相互接続して、ＩＣに少なくとも１つの刺激を与える
ように構成されている。ＩＣには、第１のドライバ、第
１の受信器、及び、第１のテスト回路を組み込んだ第１
のパッドが含まれている。第１のドライバは、ＡＴＥに
第１のパッド出力信号を供給するように構成されてい
る。第１の受信器は、ＡＴＥから第１のパッド入力信号
を受信し、第１のパッド入力信号に応答して、ＩＣ内部
のコンポーネントに第１の受信器デジタル出力信号を供
給するように構成されている。さらに、第１のテスト回
路は、ＡＴＥと電気的に通じており、ＡＴＥからの少な
くとも刺激に応答して、第１のテスト回路が、第１のパ
ッドの第１の受信器に関する少なくとも１つの受信器ト
リップ・レベル特性に対応する情報をＡＴＥに供給する
ように構成されている。

【０００９】本発明のいくつかの実施態様は、集積回路
のテスト方法を提供するものと解釈することが可能であ
る。これに関して、望ましい実施態様には、ＡＴＥをＩ
Ｃに電気的に相互接続するステップと、ＡＴＥからＩＣ
に少なくとも１つの刺激を与え、ＩＣによって、ＩＣの
第１のパッドの受信器トリップ・レベルが測定されるよ
うにするステップと、第１のパッドの受信器トリップ・
レベル特性に対応する情報を受信するステップが含まれ
ている。

【００１０】本発明の他の実施態様には、プログラム自
体あるいはコンピュータ読み取り可能記録媒体を提供す
る実施態様と解釈することが可能なものもある。これに
関して、ＩＣの受信器トリップ・レベル特性の測定を容
易にするコンピュータ・プログラム自体あるいはそれを
組み込んだ望ましいコンピュータ読み取り可能記録媒体
には、ＡＴＥからＩＣに少なくとも１つの刺激を加えさ
せ、第１のテスト回路が、ＩＣの第１の受信器に関する
少なくとも１つの受信器トリップ・レベル特性に対応す
る情報を提供できるようにする構成された手順と、ＡＴ
Ｅが、第１のテスト回路から第１の受信器に関する少な
くとも１つのトリップ・レベル特性に対応する情報を受
信できるようにする構成された手順とが含まれている。

【００１１】本発明の他の特徴及び利点については、当
業者であれば、下記の図面及び詳細な説明を検討するこ
とによって明らかになるであろう。こうした特徴及び利
点は、全て、付属の請求項によって定義された本発明の
範囲内に含まれるものとする。請求の範囲で定義された
本発明は、以下の図面を参照することによりより理解で
きる。本発明の原理を明確に説明することを主眼として
いるため、図面は必ずしも正しい縮尺ではない。

【００１２】

【発明の実施の形態】次に、いくつかの図を通じて同様
の符号が同様の部分を表している、図面に例示された本
発明の説明を詳細に参照することにする。これまでに簡
単に触れたように、集積回路に組み込み（デジタル）自
己テスト回路構成を組み込むことは既知のところであ
る。次に図１を参照して、こうした組み込み自己テスト
回路構成を組み込んだ代表的な集積回路１００について
詳述することにする。

【００１３】図１に示すように、集積回路１００には、
ロジック回路構成１１２とデジタル自己テスト回路構成
１１４を組み込んだコア１１０が含まれている。コア１
１０は、例えば、自動テスト装置（ＡＴＥ）１１８のよ
うな集積回路外部のデバイスと電気的に通じるように構
成されたパッド１１６と、電気的に通じている。このよ
うに構成されると、例えば、ＡＴＥ１１８のような外部
デバイスから供給される信号は、パッド１１６を含む伝
送経路を介してコア１１０に配信することが可能にな
る。

【００１４】既知のように、デジタル自己テスト回路構
成１１４は、コア１１０内に含まれているロジック回路
構成に対して、機能ベースのデジタル・テストを施すよ
うに構成されている。こうしたテストを遂行するため、
デジタル自己テスト回路構成１１４には、刺激生成器１
２０と、応答解析器１２２が組み込まれている。すなわ
ち、刺激生成器１２０は、コアのロジック回路構成のテ
ストのために１つ以上のテスト・パターンを発生するよ
うに構成されている。ロジック回路構成に加えられる１
つまたは複数のパターンは、デジタル・データ、すなわ
ち、０と１から構成されている。テストを受けるロジッ
ク回路構成は、さまざまなパターンに応答して、応答解
析器１２２に１つまたは複数の応答信号を供給し、応答
解析器１２２は、その応答を解釈して、集積回路の外部
において得ることが可能なテスト結果信号を供給する。
このように、デジタル自己テスト回路構成は、コアのロ
ジック回路構成にデジタル・テスト・パターンを適用す
ることによって、コアのデジタルの機能テストを可能に
するものであり、上述のようにして、外部テスト装置
（すなわちＡＴＥ１１８）によって、集積回路に刺激を
与え、集積回路からの応答を検査する必要をほぼなく
し、デジタルロジック回路構成のテストを容易にしてい
る。

【００１５】次に、比較のポイントとして、図１のデジ
タル自己テスト回路構成を利用し、図２の概略図に関連
して、本発明の受信器テスト・システムの望ましい実施
態様の一般的な特性について述べることにする。図２に
描かれているように、受信器テスト・システム２００に
は、コア２１２を含む集積回路２１０が組み込まれてい
る。コア２１２は、論理回路２１４を内蔵するととも
に、例えば、集積回路外部のＡＴＥ２１８のようなデバ
イスと論理回路の相互通信を可能にするように構成され
たパッド２１６と電気的に通じている。前述のように、
パッド２１６のようなパッドには、ＩＣ２１０のための
電気的接点の働きをする物理的または接点サイト２２０
と、ＩＣのコンポーネントとＩＣ外部のコンポーネント
の間の電気的連絡を可能にする接点サイトと協働するパ
ッド回路構成２２２とが含まれている。既知のように、
パッド回路構成には、パッドに供給される信号を受信す
るための１つ以上の受信器、及び、外部デバイスに信号
を供給するためのドライバを含むことが可能である。

【００１６】さらに、集積回路２１０には、パッド２１
６と直接または間接に電気的に通じる受信器テスト回路
構成２２４が組み込まれている。詳細に後述するよう
に、受信器テスト回路構成２２４は、選択されたＡＴＥ
機能を提供し、それによって、さまざまな構成の集積回
路をテストするための特殊な外部自動テスト装置を不要
にする。留意すべきは、受信器テスト回路構成２２４
は、図２においてコア２１２外及びパッド２１６外にあ
るものとして描かれているが、例えば、テスト回路構成
をコア内またはパッド内に配置するといった、テスト回
路構成２２４に関する他のさまざまな構成を利用するこ
とも可能である。さらに、テスト回路構成は、テストを
受けるパッド以外のパッド、すなわち、パッド２１６以
外のパッドを介して、ＡＴＥと通じるように構成するこ
とも可能である。

【００１７】既述のように、ＡＴＥによれば、一般に、
多種多様な集積回路をテストする能力が得られる。しか
し、ある特定のタイプの集積回路をテストするのに、通
常は、所定のＡＴＥの全テスト能力を必要とすることは
ない場合が多い。さらに、集積回路のパッド数が、所定
のＡＴＥのテスト・チャネル数を超え可能性があり、こ
のため、テスタ・チャネル数を増したＡＴＥを利用する
ことが必要になったり、あるいは、例えば、集積回路の
全パッドより少ない数のパッドを同時にテストするとい
った、最適数よりテスト手順を減らして利用することが
必要になる。

【００１８】「チップ上（on-chip）」に受信器テスト
回路構成を設けることによって、集積回路２１０のよう
な集積回路のテストを従来のＡＴＥを利用して実現する
ことが可能になり、この結果、一般に、受信器テスト回
路構成によって、従来のＡＴＥでは得られないテスト能
力を得ることが可能になる。こうすることによって、所
定のＡＴＥでは得られるさまざまな能力を利用しなが
ら、受信器テスト回路構成を用いることにより、所定の
ＡＴＥでは提供されない、あるいは、提供することがで
きないテストが可能となる。以上のようにして、本発明
のテスト・システム２００によれば、従来のＡＴＥに固
有の長所の少なくともいくつかから得られる、例えば、
低コストといった、効率的で有効な集積回路のテストを
さらに容易にし、それと同時に、テスト性能の潜在的な
向上をもたらすことが可能である。

【００１９】本発明の受信器テスト回路構成を利用する
と、集積回路のテスト可能なピン数が、必ずしも、ＡＴ
Ｅによって、例えば、既存のＡＴＥのテスタ・チャネル
構成によって制限されなくなる。例えば、ＡＴＥは、テ
スト中の集積回路のいくつかのパッドに、走査テスト信
号及びリセット信号のような信号を供給し、同時に、他
のパッドでは受信器テスト回路構成にテストをさせたま
まにするといったことが可能になる。さらに、受信器テ
スト回路構成を利用すると、ＡＴＥのテスト周波数限界
を超える周波数で集積回路をテストすることが可能にな
る。

【００２０】図３に示すように、所定のテスト機能を実
現するための方法として解釈可能な本発明の望ましい実
施態様では、ブロック３０２で開始され、集積回路の１
つ以上のパッドのドライバが、例えば、ドライバを高イ
ンピーダンス状態にすることによって、ディスエーブル
にされる。その後、ディスエーブルになったドライバの
それぞれの受信器に、アナログ電圧入力が印加される
（ブロック３０４）。アナログ電圧入力の電圧は、受信
器が所定の入力電圧に適正に応答しているか否かの判定
に適したレベルに設定される。すなわち、アナログ入力
電圧は、受信器の低電圧トリップ・レベル（Ｖ_IL）以下
のレベル、及び／または、受信器の高電圧トリップ・レ
ベル（Ｖ_IH）以上のレベルに設定することが可能であ
る。このように印加される場合、アナログ入力電圧は、
受信器にロジック・ロー（「０」）を出力させるレベル
に設定される（すなわち、アナログ電圧入力がＶ_IL以下
になるようにする）か、及び／または、受信器にロジッ
ク・ハイ（「１」）を出力させるレベルに設定される
（すなわち、アナログ電圧入力がＶ_IH以上になるように
する）ことが可能である。以上のように、こういったア
ナログ電圧が、受信器の入力に印加され、適切に対応す
る受信器からの論理出力が識別されない場合（ブロック
３０６）、その受信器は、欠陥があるとして除去するこ
とが可能である（ブロック３０８）。

【００２１】次に図４を参照して、例えば、集積回路の
受信器の受信器低電圧入力（Ｖ_IL）及び受信器高電圧入
力（Ｖ_IH）のような、さまざまな性能特性を求めるため
の本発明の望ましい実施態様について述べることにす
る。図３に描かれた実施態様に関連して既述したよう
に、図４の実施態様も、例えば、ドライバを高インピー
ダンス状態にすることによって、集積回路の１つ以上の
パッドのドライバをディスエーブルにして開始するのが
望ましい（ブロック４０２）。その後、ディスエーブル
になったドライバのそれぞれの受信器に、アナログ電圧
入力が加えられる（ブロック４０４）。アナログ電圧入
力の電圧は、受信器が所定の入力電圧に適正に応答して
いるか否かを判定するのに適したレベルに設定されるの
が望ましい。ブロック４０６において、受信器の出力
が、サンプリングされ、その出力がアナログ電圧入力に
適正に対応するか否かの判定が行われる。ブロック４０
８に進むと、特定の求めるべき特性に従って、アナログ
電圧入力は、例えば、既に印加されているアナログ電圧
入力よりも高いかまたは低い電圧に合わせて調整され
る。次に、調整された電圧は、ブロック４１０に示すよ
うに、受信器に供給することが可能である。例えば、受
信器低電圧入力を判定すべき場合、最初に受信器に印加
するアナログ電圧は、受信器がロジック「ハイ」を出力
するように選択するのが望ましい。次に、アナログ入力
電圧を適切なインクリメントで低下させ、実際の受信器
低電圧入力を設定することが可能である、すなわち、実
際の受信器低電圧入力は、受信器からロジック「ハイ」
の出力を生じることになる最後のアナログ入力電圧と、
受信器からロジック「ロー」の出力を生じることになる
最初のアナログ入力電圧の間に位置することになる。

【００２２】次に、ブロック４１２に示されるように、
調整されたアナログ電圧入力に対応する受信器の出力が
求められる。ブロック４１４に進むと、それぞれの受信
器のトリップ・レベルが設定されているか否かに関し判
定される。受信器トリップ・レベルが決定されると、プ
ロセスを終了することができる。しかし、受信器トリッ
プ・レベルが決定していなければ、プロセスはブロック
４０８に戻り、受信器トリップ・レベルが設定されるま
で、前述のように、進行することが可能である。

【００２３】次に、本発明の望ましい実施態様が描かれ
ている図５Ａを参照する。図５Ａに示すように、また、
簡潔に既述したように、集積回路のパッドには、例えば
接点サイト５０２のような接点サイトと、例えばパッド
回路構成５０４のような接点サイトに関連したパッド回
路構成との両方が含まれている。回路構成５０４には、
例えば、リード５０８によって接点サイト５０２と電気
的に通じているドライバ５０６が含まれている。ドライ
バ５０６は、前述のＩＣコアからのデータ信号５１０と
ドライバ・イネーブル信号５１２を受け取るように構成
されている。ドライバ５０６は、オプションの抵抗器５
１６を間に結合して、受信器５１４にも電気的に相互接
続されている。受信器５１４は、例えば、リード５１８
を介して、入力を受信し、例えば、リード５２０を介し
て、集積回路のＩＣコアに出力を供給するように構成さ
れている。

【００２４】図５Ａには、本発明の受信器テスト回路構
成５３０の望ましい実施態様も描かれている。すなわ
ち、受信器テスト回路構成５３０は、矢印５３２によっ
て示す受信器入力、及び矢印５３４によって示す受信器
出力と通じるように構成されている。

【００２５】次に図５Ｂを参照して、受信器テスト回路
構成５３０の望ましい実施態様についてさらに詳細に述
べることにする。図５Ｂに描かれているように、受信器
テスト回路構成５３０の望ましい実施態様には、アナロ
グ・パス・ゲート５４０と、フリップ・フロップ５４２
が含まれている。アナログ・パス・ゲート５４０は、受
信器５１４の入力と電気的に通じており、フリップ・フ
ロップ５４２は、受信器５１４の出力と電気的に通じて
いる。アナログ・パス・ゲート５４０には、協働してさ
まざまな電圧レベルのアナログ電圧を受信器５１４に印
加する、ＮＭＯＳトランジスタ５４４とＰＭＯＳトラン
ジスタ５４６が含まれている。ＰＭＯＳトランジスタ５
４６と電気的に通じていて、一般に、自動テスト装置か
ら刺激として与えられるＴＲＩＰ＿ＴＥＳＴ信号５５０
を受信するようになっている、インバータ５４８が、こ
うしたアナログ電圧を助けるために設けられている。例
えば、ＴＲＩＰ＿ＴＥＳＴが低すなわち「０」の場合、
アナログ・パス・ゲートはイナクティブであるが、ＴＲ
ＩＰ＿ＴＥＳＴが高すなわち「１」になると、ＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタが、協働して、
アナログ・パス・ゲートをアクティブにし、その結果、
ＴＲＩＰ＿ＩＮ信号５５２が受信器５１４の入力に加え
られることになる。

【００２６】ＴＲＩＰ＿ＩＮアナログ電圧信号を受信す
ると、受信器によって、ロジック・ハイ（「１」）また
はロジック・ロー（「０」）が出力され、これが、さら
に、テスト回路構成のフリップ・フロップ５４２に供給
される。従って、アナログ電圧は、ＴＲＩＰ＿ＩＮ信号
と、加えられた制御クロックとに合わせて設定され、そ
して、フリップ・フロップによって記録されたＴＲＩＰ
＿ＩＮ信号に対応する値が、後で、フリップ・フロップ
から走査して、評価される。

【００２７】次に図６を参照して、受信器テスト回路構
成の実現及び較正を含む本発明のさまざまな態様につい
て、さらに詳細に述べることにする。図６に示すよう
に、本発明の望ましい実施態様６００には、複数パッド
を含む集積回路６１０が組み込まれている。すなわち、
集積回路６１０には、パッド１〜６（それぞれ、６１
２、６１４、６１６、６１８、６２０、及び、６２２）
が含まれている。図６に示すように、この集積回路に
は、Ｔｅｓｔ１（６３０）、Ｔｅｓｔ２（６４０）、Ｔ
ｅｓｔ３（６５０）、Ｔｅｓｔ４（６６０）、Ｔｅｓｔ
５（６７０）、及び、Ｔｅｓｔ６（６８０）のような、
さまざまな受信器テスト回路も組み込まれている。個々
の受信器テスト回路は、それぞれのパッドとさまざまな
構成で電気的に通じている。例えば、回路構成６３０
は、伝送経路６３２を介してパッド６１２と直接通じて
おり（望ましい実施例の場合、経路６３２は、２つの単
方向経路とすることが可能である）、回路構成６４０
は、それぞれ、伝送経路６４２及び６４４を利用して、
パッド６１４及び６１６のそれぞれと通じており、回路
構成６５０及び回路構成６６０は、それぞれ、伝送経路
６５２及び６６２を介して、それぞれ、パッド６１８と
電気的に通じており、回路構成６７０は、それぞれ、伝
送経路６７２及び６７４を介して、パッド６２０及び６
２２と通じており、回路構成６８０は、それぞれ、伝送
経路６８２及び６８４を介してではあるが、やはり、パ
ッド６２０及び６２２と通じている。以上のように、集
積回路には、さまざまなパッド・タイプ、並びに、個々
のパッドと個々の受信器テスト回路の間における相互連
絡のさまざまな構成を組み込むことが可能である。

【００２８】限定のためではなく例証となる例として、
集積回路が、例えば、１つのテスト回路を利用して、似
たタイプの複数パッドをテストするといったように、１
つの受信器テスト回路を用いて複数パッドをテストする
ように構成できる。こうした構成が、Ｔｅｓｔ２によっ
て両方ともテストされる、Ｐａｄ２及びＰａｄ３によっ
て図６に略示されている。

【００２９】図６に示すように、ＡＴＥ６０２は、さま
ざまな伝送経路構成を利用して、集積回路６１０のテス
ト回路構成と電気的に通じている。例えば、回路構成６
３０は、伝送経路６３２、パッド６１２、及び、伝送経
路６９２を介してＡＴＥと通じており、回路構成６４０
は、伝送経路６４２、パッド６１４、及び、伝送経路６
９４を介してＡＴＥと通じており、回路構成６５０は、
伝送経路６５２、パッド６１８、及び、伝送経路６９６
を介してＡＴＥと通じており、回路構成６６０は、伝送
経路６６２、パッド６１８、及び、伝送経路６９６を介
してＡＴＥと通じており、回路構成６７０は、伝送経路
６７４、パッド６２２、及び、伝送経路６９８を介して
ＡＴＥと通じており、回路構成６８０は、伝送経路６８
２、パッド６２２、及び、伝送経路６９８を介してＡＴ
Ｅと通じている。さらに、さまざまな機能を制御装置８
００（詳細に後述する）によって使用可能にすることが
可能である。

【００３０】２つ以上のパッドに関連してテスト機能を
実現するように構成された受信器テスト回路構成を組み
込んだ本発明の代替実施態様が、図７に描かれている。
つまり、図７に描かれた実施態様は、パッド５００Ａと
パッド５００Ｂの両方に受信器テスト機能を発揮するよ
うになっている。すなわち、パッド５００Ａには、接点
サイト５０２Ａ並びに回路構成５０４Ａが組み込まれて
いる。回路構成５０４Ａには、例えば、リード５０８Ａ
によって接点サイト５０２Ａと電気的に通じているドラ
イバ５０６Ａが含まれており、入力５１０Ａ及びドライ
バ・イネーブル信号５１２Ａを受信するようになってい
る。ドライバ５０６Ａは、オプションの抵抗器５１６Ａ
を間に結合して、受信器５１４Ａと電気的に相互接続さ
れている。受信器５１４Ａは、例えば、リード５１８Ａ
を介して、入力を受信するように構成されており、例え
ば、リード５２０Ａを介して、集積回路のコア（ここで
は、フリップ・フロップ５４２Ａとして示されている）
に出力を供給するように構成されている。

【００３１】同様に、パッド５００Ｂには、接点サイト
５０２Ｂ及び回路構成５０４Ｂが組み込まれている。回
路構成５０４Ｂは、例えば、リード５０８Ｂによって接
点サイト５０２Ｂと電気的に通じるドライバ５０６Ｂを
含んでおり、入力５１０Ｂ及びドライバ・イネーブル信
号５１２Ｂを受信するようになっている。ドライバ５０
６Ｂは、オプションの抵抗器５１６Ｂを間に結合して、
受信器５１４Ｂと電気的に相互接続されている。受信器
５１４Ｂは、例えば、リード５１８Ｂを介して、入力を
受信するように構成されており、例えば、リード５２０
Ｂを介して、集積回路のコア（ここでは、フリップ・フ
ロップ５４２Ｂとして示されている）に出力を供給する
ように構成されている。

【００３２】アナログ・パス・ゲート５４０は、受信器
５１４Ａ及び５１４Ｂと電気的に通じている。図５Ｂに
関連して描かれた実施態様に関連して既述のアナログ・
パス・ゲート５４０は、受信器５１４Ａ及び５１４Ｂに
さまざまな電圧レベルのアナログ電圧を印加する。従っ
て、アナログ電圧は、アナログ・パス・ゲート５４０の
ＴＲＩＰ＿ＩＮ信号と、加えられた制御クロックとに合
わせて設定することが可能であり、フリップ・フロップ
５４２Ａ及び５４２Ｂによって記録された値は、後で、
観測し、評価することが可能である。

【００３３】前述のように、本発明は、集積回路をテス
トする自動テスト装置の機能を助けるようになってい
る。これに関して、本発明のいくつかの実施態様は、集
積回路をテストするための受信器テスト・システムを提
供するものと解釈することが可能である。すなわち、受
信器テスト・システムのいくつかの実施態様には、例え
ば、図６のＡＴＥのようなＡＴＥと組み合わせられた１
つ以上の受信器テスト回路と、例えば、図６の制御装置
８００によって実現可能な適切な制御システムとを含
む。制御システムは、ハードウェア、ソフトウェア、フ
ァームウエア、または、それらの組み合わせによって実
現可能である。しかし、望ましい実施態様の場合、制御
システムは、さらに詳述することになる、さまざまなプ
ラットフォーム及びオペレーティング・システムで実行
するように適応させることが可能な、ソフトウェア・パ
ッケージとして実現される。すなわち、制御システムの
望ましい実施態様では、論理機能を実現するための実行
可能な命令の順序付きリストを構成するとともに、命令
実行システムや、装置、デバイス（例えば、コンピュー
タ・ベース・システムや、プロセッサを含むシステム、
さらには、命令実行システムや、装置、デバイスから命
令を取り出し、その命令を実行することが可能なその他
のシステム）によって用いられる、または、それらと組
み合わせて用いられる任意のプログラム自体あるいはコ
ンピュータ読み取り可能記録媒体によって実現すること
が可能である。この文書に関して、「コンピュータ読み
取り可能記録媒体」は、命令実行システム、装置、また
は、デバイスによって用いられる、または、それらと組
み合わせて用いられるプログラムを納め、格納し、通信
し、伝搬し、あるいは、移送することが可能な任意の手
段とすることが可能である。

【００３４】コンピュータ読み取り可能記録媒体は、例
えば、それらに制限するわけではないが、電子、磁気、
光学、電磁、赤外線、または、半導体システム、装置、
デバイス、または、伝搬媒体とすることが可能である。
コンピュータ読み取り可能記録媒体のより詳細な例（非
限定的なリスト）には、１つ以上の配線を備えた電気
（電子）接続、携帯用コンピュータ・ディスケット（磁
気）、ランダム・アクセス・メモリ（ＲＡＭ）（磁
気）、読み取り専用メモリ（ＲＯＭ）（磁気）、消去可
能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまた
はフラッシュ・メモリ）（磁気）、光ファイバ（光
学）、及び、携帯用コンパクト・ディスク読み取り専用
メモリ（ＣＤＲＯＭ）（光学）が含まれている。プログ
ラムは、例えば、紙または他の媒体の光学走査を介して
電子的に捕捉し、さらに、コンパイルし、解釈し、また
は、必要があれば、適切なやり方で別様に処理を加え、
さらに、コンピュータ・メモリに記憶することができる
ので、コンピュータ読み取り可能記録媒体は、プログラ
ムが印刷される紙または別の適合する媒体とすることさ
え可能であるという点に留意されたい。

【００３５】図８には、本発明の制御システム８１０
（詳細に後述される）の機能を助け、そのため、例え
ば、図６の制御装置８００のようなコントローラとして
用いられる、典型的なコンピュータまたはプロセッサ・
ベース・システムが例示されている。図８に示すよう
に、コンピュータ・システムには、一般に、プロセッサ
８１２と、オペレーティング・システム８１６を備えた
メモリ８１４が含まれている。この場合、メモリ８１４
は、ランダム・アクセス・メモリまたは読み取り専用メ
モリのような、揮発性及び不揮発性メモリ素子の任意の
組み合わせとすることが可能である。プロセッサ８１２
は、バスのようなローカル・インターフェイス８１８を
介して、メモリ８１４から命令及びデータを受信する。
このシステムには、入力デバイス８２０及び出力デバイ
ス８２２も含まれている。入力デバイスの例には、それ
らに制限するわけではないが、シリアル・ポート、スキ
ャナ、または、ローカル・アクセス・ネットワーク接続
を含むことが可能である。出力デバイスの例には、それ
らに制限するわけではないが、ビデオ・ディスプレイ、
ＵＳＢ、または、プリンタ・ポートを含むことが可能で
ある。一般に、このシステムは、それらに制限するわけ
ではないが、ＨＰ−ＵＸ[商標]、Ｌｉｎｕｘ[商標]、Ｕ
ｎｉｘ[商標]、ＳｕｎＳｏｌａｒｉｓ[商標]、また
は、ＷｉｎｄｏｗｓＮＴ[商標]オペレーティング・シス
テムを含む、いくつかの異なるプラットフォーム及びオ
ペレーティング・システムの任意の１つを実行すること
が可能である。本発明の制御システム８１０は、その機
能につては後述するが、メモリ８１４内にあり、プロセ
ッサ８１２によって実行される。

【００３６】図９のフローチャートには、図８に描かれ
た制御システム８１０の望ましい実施例の機能及び動作
が示されている。これに関して、フローチャートの各ブ
ロックは、指定された１つまたは複数の論理機能を実現
するための１つ以上の実行可能な命令を含むコードのモ
ジュール・セグメントまたは部分を表している。また、
留意すべきは、いくつかの代替実施例では、それぞれの
ブロックに示された機能が、図９に示すものとは異なる
順序で実現される可能性があるという点である。例え
ば、図９に連続して示された２つのブロックは、実際に
は、ほぼ同時に実行される可能性があり、場合によって
は、これらのブロックは、必要とされる機能に従って、
逆の順序で実行される可能性もある。

【００３７】図９に示すように、制御システムの機能
（または方法）は、好適には、ブロック９１０から開始
し、テストを受けるＩＣとＡＴＥを電気的に相互接続す
る。ブロック９１２に進むと、テストを受けるＩＣに対
応するプロファイル・データを受信する。こうしたプロ
ファイル・データには、それらに制限するわけではない
が、とりわけ、ＩＣのタイプに関連した情報、及び／ま
たは、ＡＴＥ及びＩＣの相互接続に対応する電気的導通
情報（electrical continuity information）を含むこ
とが可能である。プロファイル・データは、例えば、ワ
ークステーションにおけるオペレータ入力の形で、また
は、ＡＴＥによってアナログ・テスト回路構成に配信さ
れるテスト開始信号に対する応答として提供されるとい
ったように、多くのやり方で提供可能である。プロファ
イル・データの受信後、適切である場合には、プロセス
は、できればブロック９１４に進み、データが評価され
る、すなわち、テストの進行が可能であるか否かの判定
が行われる。

【００３８】ブロック９１６では、例えば、受信器トリ
ップ・テストのような受信テストを容易にするのに適し
た信号が、ＡＴＥによって、テストを受けるＩＣに加え
られる。ブロック９１８では、テスト・データが、例え
ばＡＴＥによって受信されるが、例えば、テスト・サイ
クルを通じて間欠的に、あるいは、テストの完了後にと
いったように、任意の適合するやり方で受信される。ブ
ロック９２０では、受信器トリップ・テスト・データが
評価され、次に、ブロック９２２では、受信器及びその
関連コンポーネントが、所望通りに機能しているか否か
について、判定を行うことができる。受信器が所望通り
に機能していないものと判定されると、プロセスはブロ
ック９２６に進み、例えば、前述のプロセス・ステップ
９１０〜９２２の少なくともいくつかを繰り返すことに
よって、テスト結果を検証することができる。その後、
もう一度、集積回路が所望通りに機能していないと判定
されると、プロセスはブロック９２８に進むことが可能
になり、その集積回路を除去する。しかし、集積回路が
所望通りに機能しているものと判定されると、プロセス
はブロック９２４に進み、プロセスを終了する。

【００３９】既知のように、ＡＴＥを用いて集積回路を
テストする場合、ＡＴＥを較正して、正確な測定が行え
ることを確認するのが望ましい。本発明では少なくとも
選択されたＡＴＥ機能が得られるので、受信器テスト回
路構成の較正も行うべきである。較正の問題を取り扱う
典型的な先行技術による解決法には、テスト回路構成を
自己較正するように設計すること、プロセス、電圧、及
び、温度（ＰＶＴ）に対して不変であるように、テスト
回路構成を設計すること、テスト回路を全く較正しない
ことが含まれる。テスト回路構成の自己較正に関して、
こうした技法には、潜在的に、集積回路内におけるこう
した回路構成の利用がもはや実際的ではなくなるサイズ
までテスト回路構成のサイズを拡大する欠点を生じさせ
る。テスト回路構成をＰＶＴに対して不変であるように
設計することに関して、こうした不変性を与えること
は、事実上不可能である。例えば、これまで、典型的な
解決法は、いかなるＰＶＴの変動をも容易に特性解明
し、予測できるようにすることであった。さらに、この
技法の場合も、回路構成のサイズをその利用がもはや実
際的ではなくなるサイズまで拡大させる可能性がある。
故意にテスト回路構成を較正しないことについては、こ
うした技法の場合、明らかに、不正確な結果を生じるこ
とになり、そのため、機能が不適正な集積回路の出荷数
を増大させたり、あるいは、適正に機能する集積回路の
出荷が却下される数を増大させたりすることになる可能
性がある。

【００４０】本発明の受信器テスト回路構成を較正する
ことが望ましいので、下記の望ましい較正方法は、制限
のためではなく、例証のために示されている。図１０に
示すように、受信器テスト回路構成を較正するための望
ましい方法９００は、テストを受ける集積回路の指定さ
れたパッドがＡＴＥに接続される、ブロック１０１０か
ら開始するのが望ましい。例えば、パッドのような回路
設計が、ＩＣ内において複数回数にわたって用いられる
場合、同じ受信器テスト回路構成が、その回路設計の各
インスタンスと関連づけられるのが望ましい。こうして
構成されると、ブロック９１０に描かれたように、ＡＴ
Ｅに対するパッドの接続には、回路設計の１つ以上のイ
ンスタンスに対するＡＴＥの単なる接続を含むのが望ま
しい。繰り返される回路設計の異なるインスタンスは、
その欠陥のない電気的挙動が同じであると仮定されるの
で、回路設計のＡＴＥを接続されるインスタンスに対し
て施される測定は、その回路設計の他のインスタンスで
実現される測定と相関するものと仮定することが可能で
ある。ただし、留意すべきは、ブロックの各同一インス
タンスは、同じ欠陥の内電気的挙動を示すものと仮定さ
れるので、各パッド・タイプの１つの非接続パッドだけ
しか利用する必要がないが、パッドの追加のものを利用
して、追加のエラー検出及び比較に利用することもでき
るという点である。

【００４１】ブロック１０１２に進むと、受信器テスト
回路構成が使用可能になる。この場合、ＡＴＥと適合す
る受信器テスト回路構成が両方とも使用可能になると、
例えば、受信器トリップ・レベル（Ｖ_IH、Ｖ_IL）のよう
な測定が、ＡＴＥ及び受信器テスト回路構成の一方また
は両方で実現することが可能になる。従って、ブロック
１０１４及び１０１６に描かれているように、プロセス
には、それぞれ、ＡＴＥの測定結果を受信するステッ
プ、及び、受信器テスト回路構成の測定結果を受信する
ステップが含まれている。ブロック１０１８では、ＡＴ
Ｅの測定データと受信器テスト回路構成のデータが適切
に一致して、受信器テスト回路構成の適正な較正が表示
されることになるか否かを判定することが可能である。
しかし、測定結果が一致しないと判定されると、プロセ
スは、ブロック１０２０に進み、受信器テスト回路構成
の測定結果を調整して、ＡＴＥから得られた測定結果と
一致させることができる。その後、プロセスは、ブロッ
ク１０１４に戻り、受信器テスト回路構成の測定結果が
適切に較正されるまで、前述のように進行することが可
能である。適切な較正が達成されると、プロセスは、ブ
ロック１０２２に示すように終了することが可能にな
る。

【００４２】以上の説明は、例示及び説明のために提示
されたものである。余すところなく述べようとか、開示
の形態にそっくりそのまま制限しようと意図したもので
はない。以上の教示に鑑みて、明白な修正または変更が
可能である。しかし、解説した実施態様は、本発明の原
理及びその適用について最も分かりやすく例示すること
によって、当業者が、さまざまな実施態様、及び、企図
された特定の用途に適したさまざまな修正に本発明を利
用できるようにするために、選択され、解説された。こ
うした修正及び変更は、全て、公正かつ合法的な権利が
与えられる広さに従って解釈した場合、付属の請求項に
よって決まる本発明の範囲内に含まれる。

【図面の簡単な説明】

【図１】先行技術によるデジタル自己テスト回路構成を
組み込んだ典型的な集積回路を表す概略図である。

【図２】本発明の望ましい実施態様を表した概略図であ
る。

【図３】本発明の望ましい実施態様の機能を表したフロ
ーチャートである。

【図４】本発明の望ましい実施態様の機能を表したフロ
ーチャートである。

【図５Ａ】本発明の望ましい実施態様を表した概略図で
ある。

【図５Ｂ】本発明の望ましい実施態様を表した概略図で
ある。

【図６】本発明の望ましい実施態様を表した概略図であ
る。

【図７】本発明の望ましい実施態様を表した概略図であ
る。

【図８】本発明の制御装置として利用することが可能な
典型的なプロセッサ・ベースのシステムを表した概略図
である。

【図９】本発明の望ましい実施態様の機能を表したフロ
ーチャートである。

【図１０】較正時における本発明の望ましい実施態様の
機能を表したフローチャートである。

【符号の説明】２１０集積回路２１６パッド２１８自動テスト装置２２４テスト回路５００集積回路５００、５００Ａ、５００Ｂパッド５１４、５１４Ａ、５１４Ｂ受信器５１６、５１６Ａ、５１６Ｂドライバ５３０テスト回路５４０アナログ・パス・ゲート６１０集積回路６１２、６１４、６１６、６１８、６２０、６２２パ
ッド６３０、６４０、６５０、６６０、６７０、６８０テ
スト回路

フロントページの続き (71)出願人 399117121 395 ＰａｇｅＭｉｌｌＲｏａｄＰａｌｏＡｌｔｏ，ＣａｌｉｆｏｒｎｉａＵ．Ｓ．Ａ. (72)発明者ジェフリー・アール・リアリックアメリカ合衆国コロラド州80526，フォート・コリンズ，ネスビット・コート 3206 (72)発明者ジョン・ジー・ローアボーアメリカ合衆国コロラド州80525，フォート・コリンズ，サン・ルイス・ストリート 3173 Ｆターム(参考） 2G132 AA01 AE18 AE23 AK07 AK15 AK29 AL05 AL32

Claims

【特許請求の範囲】

【請求項１】集積回路（ＩＣ）外部のコンポーネント
のための信号インターフェイスとして構成された第１の
パッドを備えたＩＣにおいて、前記第１のパッドには、
該ＩＣ外部のあるコンポーネントから信号を受信し、そ
れに応答して、デジタル信号を送り出すように構成され
た受信器が設けられている前記ＩＣのテストを行う方法
であって、自動テスト装置（ＡＴＥ）を前記ＩＣに電気的に相互接
続するステップと、前記ＡＴＥから前記ＩＣに少なくとも１つの刺激を与え
て、前記ＩＣによって前記第１のパッドの受信器トリッ
プ・レベル特性を測定するステップと、前記第１のパッドの受信器トリップ・レベル特性に対応
する情報を受信するステップとを含んでいる方法。
【請求項２】前記受信器トリップ・レベル特性が、前
記受信器が論理的０を出力する受信器低電圧トリップ・
レベル（Ｖ_IL）と、前記受信器が論理的１を出力する受
信器高電圧トリップ・レベル（Ｖ_IH）との少なくともい
ずれかであることを特徴とする、請求項１に記載の方
法。
【請求項３】前記ＡＴＥから少なくとも１つの刺激を
与えるステップが、前記ＩＣのアナログ・パス・ゲートを、前記第１のパッ
ドの前記受信器に第１のアナログ電圧を供給できるよう
にするステップと、前記第１のアナログ電圧に対する前記受信器の応答を判
定するステップとを含むことを特徴とする請求項１に記
載の方法。
【請求項４】前記ＩＣが、第２のパッドと、それに関
連した第２の受信器を備えており、前記少なくとも１つの刺激を与えるステップは、前記ＩＣのアナログ・パス・ゲートが、前記第１のパッ
ドの受信器に第１のアナログ電圧を供給し、前記第２の
パッドの受信器に第２のアナログ電圧を供給することが
できるようにするステップを含むことを特徴とする、請
求項１に記載の方法。
【請求項５】少なくとも１つの刺激を与えるステップ
は、前記ＡＴＥが前記第１のパッドの受信器に第２のアナロ
グ電圧を供給できるようにするステップと、前記ＩＣによって供給される前記第１のアナログ電圧の
予測値に対応する前記第２のアナログ電圧に対する前記
受信器の応答を判定するステップとを含むことを特徴と
する、請求項１に記載の方法。
【請求項６】集積回路（ＩＣ）であって、前記ＩＣの少なくとも一部と電気的に通じており、第１
のドライバ、及び、第１の受信器を備えている第１のパ
ッドであって、前記第１のドライバは、ＩＣ外部のコン
ポーネントに第１のパッド出力信号を供給するように構
成され、前記第１の受信器は、前記ＩＣ外部のコンポー
ネントから第１のパッド入力信号を受信し、前記第１の
パッド入力信号に応答して、第１の受信器デジタル出力
信号を前記ＩＣ内部のコンポーネントに供給するように
構成されている、前記第１のパッドと、前記ＩＣ内部において、前記第１のパッドの前記第１の
受信器に関する少なくとも１つの受信器トリップ・レベ
ル特性に対応する情報を提供するようになっている第１
のテスト回路とを含むＩＣ。
【請求項７】前記受信器トリップ・レベル特性は、前
記第１の受信器が論理的０を出力する受信器低電圧トリ
ップ・レベル（Ｖ_IL）と、前記第１の受信器が論理的１
を出力する受信器高電圧トリップ・レベル（Ｖ_IH）との
少なくともいずれかであることを特徴とする、請求項６
に記載のＩＣ。
【請求項８】前記第１のテスト回路は、自動テスト装
置（ＡＴＥ）から少なくとも１つの刺激を受け、それに
応答して、前記第１のテスト回路が、前記第１のパッド
の前記第１の受信器にアナログ電圧を供給するように構
成されていることを特徴とする、請求項６に記載のＩ
Ｃ。
【請求項９】集積回路（ＩＣ）であって、前記ＩＣの少なくとも一部と電気的に通じており、第１
のドライバ、及び、第１の受信器を備えている第１のパ
ッドであって、前記第１のドライバは、ＩＣ外部のある
コンポーネントに第１のパッド出力信号を供給するよう
に構成され、前記第１の受信器は、前記ＩＣ外部のコン
ポーネントから第１のパッド入力信号を受信し、前記第
１のパッド入力信号に応答して、第１の受信器デジタル
出力信号を前記ＩＣ内部のコンポーネントに供給するよ
うに構成されている、前記第１のパッドと、前記第１のパッドの前記第１の受信器に関する少なくと
も１つの受信器トリップ・レベル特性に対応する情報を
提供するための手段とを含むＩＣ。
【請求項１０】受信器トリップ・レベル特性を測定す
るためのシステムであって、ＩＣと電気的に相互接続されて、前記ＩＣに少なくとも
１つの刺激を与えるように構成されている自動テスト装
置（ＡＴＥ）と、第１のドライバ、第１の受信器、及び、第１のテスト回
路が設けられた第１のパッドを備える集積回路（ＩＣ）
であって、前記第１のドライバは、前記ＡＴＥに第１の
パッド出力信号を供給するように構成され、前記第１の
受信器は、前記ＡＴＥから第１のパッド入力信号を受信
し、前記第１のパッド入力信号に応答して、第１の受信
器デジタル出力信号を前記ＩＣ内部のコンポーネントに
供給するように構成され、前記第１のテスト回路が、前
記ＡＴＥと電気的に通じていて、前記ＡＴＥからの前記
少なくとも１つの刺激の受信に応答して、前記第１のパ
ッドの前記第１の受信器に関する少なくとも１つの受信
器トリップ・レベル特性に対応する情報を前記ＡＴＥに
提供するように構成されている、前記ＩＣとを含むこと
を特徴とするシステム。