JPH07140198A - 半導体試験方法および装置 - Google Patents
半導体試験方法および装置Info
- Publication number
- JPH07140198A JPH07140198A JP5284747A JP28474793A JPH07140198A JP H07140198 A JPH07140198 A JP H07140198A JP 5284747 A JP5284747 A JP 5284747A JP 28474793 A JP28474793 A JP 28474793A JP H07140198 A JPH07140198 A JP H07140198A
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- JP
- Japan
- Prior art keywords
- test
- correction data
- semiconductor
- test board
- tester
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の試験に用いる試験ボード及びＩ
Ｃテスタを備えた半導体試験方法および装置に関し、多
数の試験治具やＩＣテスタがある場合にも、信号遅延時
間の補正データの管理を簡略化し得る半導体試験装置を
提供することを目的とする。 【構成】 試験ボード３内の信号の遅延時間を補正する
データを保持した補正データ記憶手段５を備えた試験ボ
ード３と、補正データ記憶手段５内のデータを読み出す
機能を備えたＩＣテスタ１とを有して構成する。
Ｃテスタを備えた半導体試験方法および装置に関し、多
数の試験治具やＩＣテスタがある場合にも、信号遅延時
間の補正データの管理を簡略化し得る半導体試験装置を
提供することを目的とする。 【構成】 試験ボード３内の信号の遅延時間を補正する
データを保持した補正データ記憶手段５を備えた試験ボ
ード３と、補正データ記憶手段５内のデータを読み出す
機能を備えたＩＣテスタ１とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体試験方法および装
置に係り、特に、半導体装置の試験に用いる半導体試験
ボード（以下試験ボードと略す）、及びＩＣテスタを備
え、試験ボードにおける信号遅延時間の補正データの管
理を簡略化した半導体試験方法および装置に関する。
置に係り、特に、半導体装置の試験に用いる半導体試験
ボード（以下試験ボードと略す）、及びＩＣテスタを備
え、試験ボードにおける信号遅延時間の補正データの管
理を簡略化した半導体試験方法および装置に関する。
【０００２】近年の半導体集積回路の試験タイミング
は、複雑化且つ高速化してきており、精度良く測定する
ためには、試験治具の相関のずれをなくし、信号波形の
補正を行う必要がある。このため、キャリブレーション
が提供されているが、半導体試験装置のテストヘッドと
試験治具のソケットの末端までの距離を半導体試験装置
で測定した後、時間補正データとして半導体試験装置内
のディスクに格納する必要がある。
は、複雑化且つ高速化してきており、精度良く測定する
ためには、試験治具の相関のずれをなくし、信号波形の
補正を行う必要がある。このため、キャリブレーション
が提供されているが、半導体試験装置のテストヘッドと
試験治具のソケットの末端までの距離を半導体試験装置
で測定した後、時間補正データとして半導体試験装置内
のディスクに格納する必要がある。
【０００３】
【従来の技術】従来の半導体試験装置の外観図を図３
（ａ）に、構成図を図３（ｂ）にそれぞれ示す。
（ａ）に、構成図を図３（ｂ）にそれぞれ示す。
【０００４】同図に示すように、従来のキャリブレーシ
ョンでは、先ず、半導体試験装置のテストヘッド４１か
らソケット４３の末端までの時間的誤差を測定し、それ
を試験治具５１に起因する信号の遅延時間の補正データ
としてＩＣテスタ１０１内ののディスク２５に格納し、
信号波形の補正を行う時には、ディスク１３から必要な
データを読み出して補正を行っていた。
ョンでは、先ず、半導体試験装置のテストヘッド４１か
らソケット４３の末端までの時間的誤差を測定し、それ
を試験治具５１に起因する信号の遅延時間の補正データ
としてＩＣテスタ１０１内ののディスク２５に格納し、
信号波形の補正を行う時には、ディスク１３から必要な
データを読み出して補正を行っていた。
【０００５】ところが、時間補正データをＩＣテスタ１
０１内のディスク２５に格納するため、同一の試験治具
５１を異なるＩＣテスタで用いる場合は、ＩＣテスタ毎
に再度時間補正データを取得して格納する必要がある。
０１内のディスク２５に格納するため、同一の試験治具
５１を異なるＩＣテスタで用いる場合は、ＩＣテスタ毎
に再度時間補正データを取得して格納する必要がある。
【０００６】
【発明が解決しようとする課題】従って、従来の半導体
試験装置では、試験を行う際、使用する試験治具毎に、
該治具を使用する全てのＩＣテスタにおいて、時間補正
データを試験治具に対応させて管理する必要があり、多
数の試験治具やＩＣテスタがある場合、時間補正データ
の管理が大変であるという問題があった。
試験装置では、試験を行う際、使用する試験治具毎に、
該治具を使用する全てのＩＣテスタにおいて、時間補正
データを試験治具に対応させて管理する必要があり、多
数の試験治具やＩＣテスタがある場合、時間補正データ
の管理が大変であるという問題があった。
【０００７】本発明は、上記問題点を解決するもので、
多数の試験治具やＩＣテスタがある場合にも、時間補正
データの管理を簡略化し得る半導体試験装置を提供する
ことを目的とする。
多数の試験治具やＩＣテスタがある場合にも、時間補正
データの管理を簡略化し得る半導体試験装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明に係る半導体試験方法は、試
験ボード３に被試験半導体を装着し、前記試験ボードを
介してＩＣテスタ１により前記被試験半導体の試験を行
う半導体試験方法において、前記試験ボード３に当該試
験ボード３内の信号の遅延時間を補正するデータを保持
する補正データ記憶手段５を設け、前記ＩＣテスタ１に
よる前記被試験半導体の試験時に前記補正データ記憶手
段５から補正データを読出して試験信号を補正するよう
に構成する。
に、請求項１に記載の発明に係る半導体試験方法は、試
験ボード３に被試験半導体を装着し、前記試験ボードを
介してＩＣテスタ１により前記被試験半導体の試験を行
う半導体試験方法において、前記試験ボード３に当該試
験ボード３内の信号の遅延時間を補正するデータを保持
する補正データ記憶手段５を設け、前記ＩＣテスタ１に
よる前記被試験半導体の試験時に前記補正データ記憶手
段５から補正データを読出して試験信号を補正するよう
に構成する。
【０００９】請求項２に記載の発明に係る半導体試験装
置は、図１に示す如く、当該試験ボード３内の信号の遅
延時間を補正するデータを保持した補正データ記憶手段
５を備えた試験ボード３と、前記補正データ記憶手段５
内のデータを読み出す機能を備えたＩＣテスタ１とを有
して構成する。
置は、図１に示す如く、当該試験ボード３内の信号の遅
延時間を補正するデータを保持した補正データ記憶手段
５を備えた試験ボード３と、前記補正データ記憶手段５
内のデータを読み出す機能を備えたＩＣテスタ１とを有
して構成する。
【００１０】
【作用】本発明の半導体試験方法によれば、ＩＣテスタ
１から試験信号が送られると、試験信号は試験ボード３
を介して被試験半導体に与えられ、その応答信号がＩＣ
テスタ１に返されるが、その際補正データ記憶手段５か
ら当該試験ボード固有の信号遅延時間補正データが読出
され、応答信号が補正される。
１から試験信号が送られると、試験信号は試験ボード３
を介して被試験半導体に与えられ、その応答信号がＩＣ
テスタ１に返されるが、その際補正データ記憶手段５か
ら当該試験ボード固有の信号遅延時間補正データが読出
され、応答信号が補正される。
【００１１】本発明による半導体試験装置では、図１に
示す如く、各試験ボード３−１〜３−ｎ上に、当該試験
ボード３−ｉ（ｉ＝１〜ｎ）内の信号の遅延時間を補正
するデータを保持した補正データ記憶手段５−ｉを設け
ることにより、時間補正データを試験ボード３−ｉ毎に
記憶させることができる。
示す如く、各試験ボード３−１〜３−ｎ上に、当該試験
ボード３−ｉ（ｉ＝１〜ｎ）内の信号の遅延時間を補正
するデータを保持した補正データ記憶手段５−ｉを設け
ることにより、時間補正データを試験ボード３−ｉ毎に
記憶させることができる。
【００１２】従って、試験ボード３−１〜３−ｎ自体が
時間補正用のデータを持つことになるため、同一機種の
ＩＣテスタ１が多数ある場合でも、ＩＣテスタ毎に時間
補正のためのデータを取得したり、またはデータを移動
したりする必要が無くなり、時間補正データの管理を簡
略化することができる。
時間補正用のデータを持つことになるため、同一機種の
ＩＣテスタ１が多数ある場合でも、ＩＣテスタ毎に時間
補正のためのデータを取得したり、またはデータを移動
したりする必要が無くなり、時間補正データの管理を簡
略化することができる。
【００１３】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係る半導体試験装
置の構成図を示す。
説明する。図１に本発明の一実施例に係る半導体試験装
置の構成図を示す。
【００１４】同図において、本実施例の半導体試験装置
は、ＩＣテスタ１とｎ個の試験ボード３−１〜３−ｎが
外部バスＥＢＵＳを介して接続された構成となってい
る。ＩＣテスタ１内には、テストプログラムに基づき試
験を行うＣＰＵ（中央処理装置）１１と、テストプログ
ラム等を保持するＤＫＫ１３と、試験に用いるデータの
バッファとして機能するＲＡＭ１５と、試験ボード３−
１〜３−ｎとのインタフェースを司る第１Ｉ／Ｏ１７
と、試験結果等を出力する出力部２１と、出力部２１と
のインタフェースを司る第２Ｉ／Ｏ１９とを備えてい
る。また、これらの構成要素はシステムバスＳＢＵＳを
介して接続されている。
は、ＩＣテスタ１とｎ個の試験ボード３−１〜３−ｎが
外部バスＥＢＵＳを介して接続された構成となってい
る。ＩＣテスタ１内には、テストプログラムに基づき試
験を行うＣＰＵ（中央処理装置）１１と、テストプログ
ラム等を保持するＤＫＫ１３と、試験に用いるデータの
バッファとして機能するＲＡＭ１５と、試験ボード３−
１〜３−ｎとのインタフェースを司る第１Ｉ／Ｏ１７
と、試験結果等を出力する出力部２１と、出力部２１と
のインタフェースを司る第２Ｉ／Ｏ１９とを備えてい
る。また、これらの構成要素はシステムバスＳＢＵＳを
介して接続されている。
【００１５】また、各試験ボード３−１〜３−ｎ上に
は、当該試験ボード３−ｉ（ｉ＝１〜ｎ）内の信号の遅
延時間を補正するデータを保持した補正メモリ（補正デ
ータ記憶手段）５−ｉを備えており、時間補正データを
試験ボード３−ｉ毎に記憶できる構成となっている。
は、当該試験ボード３−ｉ（ｉ＝１〜ｎ）内の信号の遅
延時間を補正するデータを保持した補正メモリ（補正デ
ータ記憶手段）５−ｉを備えており、時間補正データを
試験ボード３−ｉ毎に記憶できる構成となっている。
【００１６】図２（ａ）は本実施例の試験ボードの外観
図である。図中、３は半導体試験に用いる試験ボード、
５は時間補正データを記憶する補正メモリ、４３及び４
５は半導体ＩＣを測定するためのソケット及び治具であ
る。
図である。図中、３は半導体試験に用いる試験ボード、
５は時間補正データを記憶する補正メモリ、４３及び４
５は半導体ＩＣを測定するためのソケット及び治具であ
る。
【００１７】また図２（ｂ）は本実施例の半導体試験装
置の外観図であり、ＩＣテスタ１と試験ボード３をケー
ブル３１を介して接続した構成を示している。図中、４
３はソケット、３は試験ボード、４７は信号線、４１は
テストヘッド、５は時間補正データを記憶する補正メモ
リである。
置の外観図であり、ＩＣテスタ１と試験ボード３をケー
ブル３１を介して接続した構成を示している。図中、４
３はソケット、３は試験ボード、４７は信号線、４１は
テストヘッド、５は時間補正データを記憶する補正メモ
リである。
【００１８】以上の半導体試験装置による試験に際して
は、先ず、ＩＣテスタ１によりテストヘッド４１からソ
ケット４３の末端までの距離について、反射法を用いて
その信号遅延時間を測定する。次に、該信号遅延時間を
時間補正データとしてＩＣテスタ１からテストヘッド４
１の専用ピンを用いて補正メモリ５に書き込む。
は、先ず、ＩＣテスタ１によりテストヘッド４１からソ
ケット４３の末端までの距離について、反射法を用いて
その信号遅延時間を測定する。次に、該信号遅延時間を
時間補正データとしてＩＣテスタ１からテストヘッド４
１の専用ピンを用いて補正メモリ５に書き込む。
【００１９】また、試験ボード３−ｉの試験中に、該試
験ボード３−ｉの時間補正データが必要になった時に
は、補正メモリ５−ｉに書き込んだ時間補正データを読
み出して補正値として用いる。
験ボード３−ｉの時間補正データが必要になった時に
は、補正メモリ５−ｉに書き込んだ時間補正データを読
み出して補正値として用いる。
【００２０】このように本実施例の半導体試験装置で
は、試験ボード３−１〜３−ｎ自体が時間補正用のデー
タを持つので、同一機種のＩＣテスタ１が多数ある場合
でも、従来のように、ＩＣテスタ毎に時間補正のための
データを取得したり、またはデータを移動したりする必
要が無くなり、時間補正データの管理を簡略化すること
ができる。
は、試験ボード３−１〜３−ｎ自体が時間補正用のデー
タを持つので、同一機種のＩＣテスタ１が多数ある場合
でも、従来のように、ＩＣテスタ毎に時間補正のための
データを取得したり、またはデータを移動したりする必
要が無くなり、時間補正データの管理を簡略化すること
ができる。
【００２１】尚、時間補正データは試験ボード固有のも
のであるので、一度、補正メモリ５−ｉに時間補正デー
タを書き込みを行えば再書き込みを必要としないため、
フラッシュメモリ（FLASH MEMORY）等の半導体集積回路
を用いるのも一つの例である。
のであるので、一度、補正メモリ５−ｉに時間補正デー
タを書き込みを行えば再書き込みを必要としないため、
フラッシュメモリ（FLASH MEMORY）等の半導体集積回路
を用いるのも一つの例である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
各試験ボード上に、当該試験ボード内の信号の遅延時間
を補正するデータを保持した補正データ記憶手段を設
け、試験ボード毎に時間補正用のデータを持つこととし
たので、同一機種のＩＣテスタが多数ある場合でも、Ｉ
Ｃテスタ毎に時間補正のためのデータを取得したり、ま
たはデータを移動したりする必要が無くなり、時間補正
データの管理を簡略化し得る。
各試験ボード上に、当該試験ボード内の信号の遅延時間
を補正するデータを保持した補正データ記憶手段を設
け、試験ボード毎に時間補正用のデータを持つこととし
たので、同一機種のＩＣテスタが多数ある場合でも、Ｉ
Ｃテスタ毎に時間補正のためのデータを取得したり、ま
たはデータを移動したりする必要が無くなり、時間補正
データの管理を簡略化し得る。
【図１】本発明の一実施例に係る半導体試験装置の構成
図である。
図である。
【図２】図２（ａ）は実施例の試験ボードの外観図、図
２（ｂ）は実施例の半導体試験装置の外観図である。
２（ｂ）は実施例の半導体試験装置の外観図である。
【図３】図３（ａ）は従来の半導体試験装置の外観図、
図３（ｂ）は従来の半導体試験装置の構成図である。
図３（ｂ）は従来の半導体試験装置の構成図である。
１，１０１…ＩＣテスタ ３，３−１〜３−ｎ…試験ボード ５，５−１〜５−ｎ…記憶素子 １１…ＣＰＵ １３…ＤＩＳＫ １５…ＲＡＭ １７…第１Ｉ／Ｏ １９…第２Ｉ／Ｏ ２１…出力部 ２３…第３Ｉ／Ｏ ２５…ディスク ３１…ケーブル ４１…テストヘッド ４３…ソケット ４３…ソケット ４５，５１…試験治具 ４７…信号線 ＳＢＵＳ…システムバス ＥＢＵＳ…外部バス
Claims (2)
- 【請求項１】 試験ボード（３）に被試験半導体を装着
し、前記試験ボードを介してＩＣテスト（１）により前
記被試験半導体の試験を行う半導体試験方法において、 前記試験ボード（３）に、当該試験ボード（３）内の信
号の遅延時間を補正するデータを保持する補正データ記
憶手段（５）を設け、前記ＩＣテスタ（１）に前記被試
験半導体の試験時に前記補正テータ記憶手段（５）から
補正データを読出して試験信号を補正することを特徴と
する半導体試験方法。 - 【請求項２】 当該試験ボード内の信号の遅延時間を補
正するデータを保持した補正データ記憶手段（５）を備
えた試験ボード（３）と、前記補正データ記憶手段
（５）内のデータを読み出す機能を備えたＩＣテスタ
（１）とを有することを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284747A JPH07140198A (ja) | 1993-11-15 | 1993-11-15 | 半導体試験方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284747A JPH07140198A (ja) | 1993-11-15 | 1993-11-15 | 半導体試験方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07140198A true JPH07140198A (ja) | 1995-06-02 |
Family
ID=17682480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5284747A Withdrawn JPH07140198A (ja) | 1993-11-15 | 1993-11-15 | 半導体試験方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07140198A (ja) |
-
1993
- 1993-11-15 JP JP5284747A patent/JPH07140198A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |