JP2545234Y2 - タイミング補正回路 - Google Patents
タイミング補正回路Info
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- JP2545234Y2 JP2545234Y2 JP1990077198U JP7719890U JP2545234Y2 JP 2545234 Y2 JP2545234 Y2 JP 2545234Y2 JP 1990077198 U JP1990077198 U JP 1990077198U JP 7719890 U JP7719890 U JP 7719890U JP 2545234 Y2 JP2545234 Y2 JP 2545234Y2
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Description
＜産業上の利用分野＞ 本考案は、LSIテスタ等に用いられるタイミング発生
器及びタイミング解析器のテスト信号のタイミングを補
正するタイミング補正回路に関し、更に詳しくは、タイ
ミングの補正を高速に行うことができるタイミング補正
回路に関する。 ＜従来の技術＞ LSIテスタは、タイミング発生器からタイミング信号
を被検査対象物（Device Und Test:以下DUTと略称す
る）に出力し、このタイミング信号に基づいてDUTから
出力された被測定信号をタイミング解析器によって解析
しDUTの良否を判断している。 しかし、これらのテスト信号は、測定環境、例えば温
度等によって周期や立ち上がり時間等のタイミングが変
化するので、補正の必要がある。補正は、データが固定
的に決まるようなもの、例えばテスト信号の周期が一定
であるような場合は、事前に演算によって校正データが
分かっているので、校正データの設定だけでよいが、テ
スト条件が変化するものは、ソフトウエアで校正データ
の演算処理を行っている。 ＜考案が解決しようとする課題＞ しかしながら、従来のソフトウエアによるタイミング
補正の方式は、校正データをそのつど求め、その後、デ
ータ補正を行っているので、テスト信号のタイミングの
補正に要する時間が長くなってしまう。 本考案は、このような点に鑑みてなされたもので、テ
ストのためのデータやテスト条件が変化しても、テスト
信号の補正を高速に行うことができるタイミング補正回
路を提供することにある。 ＜課題を解決するための手段＞ このような目的を達成するために、本考案は、 タイミング発生器からDUTに与えられるタイミング信
号のタイミングと、このタイミング信号に基づいてDUT
からタイミング解析器に出力される被測定信号とのタイ
ミングを補正するタイミング補正回路において、 前記DUTに与えられるタイミング信号の遅延時間に応
じ、異なった測定環境下でタイミング毎に、予め求めら
れた前記遅延時間の設定用校正データが記憶された設定
校正用メモリと、 前記タイミング解析器に与えられる前記被測定信号の
遅延時間に応じ、異なった測定環境下でタイミング毎
に、予め求められた前記遅延時間の解析用校正データが
記憶された解析校正用メモリと、 前記DUTに与えるタイミング信号のタイミングを設定
する論理設定データに前記設定用校正データを加算する
設定用加算部と、前記タイミング解析器から与えられる
被測定信号のデータに前記解析用校正データを加算する
解析用加算部を有する演算回路と、 を設けたことを特徴としている。
器及びタイミング解析器のテスト信号のタイミングを補
正するタイミング補正回路に関し、更に詳しくは、タイ
ミングの補正を高速に行うことができるタイミング補正
回路に関する。 ＜従来の技術＞ LSIテスタは、タイミング発生器からタイミング信号
を被検査対象物（Device Und Test:以下DUTと略称す
る）に出力し、このタイミング信号に基づいてDUTから
出力された被測定信号をタイミング解析器によって解析
しDUTの良否を判断している。 しかし、これらのテスト信号は、測定環境、例えば温
度等によって周期や立ち上がり時間等のタイミングが変
化するので、補正の必要がある。補正は、データが固定
的に決まるようなもの、例えばテスト信号の周期が一定
であるような場合は、事前に演算によって校正データが
分かっているので、校正データの設定だけでよいが、テ
スト条件が変化するものは、ソフトウエアで校正データ
の演算処理を行っている。 ＜考案が解決しようとする課題＞ しかしながら、従来のソフトウエアによるタイミング
補正の方式は、校正データをそのつど求め、その後、デ
ータ補正を行っているので、テスト信号のタイミングの
補正に要する時間が長くなってしまう。 本考案は、このような点に鑑みてなされたもので、テ
ストのためのデータやテスト条件が変化しても、テスト
信号の補正を高速に行うことができるタイミング補正回
路を提供することにある。 ＜課題を解決するための手段＞ このような目的を達成するために、本考案は、 タイミング発生器からDUTに与えられるタイミング信
号のタイミングと、このタイミング信号に基づいてDUT
からタイミング解析器に出力される被測定信号とのタイ
ミングを補正するタイミング補正回路において、 前記DUTに与えられるタイミング信号の遅延時間に応
じ、異なった測定環境下でタイミング毎に、予め求めら
れた前記遅延時間の設定用校正データが記憶された設定
校正用メモリと、 前記タイミング解析器に与えられる前記被測定信号の
遅延時間に応じ、異なった測定環境下でタイミング毎
に、予め求められた前記遅延時間の解析用校正データが
記憶された解析校正用メモリと、 前記DUTに与えるタイミング信号のタイミングを設定
する論理設定データに前記設定用校正データを加算する
設定用加算部と、前記タイミング解析器から与えられる
被測定信号のデータに前記解析用校正データを加算する
解析用加算部を有する演算回路と、 を設けたことを特徴としている。
本考案の各構成要素は、次のような作用をする。 コントローラは、非同期化回路として機能するもので
あって、メモリに校正用データを与えるとともに、演算
回路に論理設定データを出力し、演算回路から入力した
論理解析データを解析する。 メモリは、論理設定データ及び被測定信号のデータを
補正する設定用及び解析用校正データが書き込まれる。 演算回路は、論理設定データと被測定信号のデータに
メモリに格納された設定用、解析用校正データを加算
し、補正した論理設定データをDUTに出力するととも
に、補正した被測定信号のデータを論理解析データとし
てコントローラに出力する。 校正データ設定回路は、一方のメモリが設定用、解析
用校正データを演算回路に出力している間に、もう一方
のメモリに新たな設定用、解析用校正データを書き込
む。 ＜実施例＞ 以下図面を用いて、本考案の一実施例を詳細に説明す
る。 第１図は、本考案のタイミング補正回路の構成ブロッ
ク図である。図中、10はコントローラ、20はタイミング
補正回路である。タイミング補正回路20は、補正したタ
イミング信号をデータラッチ11とジェネレータ12を介し
てDUT13に与え、このタイミング信号に基づいてDUT13か
らアナライザ14とデータラッチ15を介して入力された被
測定信号のデータを補正してコントローラ10に出力す
る。 21はタイミング信号と被測定信号の校正データが記憶
されるメモリで、コントローラ10とデータバス22を介し
て接続されていている。メモリ21は、設定校正用メモリ
211と解析校正用メモリ212とからなり、論理設定データ
D1を補正する設定用校正データD2が設定校正用メモリ21
1に書き込まれ、被測定信号のデータD3を補正する解析
用校正データD4が解析校正用メモリ212に書き込まれ
る。 例えば、第２図は、一定温度範囲（20〜25℃）での設
定用校正データD2の一例を示したもので、論理設定デー
タD1と補正前の実際のデータの誤差を示した相関図であ
る。斜線で示した部分のデータが設定用校正データD2と
して設定校正用メモリ211に書き込まれる。 周期t1＝30ns,立ち上がり時間t2＝10nsで設定された
タイミング信号は、論理設定データD1に、周期時間につ
いてはd1 ns,立ち上がり時間についてはd2 nsの補正が
される。 23はアドレス発生器で、メモリ21の設定用、解析用校
正データの書き込み、読出しを行う。 24はタイミング信号と被測定信号を補正する演算回路
で、設定用加算部241と解析用加算部242から構成されて
いる。 設定用加算部241は、データバス251を介して設定校正
用メモリ211と接続されとともに、データバス261を介し
てコントローラ10と接続されている。設定用加算部241
は、設定校正用メモリ211からの設定用校正データD2と
コントローラ10からの論理設定データD1を入力して加算
し、DUT10に与えるタイミング信号を補正する。 27はリード／ライト発生器で、設定用加算部241に論
理設定データD1に設定校正用データD2を加算して読み出
すライト信号Ｗを与える。 一方、解析用加算部242は、データバス252を介して解
析校正用メモリ212と接続されるとともに、データバス2
62を介してコントローラ10と接続されている。解析用加
算部242は、解析校正用メモリ212の解析用校正データD4
とDUTからデータラッチを介して入力した被測定信号の
データD3を加算し、補正した論理解析データD5をコント
ローラ10に与える。この時、リード／ライト発生器27
は、解析用加算部242にリード信号Ｒを出力している。 尚、タイミング信号の補正と被測定信号の補正動作
は、DUT13に対する入出力の相違のみで、補正動作は同
一であるため以後は、タイミング信号の補正についての
み説明することとする。 第３図は、DUTに与えるタイミング信号の補正のよう
すを説明するためのタイミングチャートである。図中、
実線は、論理設定データD1によってDUT10に出力される
タイミング信号。破線は、設定用加算部241で補正がさ
れない場合のタイミング信号である。 図は、最初に、周期t1＝30ns、立ち上がり時間t2＝10
nsの論理設定データD1が与えられ、第２番目に、周期t1
＝40ns、立ち上がり時間t2＝30nsの論理設定データD1が
与えられた状態を示している。d1,d2は、第２図で与え
られる補正量で、この場合は、論理設定データD1がジェ
ネレタ12からDUT13に出力されるまでの遅延時間を示し
ている。すなわち、最初の論理設定データD1について、
設定用加算部241は、周期t1について（30−d1）nsの時
間補正を行い、立ち上がり時間t2について（10−d2）ns
の時間補正を行う。以下、第２番目以降のデータについ
ても同様な補正が行えわれる。 第４図は、本考案のタイミング補正回路のタイミング
信号を補正する動作を示すタイミングチャートである。
（Ａ）はコントローラ10から設定用加算部241に書き込
まれる論理設定データD1、（Ｂ）はリード／ライト発生
器27から出力されるライト信号Ｗ、（Ｃ）はライト信号
Ｗによって設定用加算部241に書き込まれた設定用校正
データD2、（Ｄ）は論理設定データD1に設定用校正デー
タD2が加算されて補正されたタイミング信号のデータD
6、（Ｅ）はデータラッチ11に出力されたタイミング信
号のデータD6、（Ｆ）は設定用加算部241からコントロ
ーラ10に出力されるアクノレッジ信号である。 コントローラ10から倫理設定データD11が設定用加算
部241に出力される。 設定校正用メモリ211から、アドレス発生器23によっ
て設定用加算器241に読み出された設定用校正データD2
が、リード／ライト発生器27のライト信号Ｗによって決
定される。 更に、このライト信号Ｗによって、論理設定用データ
D1と設定用校正データD2が加算される。加算は、例えば
ECL論理回路を用いるこで、高速な加算が可能となる。 演算終了後、設定用加算器241は、この加算されたタ
イミング信号のデータD6をデータラッチ11に出力する。 更に、設定用加算器241は、論理設定データD11の補正
が終了したというアクノレジ信号をコントローラ10に出
力し、コントローラは、次のデータD12の補正開始を指
示する。 以後、〜の動作が繰り返される。 第５図は、本考案の他の実施例を示す構成ブロック図
である。図中、第１図と同一作用をするものは同一符号
を付けて説明する。28は第１図で示したメモリ21（以下
第１のメモリと呼ぶ）と並列に設けられた第２のメモリ
で、第１のメモリと同様に設定校正用メモリと解析校正
用メモリによって構成されている。 29は校正データ設定回路で、一方のメモリが演算回路
24に設定用、解析用校正データD2、D4を出力している間
に、もう一方のメモリに新たな設定用、解析用校正デー
タD1′、D2′を書き込む。 例えば、第１のメモリ21のデータによって補正動作が
行われている時、校正データ設定回路29は、第２のメモ
リ28に新たに必要とする条件の校正データを書き込む。
書き込みが終了した時点で、第２のメモリ28は、第１の
メモリ21と切り換えられて演算回路24に接続され、新た
に設定された設定用、解析用校正データを出力する。 尚、本考案のタイミング補正回路は、設定用、解析用
校正データを書換える度に、このような動作が繰り返さ
れる。 ＜考案の効果＞ 以上詳細に説明したように、本考案のタイミング補正
回路は、DUTに与えるタイミング信号を補正する設定用
校正データとDUTから出力される被測定信号を補正する
解析用校正データを事前にメモリに記憶しておき、コン
トローラによる校正データを求める演算処理時間を省く
ことにより、タイミング補正に要する時間を短縮するこ
とができる。 更に、設定用、解析用のメモリをもう一対設け、一方
のメモリでタイミング補正を行っている間に、もう一方
のメモリに新たな校正データを書き込み、この新たなメ
モリの校正データで、タイミング補正ができるようにし
た。このため、校正データの更新のために装置を停止す
る必要がなく、測定時間の短縮がはかれる。
あって、メモリに校正用データを与えるとともに、演算
回路に論理設定データを出力し、演算回路から入力した
論理解析データを解析する。 メモリは、論理設定データ及び被測定信号のデータを
補正する設定用及び解析用校正データが書き込まれる。 演算回路は、論理設定データと被測定信号のデータに
メモリに格納された設定用、解析用校正データを加算
し、補正した論理設定データをDUTに出力するととも
に、補正した被測定信号のデータを論理解析データとし
てコントローラに出力する。 校正データ設定回路は、一方のメモリが設定用、解析
用校正データを演算回路に出力している間に、もう一方
のメモリに新たな設定用、解析用校正データを書き込
む。 ＜実施例＞ 以下図面を用いて、本考案の一実施例を詳細に説明す
る。 第１図は、本考案のタイミング補正回路の構成ブロッ
ク図である。図中、10はコントローラ、20はタイミング
補正回路である。タイミング補正回路20は、補正したタ
イミング信号をデータラッチ11とジェネレータ12を介し
てDUT13に与え、このタイミング信号に基づいてDUT13か
らアナライザ14とデータラッチ15を介して入力された被
測定信号のデータを補正してコントローラ10に出力す
る。 21はタイミング信号と被測定信号の校正データが記憶
されるメモリで、コントローラ10とデータバス22を介し
て接続されていている。メモリ21は、設定校正用メモリ
211と解析校正用メモリ212とからなり、論理設定データ
D1を補正する設定用校正データD2が設定校正用メモリ21
1に書き込まれ、被測定信号のデータD3を補正する解析
用校正データD4が解析校正用メモリ212に書き込まれ
る。 例えば、第２図は、一定温度範囲（20〜25℃）での設
定用校正データD2の一例を示したもので、論理設定デー
タD1と補正前の実際のデータの誤差を示した相関図であ
る。斜線で示した部分のデータが設定用校正データD2と
して設定校正用メモリ211に書き込まれる。 周期t1＝30ns,立ち上がり時間t2＝10nsで設定された
タイミング信号は、論理設定データD1に、周期時間につ
いてはd1 ns,立ち上がり時間についてはd2 nsの補正が
される。 23はアドレス発生器で、メモリ21の設定用、解析用校
正データの書き込み、読出しを行う。 24はタイミング信号と被測定信号を補正する演算回路
で、設定用加算部241と解析用加算部242から構成されて
いる。 設定用加算部241は、データバス251を介して設定校正
用メモリ211と接続されとともに、データバス261を介し
てコントローラ10と接続されている。設定用加算部241
は、設定校正用メモリ211からの設定用校正データD2と
コントローラ10からの論理設定データD1を入力して加算
し、DUT10に与えるタイミング信号を補正する。 27はリード／ライト発生器で、設定用加算部241に論
理設定データD1に設定校正用データD2を加算して読み出
すライト信号Ｗを与える。 一方、解析用加算部242は、データバス252を介して解
析校正用メモリ212と接続されるとともに、データバス2
62を介してコントローラ10と接続されている。解析用加
算部242は、解析校正用メモリ212の解析用校正データD4
とDUTからデータラッチを介して入力した被測定信号の
データD3を加算し、補正した論理解析データD5をコント
ローラ10に与える。この時、リード／ライト発生器27
は、解析用加算部242にリード信号Ｒを出力している。 尚、タイミング信号の補正と被測定信号の補正動作
は、DUT13に対する入出力の相違のみで、補正動作は同
一であるため以後は、タイミング信号の補正についての
み説明することとする。 第３図は、DUTに与えるタイミング信号の補正のよう
すを説明するためのタイミングチャートである。図中、
実線は、論理設定データD1によってDUT10に出力される
タイミング信号。破線は、設定用加算部241で補正がさ
れない場合のタイミング信号である。 図は、最初に、周期t1＝30ns、立ち上がり時間t2＝10
nsの論理設定データD1が与えられ、第２番目に、周期t1
＝40ns、立ち上がり時間t2＝30nsの論理設定データD1が
与えられた状態を示している。d1,d2は、第２図で与え
られる補正量で、この場合は、論理設定データD1がジェ
ネレタ12からDUT13に出力されるまでの遅延時間を示し
ている。すなわち、最初の論理設定データD1について、
設定用加算部241は、周期t1について（30−d1）nsの時
間補正を行い、立ち上がり時間t2について（10−d2）ns
の時間補正を行う。以下、第２番目以降のデータについ
ても同様な補正が行えわれる。 第４図は、本考案のタイミング補正回路のタイミング
信号を補正する動作を示すタイミングチャートである。
（Ａ）はコントローラ10から設定用加算部241に書き込
まれる論理設定データD1、（Ｂ）はリード／ライト発生
器27から出力されるライト信号Ｗ、（Ｃ）はライト信号
Ｗによって設定用加算部241に書き込まれた設定用校正
データD2、（Ｄ）は論理設定データD1に設定用校正デー
タD2が加算されて補正されたタイミング信号のデータD
6、（Ｅ）はデータラッチ11に出力されたタイミング信
号のデータD6、（Ｆ）は設定用加算部241からコントロ
ーラ10に出力されるアクノレッジ信号である。 コントローラ10から倫理設定データD11が設定用加算
部241に出力される。 設定校正用メモリ211から、アドレス発生器23によっ
て設定用加算器241に読み出された設定用校正データD2
が、リード／ライト発生器27のライト信号Ｗによって決
定される。 更に、このライト信号Ｗによって、論理設定用データ
D1と設定用校正データD2が加算される。加算は、例えば
ECL論理回路を用いるこで、高速な加算が可能となる。 演算終了後、設定用加算器241は、この加算されたタ
イミング信号のデータD6をデータラッチ11に出力する。 更に、設定用加算器241は、論理設定データD11の補正
が終了したというアクノレジ信号をコントローラ10に出
力し、コントローラは、次のデータD12の補正開始を指
示する。 以後、〜の動作が繰り返される。 第５図は、本考案の他の実施例を示す構成ブロック図
である。図中、第１図と同一作用をするものは同一符号
を付けて説明する。28は第１図で示したメモリ21（以下
第１のメモリと呼ぶ）と並列に設けられた第２のメモリ
で、第１のメモリと同様に設定校正用メモリと解析校正
用メモリによって構成されている。 29は校正データ設定回路で、一方のメモリが演算回路
24に設定用、解析用校正データD2、D4を出力している間
に、もう一方のメモリに新たな設定用、解析用校正デー
タD1′、D2′を書き込む。 例えば、第１のメモリ21のデータによって補正動作が
行われている時、校正データ設定回路29は、第２のメモ
リ28に新たに必要とする条件の校正データを書き込む。
書き込みが終了した時点で、第２のメモリ28は、第１の
メモリ21と切り換えられて演算回路24に接続され、新た
に設定された設定用、解析用校正データを出力する。 尚、本考案のタイミング補正回路は、設定用、解析用
校正データを書換える度に、このような動作が繰り返さ
れる。 ＜考案の効果＞ 以上詳細に説明したように、本考案のタイミング補正
回路は、DUTに与えるタイミング信号を補正する設定用
校正データとDUTから出力される被測定信号を補正する
解析用校正データを事前にメモリに記憶しておき、コン
トローラによる校正データを求める演算処理時間を省く
ことにより、タイミング補正に要する時間を短縮するこ
とができる。 更に、設定用、解析用のメモリをもう一対設け、一方
のメモリでタイミング補正を行っている間に、もう一方
のメモリに新たな校正データを書き込み、この新たなメ
モリの校正データで、タイミング補正ができるようにし
た。このため、校正データの更新のために装置を停止す
る必要がなく、測定時間の短縮がはかれる。
第１図は本考案のタイミング補正回路の構成ブロック
図、第２図は論理設定データと補正前の実際のデータの
差（ズレ）を示した相関図、第３図はDUTに与えるタイ
ミング信号の補正のようすを示すタイミングチャート、
第４図は本考案のタイミング補正回路のタイミング信号
を補正する動作を示すタイミングチャート、第５図は本
考案の実施例を示す構成ブロック図である。 10…コントローラ、13…DUT、20…タイミング補正回
路、21…第１のメモリ、24演算回路、28…第２のメモ
リ、29…校正データ設定回路。
図、第２図は論理設定データと補正前の実際のデータの
差（ズレ）を示した相関図、第３図はDUTに与えるタイ
ミング信号の補正のようすを示すタイミングチャート、
第４図は本考案のタイミング補正回路のタイミング信号
を補正する動作を示すタイミングチャート、第５図は本
考案の実施例を示す構成ブロック図である。 10…コントローラ、13…DUT、20…タイミング補正回
路、21…第１のメモリ、24演算回路、28…第２のメモ
リ、29…校正データ設定回路。
Claims (2)
- 【請求項１】タイミング発生器からDUTに与えられるタ
イミング信号のタイミングと、このタイミング信号に基
づいてDUTからタイミング解析器に出力される被測定信
号とのタイミングを補正するタイミング補正回路におい
て、 前記DUTに与えられるタイミング信号の遅延時間に応
じ、異なった測定環境下でタイミング毎に、予め求めら
れた前記遅延時間の設定用校正データが記憶された設定
校正用メモリと、 前記タイミング解析器に与えられる前記被測定信号の遅
延時間に応じ、異なった測定環境下でタイミング毎に、
予め求められた前記遅延時間の解析用校正データが記憶
された解析校正用メモリと、 前記DUTに与えるタイミング信号のタイミングを設定す
る論理設定データに前記設定用校正データを加算する設
定用加算部と、前記タイミング解析器から与えられる被
測定信号のデータに前記解析用校正データを加算する解
析用加算部を有する演算回路と、 を設けたことを特徴としたタイミング補正回路。 - 【請求項２】前記設定校正用メモリと並列に設けられた
第２の設定校正用メモリと、 前記解析校正用メモリと並列に設けられた第２の解析校
正用メモリと、 一方の設定校正用メモリと解析校正用メモリが前記演算
回路に設定用校正データと解析用校正データを出力して
いる間に、他方の設定校正用メモリと解析校正用メモリ
に新たな設定用校正データと解析用校正データとを書き
込む校正データ設定回路、 を設けたことを特徴とする請求項（１）記載のタイミン
グ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990077198U JP2545234Y2 (ja) | 1990-07-20 | 1990-07-20 | タイミング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990077198U JP2545234Y2 (ja) | 1990-07-20 | 1990-07-20 | タイミング補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0436479U JPH0436479U (ja) | 1992-03-26 |
| JP2545234Y2 true JP2545234Y2 (ja) | 1997-08-25 |
Family
ID=31619361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990077198U Expired - Fee Related JP2545234Y2 (ja) | 1990-07-20 | 1990-07-20 | タイミング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545234Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658426B2 (ja) * | 1987-09-22 | 1994-08-03 | 三菱原子燃料株式会社 | 核燃料集合体直角度調整装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214926A (ja) * | 1982-06-09 | 1983-12-14 | Advantest Corp | 多相タイミングパルス発生装置 |
-
1990
- 1990-07-20 JP JP1990077198U patent/JP2545234Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436479U (ja) | 1992-03-26 |
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