JP2612469B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2612469B2 JP2612469B2 JP63127311A JP12731188A JP2612469B2 JP 2612469 B2 JP2612469 B2 JP 2612469B2 JP 63127311 A JP63127311 A JP 63127311A JP 12731188 A JP12731188 A JP 12731188A JP 2612469 B2 JP2612469 B2 JP 2612469B2
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- semiconductor
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の特性を試験する半導体試験装
置に関するものである。
置に関するものである。
第３図は従来の半導体試験装置のブロック図である。
図において、２は半導体試験装置全体の制御を行う制御
用コンピュータ、３は半導体装置７を測定，試験する測
定回路部、４は制御用コンピュータ２と測定回路部３と
を接続し、データ授受の仲介を行うインターフェースで
ある。ここで、制御用コンピュータ２は内部にCPU部2a
とメモリ2bとを有しており、このメモリ2bにはテストプ
ログラムと補正データが格納されている。
図において、２は半導体試験装置全体の制御を行う制御
用コンピュータ、３は半導体装置７を測定，試験する測
定回路部、４は制御用コンピュータ２と測定回路部３と
を接続し、データ授受の仲介を行うインターフェースで
ある。ここで、制御用コンピュータ２は内部にCPU部2a
とメモリ2bとを有しており、このメモリ2bにはテストプ
ログラムと補正データが格納されている。
ここで、テストプログラムは供試半導体装置の種別に
より一般に異なるが、１ロットとして同一種別の半導体
装置を複数個、順次試験する場合は、同一のテストプロ
グラムを用いて試験が行われる。
より一般に異なるが、１ロットとして同一種別の半導体
装置を複数個、順次試験する場合は、同一のテストプロ
グラムを用いて試験が行われる。
また、補正データは、個々の測定回路部の特にその測
定系の有する測定誤差特性を矯正するためのデータで、
例えば、テストプログラム上で指定された電圧値が供試
品に正確に印加されるよう、当該測定系の誤差分を相殺
するための補償分を付加するためのものである。
定系の有する測定誤差特性を矯正するためのデータで、
例えば、テストプログラム上で指定された電圧値が供試
品に正確に印加されるよう、当該測定系の誤差分を相殺
するための補償分を付加するためのものである。
そして、半導体試験装置１はこれら制御用コンピュー
タ2,測定回路部3,インターフェース４から構成されてい
る。
タ2,測定回路部3,インターフェース４から構成されてい
る。
次に、第３図に示す半導体試験装置１の動作を第４図
のフローチャートに従って説明する。まず、半導体試験
装置１に半導体装置７がセットされると、制御用コンピ
ュータ２は、内蔵されたメモリ2b内のテストプログラム
を逐次CPU部2aに解読し（ステップ41）、対応するメモ
リ2b内の補正データによりハードウエアの誤差等の補正
計算を行い（ステップ42）、これら補正内容を付加し
た、試験実行のための制御データを、インターフェース
４を経由して測定回路部３へ送る（ステップ43）。次
に、測定回路部３は送られてきた制御データに基づき半
導体装置７の測定を行う（ステップ44）。そして、この
測定は、テストプログラムの全ての項目が終了するま
で、前記の動作をくりかえし行われる（ステップ45）。
のフローチャートに従って説明する。まず、半導体試験
装置１に半導体装置７がセットされると、制御用コンピ
ュータ２は、内蔵されたメモリ2b内のテストプログラム
を逐次CPU部2aに解読し（ステップ41）、対応するメモ
リ2b内の補正データによりハードウエアの誤差等の補正
計算を行い（ステップ42）、これら補正内容を付加し
た、試験実行のための制御データを、インターフェース
４を経由して測定回路部３へ送る（ステップ43）。次
に、測定回路部３は送られてきた制御データに基づき半
導体装置７の測定を行う（ステップ44）。そして、この
測定は、テストプログラムの全ての項目が終了するま
で、前記の動作をくりかえし行われる（ステップ45）。
従来の半導体試験装置は以上のように構成されている
ので、たとえ、同一試験ロット内で同一種別の半導体装
置を繰り返して試験する場合にも、半導体装置７毎に各
テスト項目についてテストプログラムデータの補正計算
を行い、そのデータを測定回路部３へ送る必要があり、
試験時間が長くなるという欠点があった。
ので、たとえ、同一試験ロット内で同一種別の半導体装
置を繰り返して試験する場合にも、半導体装置７毎に各
テスト項目についてテストプログラムデータの補正計算
を行い、そのデータを測定回路部３へ送る必要があり、
試験時間が長くなるという欠点があった。
本発明は、上記のような欠点を解消するためになされ
たもので、補正計算に費やす時間を低減した半導体試験
装置を得ることを目的とする。
たもので、補正計算に費やす時間を低減した半導体試験
装置を得ることを目的とする。
本発明に係る半導体試験装置は、同種半導体装置を順
次試験する場合、その初回試験時に制御データをバッフ
ァメモリに書き込み、次回以降の試験時は、上記バッフ
ァメモリに格納された制御データを読み出し直接測定回
路部へ送出するダイレクトメモリアクセス制御回路を備
えたものである。
次試験する場合、その初回試験時に制御データをバッフ
ァメモリに書き込み、次回以降の試験時は、上記バッフ
ァメモリに格納された制御データを読み出し直接測定回
路部へ送出するダイレクトメモリアクセス制御回路を備
えたものである。
バッファメモリは、制御用コンピュータから測定回路
部へ送られる制御データを格納し、次回の半導体装置の
試験時から、格納した制御データを測定回路部へ送る。
部へ送られる制御データを格納し、次回の半導体装置の
試験時から、格納した制御データを測定回路部へ送る。
以下、本発明の実施例を図に従って説明する。第１図
は本発明に係る一実施例を示した半導体試験装置のブロ
ック図である。図において、第３図は同一部分には同一
符号を付する。５は制御用コンピュータ２から測定回路
部３へ送られるデータを格納するバッファメモリ、６は
バッファメモリ５への書き込み及び読み出しを制御する
ダイレクトメモリアクセス（以下、DMAと称す）制御回
路である。
は本発明に係る一実施例を示した半導体試験装置のブロ
ック図である。図において、第３図は同一部分には同一
符号を付する。５は制御用コンピュータ２から測定回路
部３へ送られるデータを格納するバッファメモリ、６は
バッファメモリ５への書き込み及び読み出しを制御する
ダイレクトメモリアクセス（以下、DMAと称す）制御回
路である。
さて、本実施例の動作を第２図のフローチャートに従
って説明する。まず、半導体試験装置１に半導体装置７
がセットされると、制御用コンピュータ２は、この試験
が第１回目のものであるか否かを判定する（ステップ2
1）。第１回目の試験であれば、メモリ２内のテストプ
ログラムを逐次解読し（ステップ22）、対応するメモリ
2b内の補正データにより補正計算を行った後（ステップ
23）、インターフェース４を経由して測定回路３へ制御
データを送る。さらに、これと同時にDMA制御回路６を
介してバッファメモリ５に同一の制御データを格納する
（ステップ24）。次に、測定回路部３は送られてきたデ
ータに基づき半導体装置７の測定を行う（ステップ2
5）。テストプログラムの全テスト項目を上記の手順で
行い、最初の半導体装置７の試験を終了する（ステップ
26）。そして、次回の半導体装置７の試験より制御用コ
ンピュータ２は、テストプログラムを解読し（ステップ
27）、第１回目の試験時にバッファメモリ５に格納した
補正計算等のデータをDMA制御回路６を介して測定回路
部３へ転送する（ステップ28）。測定回路部３はこのデ
ータに基づき半導体装置７の測定を行う（ステップ2
9）。そして、テストプログラムの全テスト項目をバッ
ファメモリ５に格納した対応するデータに基づいて試験
を行い動作を終了する（ステップ30）。以後、同一試験
ロット内では、同様に、ステップ27〜30のフローに従い
バッファメモリ５から制御データを読み出し測定回路部
３へ送出する。
って説明する。まず、半導体試験装置１に半導体装置７
がセットされると、制御用コンピュータ２は、この試験
が第１回目のものであるか否かを判定する（ステップ2
1）。第１回目の試験であれば、メモリ２内のテストプ
ログラムを逐次解読し（ステップ22）、対応するメモリ
2b内の補正データにより補正計算を行った後（ステップ
23）、インターフェース４を経由して測定回路３へ制御
データを送る。さらに、これと同時にDMA制御回路６を
介してバッファメモリ５に同一の制御データを格納する
（ステップ24）。次に、測定回路部３は送られてきたデ
ータに基づき半導体装置７の測定を行う（ステップ2
5）。テストプログラムの全テスト項目を上記の手順で
行い、最初の半導体装置７の試験を終了する（ステップ
26）。そして、次回の半導体装置７の試験より制御用コ
ンピュータ２は、テストプログラムを解読し（ステップ
27）、第１回目の試験時にバッファメモリ５に格納した
補正計算等のデータをDMA制御回路６を介して測定回路
部３へ転送する（ステップ28）。測定回路部３はこのデ
ータに基づき半導体装置７の測定を行う（ステップ2
9）。そして、テストプログラムの全テスト項目をバッ
ファメモリ５に格納した対応するデータに基づいて試験
を行い動作を終了する（ステップ30）。以後、同一試験
ロット内では、同様に、ステップ27〜30のフローに従い
バッファメモリ５から制御データを読み出し測定回路部
３へ送出する。
このように本装置は、第１回目の試験時における制御
用コンピュータ２から測定回路部３へ送られる補正計算
等のデータをバッファメモリ５に格納し、第２回目以降
の試験においては、上記バッファメモリ５に格納された
データを読み出し直接測定回路部３へ送出するため、半
導体装置７の試験毎に制御データの計算を行う必要がな
く試験時間を短縮することができる。
用コンピュータ２から測定回路部３へ送られる補正計算
等のデータをバッファメモリ５に格納し、第２回目以降
の試験においては、上記バッファメモリ５に格納された
データを読み出し直接測定回路部３へ送出するため、半
導体装置７の試験毎に制御データの計算を行う必要がな
く試験時間を短縮することができる。
なお、上記実施例では、試験実行のための制御データ
内、補正データを付加する部分のみをバッファメモリ５
に格納するようにしたが、第１回目の試験時における制
御データのすべてをバッファメモリ５に格納して、次回
以降、これらデータを読み出すようにしてもよいのは勿
論である。
内、補正データを付加する部分のみをバッファメモリ５
に格納するようにしたが、第１回目の試験時における制
御データのすべてをバッファメモリ５に格納して、次回
以降、これらデータを読み出すようにしてもよいのは勿
論である。
以上説明のように本発明は、その初回試験時に制御デ
ータをバッファメモリに書き込み、次回以降の試験時
は、上記バッファメモリに格納された制御データを読み
出し直接測定回路部へ送出するダイレクトメモリアクセ
ス制御回路を備えたことにより、試験毎に制御データの
計算を行う必要がなく試験時間を短縮することができる
という顕著な効果を有する。
ータをバッファメモリに書き込み、次回以降の試験時
は、上記バッファメモリに格納された制御データを読み
出し直接測定回路部へ送出するダイレクトメモリアクセ
ス制御回路を備えたことにより、試験毎に制御データの
計算を行う必要がなく試験時間を短縮することができる
という顕著な効果を有する。
第１図は本発明に係る一実施例を示した半導体試験装置
のブロック図、第２図はそのフローチャート、第３図は
従来の半導体試験装置のブロック図、第４図はそのフロ
ーチャートである。 １……半導体試験装置、２……制御用コンピュータ、３
……測定回路部、４……インターフェース、５……バッ
ファメモリ、６……DMA制御回路、７……半導体装置。
のブロック図、第２図はそのフローチャート、第３図は
従来の半導体試験装置のブロック図、第４図はそのフロ
ーチャートである。 １……半導体試験装置、２……制御用コンピュータ、３
……測定回路部、４……インターフェース、５……バッ
ファメモリ、６……DMA制御回路、７……半導体装置。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−150187（ＪＰ，Ａ) 樹下行三編「テストと信頼性」（昭57 −４−20）株式会社オーム社Ｐ．106− 117
Claims (1)
- 【請求項１】半導体装置の特性を測定する測定回路部
と、テストプログラムおよび上記測定回路部の測定誤差
特性に応じて作成された補正データを記憶するメモリ
と、このメモリからテストプログラムおよび補正データ
を読み出して上記テストプログラムを解読し必要な補正
データを付加することにより、上記半導体装置の試験実
行のための制御データを作成して上記測定回路部へ送出
する制御用コンピュータとを備えた半導体試験装置にお
いて、 同種半導体装置を順次試験する場合、その初回試験時に
上記制御データをバッファメモリに書き込み、次回以降
の試験時は、上記バッファメモリに格納された制御デー
タを読み出し直接上記測定回路部へ送出するダイレクト
メモリアクセス制御回路を備えたことを特徴とする半導
体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127311A JP2612469B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127311A JP2612469B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296179A JPH01296179A (ja) | 1989-11-29 |
| JP2612469B2 true JP2612469B2 (ja) | 1997-05-21 |
Family
ID=14956802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127311A Expired - Lifetime JP2612469B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612469B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150187A (en) * | 1979-05-11 | 1980-11-21 | Fujitsu Ltd | Superhigh-speed logical testing method |
-
1988
- 1988-05-25 JP JP63127311A patent/JP2612469B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 樹下行三編「テストと信頼性」（昭５７−４−２０）株式会社オーム社Ｐ．１０６−１１７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01296179A (ja) | 1989-11-29 |
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