JP2002132590A - メモリ障害切り分け方式 - Google Patents
メモリ障害切り分け方式Info
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- JP2002132590A JP2002132590A JP2000330769A JP2000330769A JP2002132590A JP 2002132590 A JP2002132590 A JP 2002132590A JP 2000330769 A JP2000330769 A JP 2000330769A JP 2000330769 A JP2000330769 A JP 2000330769A JP 2002132590 A JP2002132590 A JP 2002132590A
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Abstract
(57)【要約】
【課題】 メモリ障害検出時にエラーアドレス、エラー
データ、チェックデータを保持する装置では外付けメモ
リへの同アドレスへのライトアクセス時の書込データ、
チェックデータをオシロスコープ、ロジックアナライザ
等の測定器を用いて測定する必要が生じた。 【解決手段】 外付けメモリ上の書き込みデータに対し
てチェックデータを生成するチェックデータ生成回路１
３と、上位プロセッサが指示したアドレスを保持する指
定アドレス保持回路１４と、この回路１４に格納された
アドレスの外付けメモリのメモリアクセスが発生した時
の書込データ、チェックデータを保持するライトデータ
保持回路１５と、外付けメモリから読出したデータ、チ
ェツクデータを用いて読出データをチェックして読出デ
ータの正誤性をチェックする読出データチェック回路１
６と、この回路１６のチェックの結果が誤りになった時
のアドレスを保持するエラーアドレス保持回路１７と、
読出データチェック回路１６のチェックの結果が誤りに
なった時の読出データ及びチェックデータを保持するエ
ラーデータ保持回路１７とを設ける。
データ、チェックデータを保持する装置では外付けメモ
リへの同アドレスへのライトアクセス時の書込データ、
チェックデータをオシロスコープ、ロジックアナライザ
等の測定器を用いて測定する必要が生じた。 【解決手段】 外付けメモリ上の書き込みデータに対し
てチェックデータを生成するチェックデータ生成回路１
３と、上位プロセッサが指示したアドレスを保持する指
定アドレス保持回路１４と、この回路１４に格納された
アドレスの外付けメモリのメモリアクセスが発生した時
の書込データ、チェックデータを保持するライトデータ
保持回路１５と、外付けメモリから読出したデータ、チ
ェツクデータを用いて読出データをチェックして読出デ
ータの正誤性をチェックする読出データチェック回路１
６と、この回路１６のチェックの結果が誤りになった時
のアドレスを保持するエラーアドレス保持回路１７と、
読出データチェック回路１６のチェックの結果が誤りに
なった時の読出データ及びチェックデータを保持するエ
ラーデータ保持回路１７とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ障害切り分
け方式に関し、特に、Ｇ／Ａ（Ｇａｔｅ／Ａｒｒａ
ｙ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｂｌｅ
Ｇａｔｅ Ａｒｒａｙ）を有するメモリ制御回路が外付
けメモリに対してリード／ライトアクセスする装置にお
いて、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故
障であるのか、それとも外付けメモリの個別故障である
のかを検出するメモリ障害切り分け方式に関するもので
ある。
け方式に関し、特に、Ｇ／Ａ（Ｇａｔｅ／Ａｒｒａ
ｙ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｂｌｅ
Ｇａｔｅ Ａｒｒａｙ）を有するメモリ制御回路が外付
けメモリに対してリード／ライトアクセスする装置にお
いて、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故
障であるのか、それとも外付けメモリの個別故障である
のかを検出するメモリ障害切り分け方式に関するもので
ある。
【０００２】
【従来の技術】従来、メモリ障害検出時に、エラーアド
レス、エラーデータ及びチェックデータを保持する装置
では、結局外付けメモリへの同アドレス番地へのライト
アクセス時の書き込みデータ、及びチェックデータをオ
シロスコープ、ロジックアナライザ等の測定器を用いて
測定する必要が生じ、故障箇所切り分けに時間を必要と
していた。
レス、エラーデータ及びチェックデータを保持する装置
では、結局外付けメモリへの同アドレス番地へのライト
アクセス時の書き込みデータ、及びチェックデータをオ
シロスコープ、ロジックアナライザ等の測定器を用いて
測定する必要が生じ、故障箇所切り分けに時間を必要と
していた。
【０００３】
【発明が解決しようとする課題】叙上の如く、メモリ障
害検出時に、エラーアドレス、エラーデータ及びチェッ
クデータを保持する装置では、結局外付けメモリへの同
アドレス番地へのライトアクセス時の書き込みデータ、
及びチェックデータをオシロスコープ、ロジックアナラ
イザ等の測定器を用いて測定する必要が生じ、故障箇所
切り分けに時間を必要とする課題があった。
害検出時に、エラーアドレス、エラーデータ及びチェッ
クデータを保持する装置では、結局外付けメモリへの同
アドレス番地へのライトアクセス時の書き込みデータ、
及びチェックデータをオシロスコープ、ロジックアナラ
イザ等の測定器を用いて測定する必要が生じ、故障箇所
切り分けに時間を必要とする課題があった。
【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なメモリ
障害切り分け方式を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なメモリ
障害切り分け方式を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るメモリ障害切り分け方式は、Ｇ／Ａ、
ＦＰＧＡを有するメモリ制御回路が外付けメモリに対し
てリード／ライトアクセスするシステムにおいて、前記
外付けメモリのインタフェースを制御するメモリ制御手
段と、前記外付けメモリ上の書き込みデータに対してパ
リティビット、ＥＣＣ等のチェックデータを生成するチ
ェックデータ生成手段と、上位プロセッサが指示したア
ドレスを保持する指定アドレス保持手段と、該指定アド
レス保持手段に格納されているアドレス番地の前記外付
けメモリのメモリアクセスが発生した時の書き込みデー
タ及びチェックデータを保持するライトデータ保持手段
と、前記外付けメモリから読み出したデータ及びチェツ
クデータを用いて該読み出しデータをチェックすること
により該読み出しデータの正誤性をチェックする読み出
しデータチェック手段と、該読み出しデータチェック手
段によるチェックの結果が誤りになった時のアドレス番
地を保持するエラーアドレス保持手段と、前記読み出し
データチェック手段によるチェックの結果が誤りになっ
た時の読み出しデータ及びチェックデータを保持するエ
ラーデータ保持手段と、前記メモリ制御回路と接続され
た前記上位プロセッサ間で、前記指定アドレス保持手
段、ライトデータ保持手段、エラーアドレス保持手段、
エラーデータ保持手段内の各データの通信制御を行うプ
ロセッサ応答手段とを具備して構成されている。
に、本発明に係るメモリ障害切り分け方式は、Ｇ／Ａ、
ＦＰＧＡを有するメモリ制御回路が外付けメモリに対し
てリード／ライトアクセスするシステムにおいて、前記
外付けメモリのインタフェースを制御するメモリ制御手
段と、前記外付けメモリ上の書き込みデータに対してパ
リティビット、ＥＣＣ等のチェックデータを生成するチ
ェックデータ生成手段と、上位プロセッサが指示したア
ドレスを保持する指定アドレス保持手段と、該指定アド
レス保持手段に格納されているアドレス番地の前記外付
けメモリのメモリアクセスが発生した時の書き込みデー
タ及びチェックデータを保持するライトデータ保持手段
と、前記外付けメモリから読み出したデータ及びチェツ
クデータを用いて該読み出しデータをチェックすること
により該読み出しデータの正誤性をチェックする読み出
しデータチェック手段と、該読み出しデータチェック手
段によるチェックの結果が誤りになった時のアドレス番
地を保持するエラーアドレス保持手段と、前記読み出し
データチェック手段によるチェックの結果が誤りになっ
た時の読み出しデータ及びチェックデータを保持するエ
ラーデータ保持手段と、前記メモリ制御回路と接続され
た前記上位プロセッサ間で、前記指定アドレス保持手
段、ライトデータ保持手段、エラーアドレス保持手段、
エラーデータ保持手段内の各データの通信制御を行うプ
ロセッサ応答手段とを具備して構成されている。
【０００６】前記読み出しデータチェック手段でのチェ
ックの結果が誤りになった時に、エラーアドレス保持手
段に誤りになった時のアドレス番地を、前記エラーデー
タ保持手段に誤りになった時の読み出しデータおよびチ
ェックデータを保持し、前記プロセッサ応答手段はリー
ドデータの障害が発生したことを上位プロセッサへ伝え
ることを特徴としている。
ックの結果が誤りになった時に、エラーアドレス保持手
段に誤りになった時のアドレス番地を、前記エラーデー
タ保持手段に誤りになった時の読み出しデータおよびチ
ェックデータを保持し、前記プロセッサ応答手段はリー
ドデータの障害が発生したことを上位プロセッサへ伝え
ることを特徴としている。
【０００７】リードデータ障害が発生したことを認識し
た前記上位プロセッサは、障害発生アドレス番地を前記
エラーアドレス保持手段より読み出し、指定アドレス保
持手段に設定する。
た前記上位プロセッサは、障害発生アドレス番地を前記
エラーアドレス保持手段より読み出し、指定アドレス保
持手段に設定する。
【０００８】同一アドレス番地でリードデータ障害が発
生した時に、該メモリ制御回路の前記ライトデータ保持
手段に保持されている書き込みデータ及びチェックデー
タとエラーデータ保持手段に保持されている読み出しデ
ータ及びチェックデータとを比較することにより、両者
のデータが同じであればＧ／Ａ、ＦＰＧＡの個別故障と
して、両者のデータが異なれば前記外付けメモリの個別
故障として、故障箇所の検出を行う。
生した時に、該メモリ制御回路の前記ライトデータ保持
手段に保持されている書き込みデータ及びチェックデー
タとエラーデータ保持手段に保持されている読み出しデ
ータ及びチェックデータとを比較することにより、両者
のデータが同じであればＧ／Ａ、ＦＰＧＡの個別故障と
して、両者のデータが異なれば前記外付けメモリの個別
故障として、故障箇所の検出を行う。
【０００９】
【発明の実施の形態】次に、本発明をその好ましい一実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００１０】図１は本発明による一実施の形態を示すブ
ロック構成図である。
ロック構成図である。
【００１１】
【実施の形態の構成】図１を参照するに、本発明による
一実施の形態におけるメモリ制御回路１は、プロセッサ
応答回路部１１、メモリ制御回路部１２、チェックデー
タ生成回路部１３、指定アドレス保持回路部１４、ライ
トデータ保持回路部１５、読み出しデータチェック回路
部１６、エラーアドレス保持回路部１７、エラーデータ
保持回路部１８とにより構成されている。
一実施の形態におけるメモリ制御回路１は、プロセッサ
応答回路部１１、メモリ制御回路部１２、チェックデー
タ生成回路部１３、指定アドレス保持回路部１４、ライ
トデータ保持回路部１５、読み出しデータチェック回路
部１６、エラーアドレス保持回路部１７、エラーデータ
保持回路部１８とにより構成されている。
【００１２】プロセッサ応答回路部１１は、本メモリ制
御回路１と接続された上位プロセッサ間で、指定アドレ
ス保持回路部１４、ライトデータ保持回路部１５、エラ
ーアドレス保持回路部１７、エラーデータ保持回路部１
８内の各データの通信制御を行う回路である。
御回路１と接続された上位プロセッサ間で、指定アドレ
ス保持回路部１４、ライトデータ保持回路部１５、エラ
ーアドレス保持回路部１７、エラーデータ保持回路部１
８内の各データの通信制御を行う回路である。
【００１３】メモリ制御回路部１２は、外付けメモリと
して使用するＳＲＡＭ、またはＤＲＡＭ等々のインタフ
ェースを制御する回路である。
して使用するＳＲＡＭ、またはＤＲＡＭ等々のインタフ
ェースを制御する回路である。
【００１４】チェックデータ生成回路部１３は、外付け
メモリ上の書き込みデータに対してパリティビット、ま
たはＥＣＣ（Ｅｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄ
ｅ）データ等のチェックデータを生成する回路である。
メモリ上の書き込みデータに対してパリティビット、ま
たはＥＣＣ（Ｅｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄ
ｅ）データ等のチェックデータを生成する回路である。
【００１５】指定アドレス保持回路部１４は、上位プロ
セッサが指示したアドレスを保持する回路である。
セッサが指示したアドレスを保持する回路である。
【００１６】ライトデータ保持回路部１５は、指定アド
レス保持回路部１４に格納されているアドレス番地の外
付けメモリアクセスが発生した時の書き込みデータ、及
びチェックデータを保持する回路である。
レス保持回路部１４に格納されているアドレス番地の外
付けメモリアクセスが発生した時の書き込みデータ、及
びチェックデータを保持する回路である。
【００１７】読み出しデータチェック回路部１６は、外
付けメモリからリードしたデータ、及びチェックデータ
を用いてチェックすることによりリードデータの正誤性
をチェックする回路である。
付けメモリからリードしたデータ、及びチェックデータ
を用いてチェックすることによりリードデータの正誤性
をチェックする回路である。
【００１８】エラーアドレス保持回路部１７は、読み出
しデータチェック回路部１６でのチェック結果が誤りに
なった時のアドレス番地を保持する回路である。
しデータチェック回路部１６でのチェック結果が誤りに
なった時のアドレス番地を保持する回路である。
【００１９】エラーデータ保持回路部１８は、読み出し
データチェック回路部１６でのチェック結果が誤りにな
った時の読み出しデータ、及びチェックデータを保持す
る回路である。
データチェック回路部１６でのチェック結果が誤りにな
った時の読み出しデータ、及びチェックデータを保持す
る回路である。
【００２０】
【実施の形態の動作】次に本発明による一実施の形態の
動作例について図面を参照して説明する。
動作例について図面を参照して説明する。
【００２１】図２は本発明による一実施の形態の処理動
作フロー例を示すフローチャートである。
作フロー例を示すフローチャートである。
【００２２】Ｇ／Ａ、ＦＰＧＡを有するメモリ制御回路
が外付けメモリに対してリード／ライトアクセスする装
置において、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの
個別故障であるのか、それとも外付けメモリの個別故障
であるのかを検出する場合の実施例を説明する。
が外付けメモリに対してリード／ライトアクセスする装
置において、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの
個別故障であるのか、それとも外付けメモリの個別故障
であるのかを検出する場合の実施例を説明する。
【００２３】図１、図２を参照するに、ステップＳ２１
において、メモリ制御回路１にアクセス要求入力があっ
たか否かの判断がなされ、その判断の結果、アクセス要
求があった場合には、ステップＳ２２においてそのアク
セス要求がライトアクセスか否かが判断される。
において、メモリ制御回路１にアクセス要求入力があっ
たか否かの判断がなされ、その判断の結果、アクセス要
求があった場合には、ステップＳ２２においてそのアク
セス要求がライトアクセスか否かが判断される。
【００２４】ステップＳ２２の判断の結果、ライトアク
セスである場合には、ステップＳ２３で指定アドレス保
持回路部１４に指定アドレスが設定されているか否かが
判断される。
セスである場合には、ステップＳ２３で指定アドレス保
持回路部１４に指定アドレスが設定されているか否かが
判断される。
【００２５】ステップＳ２３の判断の結果、指定アドレ
ス保持回路部１４に指定アドレスが設定されている場合
には、ステップＳ２４で、ライトデータ保持回路部１５
にライトデータ、及びチェックデータを保持する。
ス保持回路部１４に指定アドレスが設定されている場合
には、ステップＳ２４で、ライトデータ保持回路部１５
にライトデータ、及びチェックデータを保持する。
【００２６】ステップＳ２４に続いて、ステップＳ２５
において、ライトデータ保持回路部１５に格納されてい
るライトデータを外付けメモリの指定されたアドレスに
書き込む。
において、ライトデータ保持回路部１５に格納されてい
るライトデータを外付けメモリの指定されたアドレスに
書き込む。
【００２７】ステップＳ２２による判断の結果、ライト
アクセスでない場合には、ステップＳ２６において外付
けメモリのリードデータ、及びチェックデータを読み出
す。ここで、読み出されたリードデータがチェックデー
タに基づいて読み出しデータチェック回路部１６によっ
てチェックがなされる。
アクセスでない場合には、ステップＳ２６において外付
けメモリのリードデータ、及びチェックデータを読み出
す。ここで、読み出されたリードデータがチェックデー
タに基づいて読み出しデータチェック回路部１６によっ
てチェックがなされる。
【００２８】続いて、ステップＳ２７において、リード
データに障害が発生したか否かが判断される。
データに障害が発生したか否かが判断される。
【００２９】ステップＳ２７の判断の結果、リードデー
タに障害が発生している場合には、ステップＳ２８で、
障害が発生したリードアドレス番地をエラーアドレス保
持回路部１７に格納する。
タに障害が発生している場合には、ステップＳ２８で、
障害が発生したリードアドレス番地をエラーアドレス保
持回路部１７に格納する。
【００３０】次いで、ステップＳ２９に進み、障害が発
生したリードデータ、及びチェックデータをエラーデー
タ保持回路部１８に格納する。
生したリードデータ、及びチェックデータをエラーデー
タ保持回路部１８に格納する。
【００３１】続いてステップＳ３０において、プロセッ
サ応答回路部１１に障害が発生したことを通知する。
サ応答回路部１１に障害が発生したことを通知する。
【００３２】メモリ制御回路１は、読み出しデータチェ
ック回路部１６でのチェックの結果が誤りになった時
に、エラーアドレス保持回路部１７に誤りになった時の
アドレス番地を、エラーデータ保持回路部１８に誤りに
なった時の読み出しデータ、及びチェツクデータをそれ
ぞれ保持し、プロセッサ応答回路部１１はリードデータ
障害が発生したことを上位プロセッサへ伝える。
ック回路部１６でのチェックの結果が誤りになった時
に、エラーアドレス保持回路部１７に誤りになった時の
アドレス番地を、エラーデータ保持回路部１８に誤りに
なった時の読み出しデータ、及びチェツクデータをそれ
ぞれ保持し、プロセッサ応答回路部１１はリードデータ
障害が発生したことを上位プロセッサへ伝える。
【００３３】リードデータ障害が発生したことを認識し
た上位プロセッサは、障害発生アドレス番地をエラーア
ドレス保持回路部１７より読み出し、指定アドレス保持
回路部１４に設定する。
た上位プロセッサは、障害発生アドレス番地をエラーア
ドレス保持回路部１７より読み出し、指定アドレス保持
回路部１４に設定する。
【００３４】叙上のようにすることで、同一アドレス番
地でリードデータ障害が発生した時に、メモリ制御回路
１のライトデータ保持回路部１５に保持されている書き
込みデータ、及びチェックデータとを、エラーデータ保
持回路部１８に保持されている読み出しデータ、及びチ
ェックデータとを比較することにより、両者のデータが
同じであればＧ／Ａ、ＦＰＧＡの個別故障、両者のデー
タが異なれば外付けメモリの個別故障として、故障箇所
の検出を容易に行うことができる。
地でリードデータ障害が発生した時に、メモリ制御回路
１のライトデータ保持回路部１５に保持されている書き
込みデータ、及びチェックデータとを、エラーデータ保
持回路部１８に保持されている読み出しデータ、及びチ
ェックデータとを比較することにより、両者のデータが
同じであればＧ／Ａ、ＦＰＧＡの個別故障、両者のデー
タが異なれば外付けメモリの個別故障として、故障箇所
の検出を容易に行うことができる。
【００３５】
【発明の他の実施の形態】次に、本発明による他の実施
の形態について説明する。
の形態について説明する。
【００３６】本発明による他の実施の形態として、指定
アドレス保持回路部１４に設定できるアドレスを複数面
設けることができる。
アドレス保持回路部１４に設定できるアドレスを複数面
設けることができる。
【００３７】このように、複数のアドレスを設けること
により、同様の制御を行うことで、複数アドレス番地で
障害が発生した時により有効な故障箇所の解析に役立
つ。
により、同様の制御を行うことで、複数アドレス番地で
障害が発生した時により有効な故障箇所の解析に役立
つ。
【００３８】また更に他の実施の形態として、リードデ
ータ障害発生時のアドレス番地を自動的に指定アドレス
保持回路部１４に設定するモードを追加することが可能
である。
ータ障害発生時のアドレス番地を自動的に指定アドレス
保持回路部１４に設定するモードを追加することが可能
である。
【００３９】このような構成にすることによって、上位
プロセッサ間制御を省き、メモリ制御回路１を自立で動
作させることが可能になる。
プロセッサ間制御を省き、メモリ制御回路１を自立で動
作させることが可能になる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
メモリ障害検出は、リードデータに対して行われるため
に、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故障
であるのか、それとも外付けメモリの個別故障であるの
かを検出するためには、オシロスコープ、ロジックアナ
ライザ等の測定器を用いて、ライトアクセス時の書き込
みデータ、及びチェックデータとリードアクセス時の読
み出しデータ、及びチェックデータを測定し、両者のデ
ータを比較することにより障害切り分けを実施する必要
があるが、本発明に係る方式を用いることで、メモリ制
御回路１のライトデータ保持回路部１５に保持されてい
る書き込みデータ、及びチェックデータとエラーデータ
保持回路部１８に保持されている読み出しデータ、及び
チェックデータを比較ことにより敏速に障害切り分けが
可能となり、故障箇所の解析に役立つ。
メモリ障害検出は、リードデータに対して行われるため
に、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故障
であるのか、それとも外付けメモリの個別故障であるの
かを検出するためには、オシロスコープ、ロジックアナ
ライザ等の測定器を用いて、ライトアクセス時の書き込
みデータ、及びチェックデータとリードアクセス時の読
み出しデータ、及びチェックデータを測定し、両者のデ
ータを比較することにより障害切り分けを実施する必要
があるが、本発明に係る方式を用いることで、メモリ制
御回路１のライトデータ保持回路部１５に保持されてい
る書き込みデータ、及びチェックデータとエラーデータ
保持回路部１８に保持されている読み出しデータ、及び
チェックデータを比較ことにより敏速に障害切り分けが
可能となり、故障箇所の解析に役立つ。
【図１】本発明の一実施の形態を示すブロック構成図で
ある。
ある。
【図２】本発明の一実施の形態の処理動作フロー例を示
すフローチャートである。
すフローチャートである。
１…メモリ制御回路 １１…プロセッサ応答回路部 １２…メモリ制御回路部 １３…チェックデータ生成回路部 １４…指定アドレス保持回路部 １５…ライトデータ保持回路部 １６…読み出しデータチェック回路部 １７…エラーアドレス保持回路部 １８…エラーデータ保持回路部
Claims (6)
- 【請求項１】 Ｇ／Ａ、ＦＰＧＡを有するメモリ制御回
路が外付けメモリに対してリード／ライトアクセスする
システムにおいて、前記外付けメモリのインタフェース
を制御するメモリ制御手段と、前記外付けメモリ上の書
き込みデータに対してパリティビット、ＥＣＣ等のチェ
ックデータを生成するチェックデータ生成手段と、上位
プロセッサが指示したアドレスを保持する指定アドレス
保持手段と、該指定アドレス保持手段に格納されている
アドレス番地の前記外付けメモリのメモリアクセスが発
生した時の書き込みデータ及びチェックデータを保持す
るライトデータ保持手段と、前記外付けメモリから読み
出したデータ及びチェツクデータを用いて該読み出しデ
ータをチェックすることにより該読み出しデータの正誤
性をチェックする読み出しデータチェック手段と、該読
み出しデータチェック手段によるチェックの結果が誤り
になった時のアドレス番地を保持するエラーアドレス保
持手段と、前記読み出しデータチェック手段によるチェ
ックの結果が誤りになった時の読み出しデータ及びチェ
ックデータを保持するエラーデータ保持手段と、前記メ
モリ制御回路と接続された前記上位プロセッサ間で、前
記指定アドレス保持手段、ライトデータ保持手段、エラ
ーアドレス保持手段、エラーデータ保持手段内の各デー
タの通信制御を行うプロセッサ応答手段とを具備するこ
とを特徴としたメモリ障害切り分け方式。 - 【請求項２】 前記読み出しデータチェック手段でのチ
ェックの結果が誤りになった時に、エラーアドレス保持
手段に誤りになった時のアドレス番地を、前記エラーデ
ータ保持手段に誤りになった時の読み出しデータおよび
チェックデータを保持し、前記プロセッサ応答手段はリ
ードデータの障害が発生したことを上位プロセッサへ伝
えることを更に特徴とする請求項１に記載のメモリ障害
切り分け方式。 - 【請求項３】 リードデータ障害が発生したことを認識
した前記上位プロセッサは、障害発生アドレス番地を前
記エラーアドレス保持手段より読み出し、指定アドレス
保持手段に設定することを更に特徴とする請求項２に記
載のメモリ障害切り分け方式。 - 【請求項４】 同一アドレス番地でリードデータ障害が
発生した時に、該メモリ制御回路の前記ライトデータ保
持手段に保持されている書き込みデータ及びチェックデ
ータとエラーデータ保持手段に保持されている読み出し
データ及びチェックデータとを比較することにより、両
者のデータが同じであればＧ／Ａ、ＦＰＧＡの個別故障
として、両者のデータが異なれば前記外付けメモリの個
別故障として、故障箇所の検出を行うことを更に特徴と
する請求項３に記載のメモリ障害切り分け方式。 - 【請求項５】 前記指定アドレス保持手段に設定可能な
アドレスを複数面設け、該複数面に同様の指定アドレス
保持制御を行うことを更に特徴とする請求項１〜４のい
ずれか一項に記載のメモリ障害切り分け方式。 - 【請求項６】 前記読み出しデータの障害発生時のアド
レス番地を前記指定アドレス保持手段に自動的に設定す
る手段を有することを更に特徴とする請求項１〜５のい
ずれか一項に記載のメモリ障害切り分け方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330769A JP2002132590A (ja) | 2000-10-30 | 2000-10-30 | メモリ障害切り分け方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330769A JP2002132590A (ja) | 2000-10-30 | 2000-10-30 | メモリ障害切り分け方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002132590A true JP2002132590A (ja) | 2002-05-10 |
Family
ID=18807230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000330769A Pending JP2002132590A (ja) | 2000-10-30 | 2000-10-30 | メモリ障害切り分け方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002132590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7350113B2 (en) | 2004-05-11 | 2008-03-25 | International Business Machines Corporation | Control method, system, and program product employing an embedded mechanism for testing a system's fault-handling capability |
-
2000
- 2000-10-30 JP JP2000330769A patent/JP2002132590A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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