JPH08305636A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、記憶手段に記憶されている情報を
常時監視することによって、効率良く情報の誤り検出を
行うことができるメモリ装置を提供することを目的とす
る。 【構成】 情報の書き込み及び読み出しを行う制御手段
１と、前記情報に追加する誤り検出符号を生成する符号
生成手段２と、制御手段１及び符号生成手段２と接続す
るポート１３を有し、かつ、前記情報と前記誤り検出符
号とを記憶する記憶手段１０とを備えるメモリ装置であ
り、さらに、記憶手段１０には、ポート１３とは異なる
他のポート１４が設けられるとともに、他のポート１４
から記憶されている情報及び誤り検出符号を読み出す読
み出し手段２１と、その誤り検出符号を基に誤り検出を
行う誤り検出手段２２とが備えられたことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報の記憶を行うメモ
リ装置に係わり、特に記憶した情報の誤り検出が可能で
あるメモリ装置に関するものである。

【０００２】

【従来の技術】従来、メモリ装置としては、例えばＲＡ
Ｍ（Random Access Memory）等の半導体メモリからなる
記憶手段を備え、この記憶手段を用いて情報の記憶を行
うものが知られている。また、近年では、記憶手段を用
いて情報の記憶を行う際に、情報の移動に伴う誤りの発
生を、例えばパリティチェックを行うことにより検出す
るメモリ装置がある。このようなパリティチェックを行
うメモリ装置として、例えば図４に示すように、制御手
段１と、符号生成手段２と、符号検査手段３と、記憶手
段３０とを備えてなるものがある。

【０００３】制御手段１は、ＣＰＵ（Central Processi
ng Unit ）等からなるもので、アドレス信号（書き込み
アドレス信号または読み出しアドレス信号）を発生させ
て、記憶手段３０に対する情報の書き込み及び読み出し
を行うものである。符号生成手段２は、パリティ生成回
路等からなり、制御手段１が情報の書き込みを行う際
に、その情報に追加する誤り検出符号であるパリティビ
ットを生成するものである。符号検査手段３は、パリテ
ィ検査回路等からなり、制御手段１が情報の読み出しを
行う際に、その情報に追加されているパリティビットを
基に、前記情報の誤り検出を行うものである。

【０００４】記憶手段３０は、ＲＡＭ等からなり、制御
手段１により書き込まれた情報及びこの情報に追加され
たパリティビットを記憶するものであり、前記情報を記
憶するための情報用領域３２と、前記パリティビットを
記憶するためのパリティ用領域３３とを備えるものであ
る。また、記憶手段３０は、制御手段１と符号生成手段
２と符号検査手段３とに接続するためのポート３１を有
するものである。このポート３１では、アドレスバス４
を介して制御手段１からアドレス信号を受け取り、また
データバス５を介して制御手段１と符号生成手段２と符
号検査手段３と間で情報の授受を行い、さらにパリティ
バス６を介して符号生成手段２と符号検査手段３との間
でパリティビットの授受を行うようになっている。

【０００５】このように構成されたメモリ装置では、記
憶手段３０に対する情報の書き込み及び読み出しを、図
５に示すような手順で行う。記憶手段３０に情報の書き
込みを行う際には、制御手段１では、先ず書き込みアド
レス信号を発生し（ステップ２０１、以下ステップをＳ
と略す）、この書き込みアドレス信号と共に書き込む情
報を記憶手段３０へ送出する。このとき、符号生成手段
２では、制御手段１が書き込む情報に追加するためのパ
リティビットを生成し（Ｓ２０２）、記憶手段３０へ送
出する。そして、記憶手段３０では、情報用領域３２内
の書き込みアドレス信号により指定されるアドレスに、
制御手段１からの情報を記憶し、さらに、この情報に追
加されるパリティビットをパリティ用領域３３内に記憶
する（Ｓ２０３）。

【０００６】次に、記憶手段３０に記憶された情報を読
み出す際には、制御手段１では、読み出す情報が記憶さ
れているアドレスを指定するための読み出しアドレス信
号を発生し（Ｓ２０４）、記憶手段３０へ送出する。記
憶手段３０では、読み出しアドレス信号を受け取ると、
該当する情報を情報用領域３２から制御手段１へ送出
し、さらにその情報に追加されているパリティビットを
パリティ用領域３３から符号検査手段３へ送出する（Ｓ
２０５）。そして、符号検査手段３では、このパリティ
ビットを基にパリティチェックを行い（Ｓ２０６）、制
御手段１からの読み出しアドレス信号によって指定され
た情報に誤りが発生していないか否かを判定する（Ｓ２
０７）。

【０００７】符号検査手段３で情報に誤りが発生してい
ないと判定された場合に、制御手段１では、読み出した
情報を用いて、例えば演算処理や図示しない上位回路等
への情報の出力を行う（Ｓ２０８）。また、符号検査手
段３で情報に誤りが発生していると判定された場合に
は、符号検査手段３では、図示しない上位回路等にその
旨を通知し（Ｓ２０９）、例えばこのメモリ装置の他に
冗長構成、即ち予備のメモリ装置を有していれば、前記
上位回路等により前記予備のメモリ装置への切り換え等
の対応が行われる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
メモリ装置においては、符号検査手段３による誤り検出
が記憶手段３０から情報が読み出される際に行われるの
で、例えば情報を書き込む際に誤りが発生してもその情
報を読み出すまで誤りが検出されず、そのために情報の
読み出しが不定期な場合や不規則な周期で行われる場合
には、情報に誤りが発生してから検出されるまでの時間
が保証されない。さらに、記憶手段３０に記憶された情
報に誤りが発生していると、その情報を読み出すとき、
即ちその情報が必要なときに初めて誤りが検出されるの
で、制御手段１が情報を読み出してもその情報を活用す
ることができず、そのために制御手段１による情報の読
み出しが中断してしまう。従って、上述のメモリ装置で
は、情報の誤り検出が効率の悪いものとなってしまう。

【０００９】そこで、本発明は、記憶手段に記憶されて
いる情報を常時監視することによって、効率良く情報の
誤り検出を行うことができるメモリ装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するために案出されたメモリ装置で、情報の書き込み
及び読み出しを行う制御手段と、前記制御手段により書
き込まれる情報に追加する誤り検出符号を生成する符号
生成手段と、前記制御手段及び前記符号生成手段と接続
するポートを有し、かつ、前記制御手段により書き込ま
れる情報と前記符号生成手段によりこの情報に追加され
る誤り検出符号とを記憶する記憶手段とを備えるもので
あり、さらに、前記記憶手段には、前記ポートとは異な
る他のポートが設けられるとともに、前記他のポートか
ら前記記憶手段に記憶されている情報及びこの情報に追
加された誤り検出符号を読み出す読み出し手段と、この
読み出し手段が読み出した誤り検出符号を基に、読み出
し手段が読み出した情報の誤り検出を行う誤り検出手段
とが備えられてなることを特徴とする。

【００１１】

【作用】上記構成のメモリ装置によれば、読み出し手段
では、記憶手段から記憶されている情報及びその情報に
追加された誤り検出符号を読み出す。読み出し手段によ
って情報及び誤り検出符号が読み出されると、誤り検出
手段では、その誤り検出符号を基に情報の誤り検出を行
う。但し、読み出し手段が情報及び誤り検出符号を読み
出すポート、即ち読み出し手段がアクセスするポート
と、制御手段が情報の書き込み及び読み出しを行うポー
ト、即ち制御手段がアクセスするポートとは異なるもの
であるので、読み出し手段では、制御手段からのアクセ
スと並行して記憶手段にアクセスすることができる。従
って、このメモリ装置では、制御手段からのアクセスの
有無にかかわらず、読み出し手段と誤り検出手段とによ
って、記憶手段に記憶されている情報の誤り検出を常時
行うことが可能となる。

【００１２】

【実施例】以下、図面に基づき本発明に係わるメモリ装
置について説明する。図１は、本発明のメモリ装置の一
実施例の概略構成を示すものである。本実施例のメモリ
装置は、従来例のメモリ装置（図４参照）と同様に、制
御手段１と、符号生成手段２と、符号検査手段３とを備
え、さらに、記憶手段１０とメモリ監視回路２０とを備
えてなるものである。

【００１３】記憶手段１０は、デュアルポートＲＡＭ等
からなるもので、従来例のメモリ装置における記憶手段
３０と同様に、情報を記憶するための情報用領域１１
と、この情報に追加されたパリティビットを記憶するた
めのパリティ用領域１２とを備えるものである。また、
この記憶手段１０は、前記記憶手段３０と同様に、アド
レスバス５とデータバス６とパリティバス７とに接続す
る第１のポート１３を有し、それに加えて、この第１の
ポート１３とは異なる他のポートである第２のポート１
４を有するものである。即ち、この記憶手段１０は、情
報用領域１１及びパリティ用領域１２に、第１のポート
１３と第２のポート１４との両方から並行してアクセス
できるように構成されているものである。

【００１４】メモリ監視回路２０は、記憶手段１０の第
２のポート１４に接続されているものであり、読み出し
手段２１と、誤り検出手段２２とを備えてなるものであ
る。また、メモリ監視回路２０では、読み出し手段２１
がアドレスバス２３を介して第２のポート１４と接続
し、誤り検出手段２２がデータバス２４及びパリティバ
ス２５を介して第２のポート１４と接続するようになっ
ている。

【００１５】読み出し手段２１は、例えばＣＰＵやアド
レス発生回路等からなるもので、記憶手段１０に送出す
る読み出しアドレス信号を、予め設定された順序に従っ
て発生するものである。即ち、読み出し手段２１は、例
えば“0000H ”番地を指定するアドレス信号から最終ア
ドレスである“FFFFH ”番地を指定するアドレス信号ま
で順次発生して記憶手段１０に送出し、これらの読み出
しアドレス信号によって記憶手段１０に記憶されている
情報とその情報に追加されたパリティビットを読み出す
ものである。誤り検出手段２２は、符号検査手段３と同
様にパリティチェック回路等からなるもので、読み出し
手段２１によって読み出されたパリティビットを基に、
前記読み出し手段２１により読み出された情報の誤り検
出をパリティチェックによって行うものである。

【００１６】次に、以上のように構成されたメモリ装置
における動作例について説明する。但し、制御手段１が
記憶手段１０に対する情報の書き込み及び読み出しを行
う動作例、即ち制御手段１が第１のポート１３にアクセ
スする動作例は、従来例における動作例（図５参照）と
同様であるのでその説明を省略し、ここでは、メモリ監
視回路２０によるメモリ監視の動作例、即ちメモリ監視
回路２０が第２のポート１４にアクセスする動作例につ
いて、図２のフローチャートを参照して説明する。

【００１７】第２のポート１４に接続されたメモリ監視
回路２０により、記憶手段１０のメモリ監視を行う際
に、先ず、読み出し手段２１では、“0000H ”番地を指
定する読み出しアドレス信号を発生し（Ｓ１０１）、こ
の読み出しアドレス信号を記憶手段１０へ送出する。こ
の読み出しアドレス信号を受け取ると、記憶手段３０で
は、該当する情報を情報用領域１１から、またその情報
に追加されているパリティビットをパリティ用領域１２
から、それぞれ読み出して誤り検出手段２２へ送出する
（Ｓ１０２）。そして、誤り検出手段２２では、このパ
リティビットを基にパリティチェックを行い（Ｓ１０
３）、情報用領域１１から読み出された情報に誤りが発
生していないか否かを判定する（Ｓ１０４）。

【００１８】誤り検出手段２２で情報に誤りが発生して
いると判定された場合に、誤り検出手段２２では、図示
しない上位回路等にその旨を通知する（Ｓ１０５）。ま
た、誤り検出手段２２で情報に誤りが発生していないと
判定された場合には、読み出し手段２１では、予め設定
された読み出しアドレス信号を発生させる順序におい
て、既に発生した読み出しアドレス信号により指定され
た番地の次の番地（例えば、“0001H ”番地）があるか
否かを判断する（Ｓ１０６）。

【００１９】次の番地がある場合には、読み出し手段２
１では、次の番地を指定する読み出しアドレス信号を発
生し（Ｓ１０７）、この読み出しアドレス信号を記憶手
段１０へ送出する。そして、以下上述したステップ（Ｓ
１０２〜Ｓ１０７）を繰り返す。また、次の番地がない
場合には、読み出し手段２１では、再び“0000H ”番地
を指定する読み出しアドレス信号を発生するステップか
ら上述したステップ（Ｓ１０１〜Ｓ１０７）を繰り返
す。

【００２０】つまり、第２のポート１４に接続されたメ
モリ監視回路２０では、記憶手段１０に記憶されている
情報の誤り検出を、例えば“0000H ”番地から最終アド
レスである“FFFFH ”番地まで、シーケンシャルに繰り
返すようになっている。但し、例えば、メモリ監視回路
２０で誤り検出を行う前、即ち読み出し手段２１により
読み出しアドレス信号が発生される順番が来る前に、該
当するアドレスに記憶された情報が制御手段１によって
読み出されると、その情報は、符号検査手段３により誤
り検出が行われる。

【００２１】このように本実施例のメモリ装置では、制
御手段１がアクセスする第１のポート１１とは異なる第
２のポート１２から、読み出し手段２１が情報及びパリ
ティビットを読み出し、そのパリティビットを基に誤り
検出手段２２がパリティチェックを行い、読み出した情
報の誤り検出を行うようになっている。即ち、読み出し
手段２１及び誤り検出手段２２による情報の誤り検出
が、制御手段１による情報の書き込み及び読み出しと並
行して行われるようになっている。従って、読み出し手
段２１及び誤り検出手段２２では、制御手段１からのア
クセスの有無にかかわらず、記憶手段１０に記憶されて
いる情報の誤り検出を常時行うことが可能となるので、
情報に誤りが発生してから検出されるまでの時間ｔが次
のように保証される。

【００２２】

【数１】 誤り検出時間ｔ＜リードサイクル時間×アドレス数 但し、誤り検出時間ｔは情報に誤りが発生してからその
誤りが検出されるまでの時間、リードサイクル時間は一
つの情報の読み出しに要する時間、アドレス数は記憶手
段１０内に存在するアドレスの数である。

【００２３】従って、本実施例のメモリ装置では、記憶
手段１０に記憶された情報に誤りが発生しても、その情
報を読み出すときではなく上述のように保証された誤り
検出時間ｔで誤りが検出されるので、制御手段１が情報
を読み出すタイミングにかかわらず、効率の良い誤り検
出を行うことができる。また、読み出し手段２１及び誤
り検出手段２２により常時誤り検出を行うことが可能で
あるので、記憶された情報に誤りが発生していることに
より制御手段１による読み出しが中断してしまうことが
なく、制御手段１が読み出す情報に対する信頼性を確保
した上で、効率の良い誤り検出を行うことができる。

【００２４】次に、本発明に係わるメモリ装置の他の実
施例について説明する。但し、上述した実施例と同一の
構成要素については、同一の符号を付してその説明を省
略する。本実施例のメモリ装置は、図３に示すように、
上述した実施例に加えて、第３のポート１５と、第２の
メモリ監視回路２０ａとが設けられたものである。

【００２５】即ち、本実施例のメモリ装置では、記憶手
段１０ａがマルチポートＲＡＭ等からなり、この記憶手
段１０ａがアドレスバス５とデータバス６とパリティバ
ス７とに接続する第１のポート１３の他に、この第１の
ポート１３とは異なる他のポートとして、第２のポート
１４及び第３のポート１５を有し、第２のポート１４に
はメモリ監視回路２０（以下、第１のメモリ監視回路と
称す）が、また第３のポート１５には第２のメモリ監視
回路２０ａがそれぞれ接続されている。つまり、この記
憶手段１０ａは、情報用領域１１及びパリティ用領域１
２に、第１のポート１３と第２のポート１４と第３のポ
ート１５とのそれぞれから並行してアクセスできるよう
に構成されているものである。

【００２６】第２のメモリ監視回路２０ａは、第１のメ
モリ監視回路２０と同様に、読み出し手段２１ａと、誤
り検出手段２２ａとを備えて構成されたものである。但
し、第１のメモリ監視回路２０と第２のメモリ監視回路
２０ａとでは、メモリ監視を行う範囲がそれぞれ記憶手
段１０ａ内の領域の１／２で、かつ、互いに重複するこ
とがないように予め設定されているものとする。即ち、
例えば、第１のメモリ監視回路２０の読み出し手段２１
が“0000H ”番地から“7FFFH ”番地までを指定する読
み出しアドレス信号を順次発生し、また、第２のメモリ
監視回路２０ａの読み出し手段２１ａが“8000H ”番地
から“FFFFH ”番地までを指定する読み出しアドレス信
号を順次発生するようになっている。

【００２７】このように構成されたメモリ装置では、第
１のメモリ監視回路２０及び第２のメモリ監視回路２０
ａが共に、上述した実施例における動作例（図２参照）
と同様に、それぞれが並行して記憶手段１０ａに記憶さ
れた情報の誤り検出を行う。このとき、第１のメモリ監
視回路２０と第２のメモリ監視回路２０ａとでは、メモ
リ監視を行う範囲が均等であるので、記憶手段１０ａに
記憶されている情報に誤りが発生してから検出されるま
での時間ｔが次のように保証される。

【００２８】

【数２】誤り検出時間ｔ＜リードサイクル時間×アドレ
ス数÷ポート数 但し、本実施例では、第２のポート１４と第３のポート
１５とを利用して誤り検出が行われるので、ポート数が
２となる。

【００２９】従って、本実施例のメモリ装置では、記憶
手段１０ａが第２のポート１４と第３のポート１５とを
有し、これらのポートに第１のメモリ監視回路２０と第
２のメモリ監視回路２０ａとが接続されることにより、
上述のように保証された誤り検出時間ｔで誤りが検出さ
れるので、さらに効率の良い誤り検出を行うことができ
る。また、第１のメモリ監視回路２０と第２のメモリ監
視回路２０ａとがメモリ監視を行う範囲を均等ではな
く、例えば重要度の高い情報とそれ以外の情報というよ
うに広狭をつけて分担することにより、記憶されている
情報の性質に合わせて誤り検出時間ｔを設定することが
できる。即ち、第１のメモリ監視回路２０と第２のメモ
リ監視回路２０ａとの分担を設定することにより、例え
ば重要度の高い情報に対して、より短い誤り検出時間ｔ
を保証することもできる。

【００３０】尚、上述した実施例では、パリティチェッ
クにより誤り検出を行う場合について説明したが、本発
明はこれに限定されるものではなく、例えば、サイクリ
ック・リダンダンシイ・チェック（ＣＲＣ）やハミング
コード・チェック等により誤り検出を行うものであって
もよい。また、上述した実施例では、制御手段１がアク
セスするポートが第１のポート１３のみである場合につ
いて説明したが、例えば制御手段１がアクセスするポー
トが複数設けられた場合であっても、これらのポートと
は異なる他のポートが設けられていれば、上述の場合と
同様の効果を得ることができる。

【００３１】

【発明の効果】以上に説明したように、本発明のメモリ
装置では、制御手段からのアクセスの有無にかかわら
ず、記憶手段に記憶されている情報の誤り検出を常時行
うことが可能である。従って、記憶手段に記憶された情
報に誤りが発生しても、ある一定の時間内にその誤りが
検出されることが保証され、さらに、制御手段からのア
クセスが誤りを検出することにより中断されることがな
く、結果として効率の良い誤り検出を行うことができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明に係わるメモリ装置の一実施例の概略構
成を示すブロック図である。

【図２】図１のメモリ装置におけるメモリ監視の動作例
を示すフローチャートである。

【図３】本発明に係わるメモリ装置の他の実施例の概略
構成を示すブロック図である。

【図４】従来例のメモリ装置の概略構成を示すブロック
図である。

【図５】従来例のメモリ装置における情報の読み出し及
び書き込みの動作例を示すフローチャートである。

【符号の説明】

１ 制御手段 ２ 符号生成手段 １０、１０ａ 記憶手段 １３ 第１のポート １４ 第２のポート １５ 第３のポート ２１、２１ａ 読み出し手段 ２２、２２ａ 誤り検出手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 情報の書き込み及び読み出しを行う制御
   手段と、 前記制御手段によって書き込まれる情報に追加する誤り
   検出符号を生成する符号生成手段と、 前記制御手段及び前記符号生成手段と接続するポートを
   有し、かつ、前記制御手段によって書き込まれる情報と
   前記符号生成手段によって該情報に追加される誤り検出
   符号とを記憶する記憶手段とを備えるメモリ装置におい
   て、 前記記憶手段には、前記ポートとは異なる他のポートが
   設けられるとともに、 前記他のポートから前記記憶手段に記憶されている情報
   及び該情報に追加された誤り検出符号を読み出す読み出
   し手段と、 該読み出し手段が読み出した誤り検出符号を基に、前記
   読み出し手段が読み出した情報の誤り検出を行う誤り検
   出手段とが備えられてなることを特徴とするメモリ装
   置。