JPS61208672A - 記憶装置の制御方式 - Google Patents
記憶装置の制御方式Info
- Publication number
- JPS61208672A JPS61208672A JP4890385A JP4890385A JPS61208672A JP S61208672 A JPS61208672 A JP S61208672A JP 4890385 A JP4890385 A JP 4890385A JP 4890385 A JP4890385 A JP 4890385A JP S61208672 A JPS61208672 A JP S61208672A
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- JP
- Japan
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- address register
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- uncorrectable error
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1883—Methods for assignment of alternate areas for defective areas
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶素子を使用した外部記憶装置、特
に単位情報にエラー訂正コードを付加して記憶する外部
記憶装置の制御方式に関する。
に単位情報にエラー訂正コードを付加して記憶する外部
記憶装置の制御方式に関する。
情報処理システムに接続されて、情報の書き込み及び読
み出しを行なう電子ディスク装置は、記憶媒体として半
導体記憶素子を使用しており、通を配列し、一時に読み
出し、又書き込む単位としている。この様な半導体記憶
素子を大量に配列して用いる場合、記憶素子の不良によ
る情報破壊を抑止するために、上位から書き込み要求時
に１ワードの情報毎に通常は、２ビツトまでの情報誤シ
に対して誤り検出機能があり、１ピツトまでの情報誤り
に対し誤り訂正機能があるエラー検出訂正コード（以下
訂正コードと呼ぶ）を付加して同時に書き込み、上位か
らの読み出し要求時に１ワードの情報と訂正コードを同
時に読み出して、誤シの有無の検証を行なっている。
み出しを行なう電子ディスク装置は、記憶媒体として半
導体記憶素子を使用しており、通を配列し、一時に読み
出し、又書き込む単位としている。この様な半導体記憶
素子を大量に配列して用いる場合、記憶素子の不良によ
る情報破壊を抑止するために、上位から書き込み要求時
に１ワードの情報毎に通常は、２ビツトまでの情報誤シ
に対して誤り検出機能があり、１ピツトまでの情報誤り
に対し誤り訂正機能があるエラー検出訂正コード（以下
訂正コードと呼ぶ）を付加して同時に書き込み、上位か
らの読み出し要求時に１ワードの情報と訂正コードを同
時に読み出して、誤シの有無の検証を行なっている。
上述した従来の記憶装置の制御方式では、上位装置から
の読み出し要求時、読み出したワードに１ピツトまでの
誤シであればこれを訂正して上位に送ることができるが
、２ピツトの誤シがあった場合は読み出し不能となシ、
情報処理システムに重大な障害をもたらすという欠点が
あった。
の読み出し要求時、読み出したワードに１ピツトまでの
誤シであればこれを訂正して上位に送ることができるが
、２ピツトの誤シがあった場合は読み出し不能となシ、
情報処理システムに重大な障害をもたらすという欠点が
あった。
本発明は前記問題点を解消した制御方式を提供ナス＆の
ｆ本ス− 〔問題点を解決するための手段〕 本発明の半導体記憶素子を使用した記憶装置の制御方式
は、エラー検出訂正コードを付加して情報を書き込んだ
後、書き込み記憶位置を読み出して、訂正不能エラーが
検出された場合は、訂正不能エラーが発生した記憶位置
とは別の記憶位置に情報を書き込むことを特徴とするも
のである。
ｆ本ス− 〔問題点を解決するための手段〕 本発明の半導体記憶素子を使用した記憶装置の制御方式
は、エラー検出訂正コードを付加して情報を書き込んだ
後、書き込み記憶位置を読み出して、訂正不能エラーが
検出された場合は、訂正不能エラーが発生した記憶位置
とは別の記憶位置に情報を書き込むことを特徴とするも
のである。
次に本発明の実施例について図面を参照して説明する。
第１図において、１は電子ディスク制御装置（以下、Ｃ
Ｕという）、２は上位装置（以下、Ｉ（０８Ｔという）
、３は電子ディスク装置（以下ＥＤＵという）である。
Ｕという）、２は上位装置（以下、Ｉ（０８Ｔという）
、３は電子ディスク装置（以下ＥＤＵという）である。
ＣＵＩは、ＨＯ８Ｔ２からＩ１０インターフェイスライ
ン４を介して、情報の書き込み要求を受けたとき、ＥＤ
Ｕ３に対してｇＤＵインターフェイスライン５を介して
、まずＥＤＵＢ内の記憶位置を示スアドレスをアドレス
レジスタ１０に格納する。
ン４を介して、情報の書き込み要求を受けたとき、ＥＤ
Ｕ３に対してｇＤＵインターフェイスライン５を介して
、まずＥＤＵＢ内の記憶位置を示スアドレスをアドレス
レジスタ１０に格納する。
ＨＯ８Ｔ２からの書き込みデータがＣＵＩを介して則３
内の書き込みデータレジスタ１１に格納されると、ＥＤ
Ｕ３は訂正コード生成回路１２によって、書き込みして
、アドレスレジスタ１０によって指定される半導体メモ
リ１３内の記憶位置にデータを書き込み、直後に同一の
記憶位置から情報を読み出し、読み出しデータチェク回
路１４によって読み出しデータに訂正不能エラーがある
かどうかを判定する。訂正不能エラーがなければ、アド
レスレジスタ１０の内容を更新して次の書き込みを行な
う。１６は読み出しデータレジスタである。訂正不能エ
ラーがあれば、現在のアドレスレジスタの内容をエラー
アドレスレジスタ１５に格納してＣＵＩに訂正不能エラ
ーの発生を報告する。報告を受けたＣＵＩは、 ＥＤＵ
インター７エイスライン５を介してエラーアドレスレジ
スタ１５の内容を読み出して保存した後、代替の書き込
みアドレスを割りつけて、アドレスレジスタ１０に書き
込んだ後、エラーのあったデータから書き込みを再開す
る。
内の書き込みデータレジスタ１１に格納されると、ＥＤ
Ｕ３は訂正コード生成回路１２によって、書き込みして
、アドレスレジスタ１０によって指定される半導体メモ
リ１３内の記憶位置にデータを書き込み、直後に同一の
記憶位置から情報を読み出し、読み出しデータチェク回
路１４によって読み出しデータに訂正不能エラーがある
かどうかを判定する。訂正不能エラーがなければ、アド
レスレジスタ１０の内容を更新して次の書き込みを行な
う。１６は読み出しデータレジスタである。訂正不能エ
ラーがあれば、現在のアドレスレジスタの内容をエラー
アドレスレジスタ１５に格納してＣＵＩに訂正不能エラ
ーの発生を報告する。報告を受けたＣＵＩは、 ＥＤＵ
インター７エイスライン５を介してエラーアドレスレジ
スタ１５の内容を読み出して保存した後、代替の書き込
みアドレスを割りつけて、アドレスレジスタ１０に書き
込んだ後、エラーのあったデータから書き込みを再開す
る。
以上説明した様に、本発明の記憶装置の制御方式を用い
ることによシ、読み出し時の訂正不能エラーの発生を抑
止することが可能であるため、情報処理システムの信頼
性を高めることができるという効果がある。
ることによシ、読み出し時の訂正不能エラーの発生を抑
止することが可能であるため、情報処理システムの信頼
性を高めることができるという効果がある。
第１図は本発明を適用した電子デバイス装置の一例を示
したブロック図、第２図は第１図のＥＩ）Ｕ３内のハー
ドウェアの構成例を示すものである。 １・・・電子ディスク制御装置、２・・・上位装置、３
・・・電子ディスク装置、４・・・Ｉ１０インター７エ
イスライン、５・・・ＥＤＵインターフェイスライン、
１０・・・アドレスレジスタ、１１・・・書き込みデー
タレジスタ、１２・・・訂正コード発生回路、１３・・
・半導体メモリ、１４・・・読み出しデータチェック回
路、１５・・・エラーアドレスレジスタ、１６・・・読
み出しデータレジスタ。
したブロック図、第２図は第１図のＥＩ）Ｕ３内のハー
ドウェアの構成例を示すものである。 １・・・電子ディスク制御装置、２・・・上位装置、３
・・・電子ディスク装置、４・・・Ｉ１０インター７エ
イスライン、５・・・ＥＤＵインターフェイスライン、
１０・・・アドレスレジスタ、１１・・・書き込みデー
タレジスタ、１２・・・訂正コード発生回路、１３・・
・半導体メモリ、１４・・・読み出しデータチェック回
路、１５・・・エラーアドレスレジスタ、１６・・・読
み出しデータレジスタ。
Claims (1)
- （１）エラー検出訂正コードを付加して情報を書き込ん
だ後、書き込み記憶位置を読み出して、訂正不能エラー
が検出された場合は、訂正不能エラーが発生した記憶位
置を保持し、その記憶位置とは別の記憶位置に情報を書
き込むことを特徴とする記憶装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4890385A JPS61208672A (ja) | 1985-03-12 | 1985-03-12 | 記憶装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4890385A JPS61208672A (ja) | 1985-03-12 | 1985-03-12 | 記憶装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208672A true JPS61208672A (ja) | 1986-09-17 |
Family
ID=12816223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4890385A Pending JPS61208672A (ja) | 1985-03-12 | 1985-03-12 | 記憶装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0504801A2 (en) * | 1991-03-17 | 1992-09-23 | Sony Corporation | Data recording method and apparatus |
-
1985
- 1985-03-12 JP JP4890385A patent/JPS61208672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0504801A2 (en) * | 1991-03-17 | 1992-09-23 | Sony Corporation | Data recording method and apparatus |
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