JPH0690879B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0690879B2 JPH0690879B2 JP60033731A JP3373185A JPH0690879B2 JP H0690879 B2 JPH0690879 B2 JP H0690879B2 JP 60033731 A JP60033731 A JP 60033731A JP 3373185 A JP3373185 A JP 3373185A JP H0690879 B2 JPH0690879 B2 JP H0690879B2
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- JP
- Japan
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- bit
- data
- memory cell
- cell array
- check bit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、誤り検出・訂正（以下「ECC」という）機能
を備えた半導体記憶装置に関するものである。
を備えた半導体記憶装置に関するものである。
近来、半導体記憶装置の高集積化に伴い、α粒子の入射
によるメモリセルの誤動作、すなわち、ソフトエラーが
問題となっている。この対策として、ECC機能を同一半
導体基板上に備えたオンチップECCが行なわれている。
によるメモリセルの誤動作、すなわち、ソフトエラーが
問題となっている。この対策として、ECC機能を同一半
導体基板上に備えたオンチップECCが行なわれている。
第５図にハミング符号を誤り訂正符号として用いた従来
のオンチップECC半導体記憶装置の回路例を示す。第５
図において、１はデータ・ビットａが入力される入力端
子、２はデータ・ビットａからライト・チェック・ビッ
トｂを発生するライト・チェック・ビット発生回路、３
はデータ・ビットａを入力し新たなデータ・ビットｃを
出力するデータ・ビット・メモリセル・アレイ、４はラ
イト・チェック・ビットｂを入力し新たなライト・チェ
ック・ビットｄを出力するチェック・ビット・メモリセ
ル・アレイ、５はデータ・ビットｃを入力し新たなチェ
ック・ビットｅを出力するリード・チェック・ビット発
生回路、６は排他的論理和の機能を有しシンドロームｆ
を出力するシンドローム発生回路、７はシンドロームｆ
をデコードしシンドロームデコードデータｇを出力する
シンドロームデコーダ、８はシンドロームデコーダｇに
よりデータ・ビットｃおよびライト・チェック・ビット
ｄを訂正し訂正データｈおよび外部出力用データｉを出
力するデータ訂正回路、９は外部へ出力する外部出力デ
ータｊを選択するアドレスデコーダ、10は外部出力デー
タｊを出力するための出力端子、Ａはデータ・ビット・
メモリセル・アレイ３とチェック・ビット・メモリセル
・アレイ４から構成されるメモリセル・アレイである。
のオンチップECC半導体記憶装置の回路例を示す。第５
図において、１はデータ・ビットａが入力される入力端
子、２はデータ・ビットａからライト・チェック・ビッ
トｂを発生するライト・チェック・ビット発生回路、３
はデータ・ビットａを入力し新たなデータ・ビットｃを
出力するデータ・ビット・メモリセル・アレイ、４はラ
イト・チェック・ビットｂを入力し新たなライト・チェ
ック・ビットｄを出力するチェック・ビット・メモリセ
ル・アレイ、５はデータ・ビットｃを入力し新たなチェ
ック・ビットｅを出力するリード・チェック・ビット発
生回路、６は排他的論理和の機能を有しシンドロームｆ
を出力するシンドローム発生回路、７はシンドロームｆ
をデコードしシンドロームデコードデータｇを出力する
シンドロームデコーダ、８はシンドロームデコーダｇに
よりデータ・ビットｃおよびライト・チェック・ビット
ｄを訂正し訂正データｈおよび外部出力用データｉを出
力するデータ訂正回路、９は外部へ出力する外部出力デ
ータｊを選択するアドレスデコーダ、10は外部出力デー
タｊを出力するための出力端子、Ａはデータ・ビット・
メモリセル・アレイ３とチェック・ビット・メモリセル
・アレイ４から構成されるメモリセル・アレイである。
次にこのような構成された装置の動作について説明す
る。入力端子１に入力されたm0ビットのデータ・ビット
ａの書き込み時に、ライト・チェック・ビット発生回路
２により、データ・ビットａを含む複数ビット（ｍビッ
トとする）のデータ・ビットに対してライト・チェック
・ビット（ｋビットとする）ｂを発生させ、このライト
・チェック・ビットｂおよびｍビットのデータ・ビット
ａをチェック・ビット・メモリセル・アレイ４およびデ
ータ・ビット・メモリセル・アレイ３に書き込む。この
（ｍ＋ｋ）ビットのブロックがECCの単位となり、誤り
検出・訂正はこのブロック毎に行なわれる。
る。入力端子１に入力されたm0ビットのデータ・ビット
ａの書き込み時に、ライト・チェック・ビット発生回路
２により、データ・ビットａを含む複数ビット（ｍビッ
トとする）のデータ・ビットに対してライト・チェック
・ビット（ｋビットとする）ｂを発生させ、このライト
・チェック・ビットｂおよびｍビットのデータ・ビット
ａをチェック・ビット・メモリセル・アレイ４およびデ
ータ・ビット・メモリセル・アレイ３に書き込む。この
（ｍ＋ｋ）ビットのブロックがECCの単位となり、誤り
検出・訂正はこのブロック毎に行なわれる。
メモリセル・アレイＡからのデータ読み出し時にｍビッ
トのデータ・ビットｃとｋビットのライト・チェック・
ビットｄを同時に読み出し、リード・チェック・ビット
発生回路５により、このｍビットのデータ・ビットｃか
ら新たなチェック・ビットとしてのリード・チェック・
ビットｅを発生させる。次にシンドローム発生回路６に
より、このリード・チェック・ビットｅとメモリセル・
アレイＡから読み出されたライト・チェック・ビットｄ
とのビット毎の排他的論理和をとる。この結果、すべて
のビットが「０」となれば誤りなし、そうでなければ誤
りありと判定する。すべてのビットが「０」ということ
は、リード・チェック・ビットｅとライト・チェック・
ビットｄとが一致していることを意味する。上述した排
他的論理和のデータをシンドロームと呼ぶ。シンドロー
ムはｋビットからなるデータ列である。シンドローム発
生回路６はシンドロームｆをシンドロームデコーダ７へ
出力する。
トのデータ・ビットｃとｋビットのライト・チェック・
ビットｄを同時に読み出し、リード・チェック・ビット
発生回路５により、このｍビットのデータ・ビットｃか
ら新たなチェック・ビットとしてのリード・チェック・
ビットｅを発生させる。次にシンドローム発生回路６に
より、このリード・チェック・ビットｅとメモリセル・
アレイＡから読み出されたライト・チェック・ビットｄ
とのビット毎の排他的論理和をとる。この結果、すべて
のビットが「０」となれば誤りなし、そうでなければ誤
りありと判定する。すべてのビットが「０」ということ
は、リード・チェック・ビットｅとライト・チェック・
ビットｄとが一致していることを意味する。上述した排
他的論理和のデータをシンドロームと呼ぶ。シンドロー
ムはｋビットからなるデータ列である。シンドローム発
生回路６はシンドロームｆをシンドロームデコーダ７へ
出力する。
上述したシンドロームｆには誤りビットの位置情報が含
まれており、これをシンドロームデコーダ７によりデコ
ードすることにより、ｍビットのデータ・ビット中のど
のビットが誤りであるかが分かる。これに従って、デー
タ訂正回路８において、ｍビットのデータ・ビットｃと
ｋビットのライト・チェック・ビットｄのうちの誤りビ
ットを訂正、すなわち、反転する。一般には、ｍビット
の訂正されたデータ群中外部データ出力となるのはm0ビ
ットである。この場合、m0≦ｍビットである。従ってア
ドレスデコーダ９から出力される外部出力データｊは、
アドレスデコーダ９に入力されるアドレス情報ｋにした
がって選択され、出力される。アドレスデコーダ９は、
多くの場合、アクセス用のデコーダ（図示されない）と
大部分あるいは全部を兼用することができる。
まれており、これをシンドロームデコーダ７によりデコ
ードすることにより、ｍビットのデータ・ビット中のど
のビットが誤りであるかが分かる。これに従って、デー
タ訂正回路８において、ｍビットのデータ・ビットｃと
ｋビットのライト・チェック・ビットｄのうちの誤りビ
ットを訂正、すなわち、反転する。一般には、ｍビット
の訂正されたデータ群中外部データ出力となるのはm0ビ
ットである。この場合、m0≦ｍビットである。従ってア
ドレスデコーダ９から出力される外部出力データｊは、
アドレスデコーダ９に入力されるアドレス情報ｋにした
がって選択され、出力される。アドレスデコーダ９は、
多くの場合、アクセス用のデコーダ（図示されない）と
大部分あるいは全部を兼用することができる。
ライト・チェック・ビット発生回路2,リード・チェック
・ビット発生回路５は、ｍビットのデータ・ビットから
誤り検出・訂正符号の構成にしたがってチェック・ビッ
トを生成する回路であり、論理操作は両者同じであるの
で、同一回路で兼用する方式もある。また、シンドロー
ム発生回路６は、前述したように、メモリセル・アレイ
Ａから読み出されたライト・チェック・ビットｄとリー
ド・チェック・ビット発生回路５においてデータ・ビッ
トｃから新たに発生したリード・チェック・ビットｅと
のビット毎の排他的論理分をとる回路である。シンドロ
ームデコーダ７は、ｋビットのシンドロームｆをｍビッ
トのデータ・ビットｃおよびｋビットのライト・チェッ
ク・ビットｄのうちの誤りビットを指定するｍ＋ｋビッ
トの符号に変換するデコーダであり、たとえば、ｍ＋ｋ
ビットのうち、誤りビット位置のみ「１」で他は「０」
となる出力を得る。データ訂正回路８は、シンドローム
デコーダ７から出力されるシンドロームデコードデータ
ｇと訂正されるべきデータ・ビットｃおよびライト・チ
ェック・ビットｄとのビット毎の排他的論理和をとる回
路であり、これにより、誤りビットのみデータが反転、
すなわち、誤りが訂正される。誤りを訂正されたｍ＋ｋ
ビットの訂正データｈは、再び、メモリセル・アレイＡ
中の所定の位置に書き込まれる。さらに、訂正されたｍ
ビットのデータ・ビットｉ中アクセスされたm0ビットの
データ・ビットがアドレスデコーダ９により選択され、
外部出力データｊとなる。
・ビット発生回路５は、ｍビットのデータ・ビットから
誤り検出・訂正符号の構成にしたがってチェック・ビッ
トを生成する回路であり、論理操作は両者同じであるの
で、同一回路で兼用する方式もある。また、シンドロー
ム発生回路６は、前述したように、メモリセル・アレイ
Ａから読み出されたライト・チェック・ビットｄとリー
ド・チェック・ビット発生回路５においてデータ・ビッ
トｃから新たに発生したリード・チェック・ビットｅと
のビット毎の排他的論理分をとる回路である。シンドロ
ームデコーダ７は、ｋビットのシンドロームｆをｍビッ
トのデータ・ビットｃおよびｋビットのライト・チェッ
ク・ビットｄのうちの誤りビットを指定するｍ＋ｋビッ
トの符号に変換するデコーダであり、たとえば、ｍ＋ｋ
ビットのうち、誤りビット位置のみ「１」で他は「０」
となる出力を得る。データ訂正回路８は、シンドローム
デコーダ７から出力されるシンドロームデコードデータ
ｇと訂正されるべきデータ・ビットｃおよびライト・チ
ェック・ビットｄとのビット毎の排他的論理和をとる回
路であり、これにより、誤りビットのみデータが反転、
すなわち、誤りが訂正される。誤りを訂正されたｍ＋ｋ
ビットの訂正データｈは、再び、メモリセル・アレイＡ
中の所定の位置に書き込まれる。さらに、訂正されたｍ
ビットのデータ・ビットｉ中アクセスされたm0ビットの
データ・ビットがアドレスデコーダ９により選択され、
外部出力データｊとなる。
上記のような構成のメモリチップの機能テストをする場
合、データ・ビット・メモリセル・アレイ３は外部から
のアクセスが可能であるが、チェック・ビット・メモリ
セル・アレイ４は外部からのアクセスができないので、
チェック・ビット・メモリセル・アレイ４のみの機能テ
ストを行なうことができないという問題がある。
合、データ・ビット・メモリセル・アレイ３は外部から
のアクセスが可能であるが、チェック・ビット・メモリ
セル・アレイ４は外部からのアクセスができないので、
チェック・ビット・メモリセル・アレイ４のみの機能テ
ストを行なうことができないという問題がある。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、チェック・ビット・メモリセル
・アレイ４のみの機能テストを容易に行なうことができ
る半導体記憶装置を提供することにある。
の目的とするところは、チェック・ビット・メモリセル
・アレイ４のみの機能テストを容易に行なうことができ
る半導体記憶装置を提供することにある。
このような問題点を解決するために本発明は、半導体記
憶装置において、モード切り換え信号がテストモードを
示す場合に、通常動作時に使用するアドレス信号線，デ
ータ入力信号線およびデータ出力信号線をチェック・ビ
ット・メモリセル・アレイに直接接続するスイッチ手段
を備えて、テストモード時にはこのスイッチ手段により
チェック・ビット・メモリセル・アレイを外部から直接
アクセス可能とするようにしたものである。
憶装置において、モード切り換え信号がテストモードを
示す場合に、通常動作時に使用するアドレス信号線，デ
ータ入力信号線およびデータ出力信号線をチェック・ビ
ット・メモリセル・アレイに直接接続するスイッチ手段
を備えて、テストモード時にはこのスイッチ手段により
チェック・ビット・メモリセル・アレイを外部から直接
アクセス可能とするようにしたものである。
また、スイッチ手段を、各信号線とチェック・ビット・
メモリセル・アレイとの間に接続された第１のFET回路
と、各信号線と所定の内部回路との間に接続された第２
のFET回路とから構成し、モード切り換え信号がテスト
モードを示す場合には、第１のFET回路を導通状態に制
御するとともに第２のFET回路を非導通状態に制御する
ことにより、各信号線をチェック・ビット・メモリセル
・アレイに接続し、モード切り換え信号がテストモード
を示さない場合には、第１のFET回路を非導通状態に制
御するとともに第２のFET回路を導通状態に制御するこ
とにより、各信号線をそれぞれ所定の内部回路に接続す
るようにしたものである。
メモリセル・アレイとの間に接続された第１のFET回路
と、各信号線と所定の内部回路との間に接続された第２
のFET回路とから構成し、モード切り換え信号がテスト
モードを示す場合には、第１のFET回路を導通状態に制
御するとともに第２のFET回路を非導通状態に制御する
ことにより、各信号線をチェック・ビット・メモリセル
・アレイに接続し、モード切り換え信号がテストモード
を示さない場合には、第１のFET回路を非導通状態に制
御するとともに第２のFET回路を導通状態に制御するこ
とにより、各信号線をそれぞれ所定の内部回路に接続す
るようにしたものである。
本発明において、スイッチ手段は、制御信号に従って、
各種信号線をチェック・ビット・メモリセル・アレイに
接続する。
各種信号線をチェック・ビット・メモリセル・アレイに
接続する。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において、データ入力切り換え回路11はライ
ト・チェック・ビット発生回路２の出力側，チェック・
ビット・メモリセル・アレイ４の入力側に配置され、デ
ータ出力切り換え回路12はアドレス・デコーダ９の入力
側に配置され、アドレス切り換え回路13はアドレス・デ
コーダ９の出力側に配置されていて、データ入力切り換
え回路11,データ出力切り換え回路12,アドレス切り換え
回路13はスイッチ手段を構成する。第１図において第５
図と同一部分又は相当部分には同一符号が付してある。
す。第１図において、データ入力切り換え回路11はライ
ト・チェック・ビット発生回路２の出力側，チェック・
ビット・メモリセル・アレイ４の入力側に配置され、デ
ータ出力切り換え回路12はアドレス・デコーダ９の入力
側に配置され、アドレス切り換え回路13はアドレス・デ
コーダ９の出力側に配置されていて、データ入力切り換
え回路11,データ出力切り換え回路12,アドレス切り換え
回路13はスイッチ手段を構成する。第１図において第５
図と同一部分又は相当部分には同一符号が付してある。
次に本装置の動作について説明する。データ入力切り換
え回路11,データ出力切り換え回路12およびアドレス切
り換え回路13は、各々モード切り換え信号TEに従って、
データ入力，データ出力およびアドレスをチェック・ビ
ット・メモリセル・アレイ４に接続する回路である。モ
ード切り換え信号TEの論理レベルが「Ｌ」の場合は通常
の動作を行ない、モード切り換え信号TEの論理レベルが
「Ｈ」の場合は動作モードとしてのテストモードとな
り、データ入力信号線14,データ出力信号線15,アドレス
信号線16がチェック・ビット・メモリセル・アレイ４に
接続され、チェック・ビット・メモリセル・アレイ４が
外部からアクセス可能となる。すなわち、入力アドレス
に従って、該当ビットにデータの入出力ができ、通常の
データ・ビット・メモリセル・アレイ３と同様の機能テ
ストができる。
え回路11,データ出力切り換え回路12およびアドレス切
り換え回路13は、各々モード切り換え信号TEに従って、
データ入力，データ出力およびアドレスをチェック・ビ
ット・メモリセル・アレイ４に接続する回路である。モ
ード切り換え信号TEの論理レベルが「Ｌ」の場合は通常
の動作を行ない、モード切り換え信号TEの論理レベルが
「Ｈ」の場合は動作モードとしてのテストモードとな
り、データ入力信号線14,データ出力信号線15,アドレス
信号線16がチェック・ビット・メモリセル・アレイ４に
接続され、チェック・ビット・メモリセル・アレイ４が
外部からアクセス可能となる。すなわち、入力アドレス
に従って、該当ビットにデータの入出力ができ、通常の
データ・ビット・メモリセル・アレイ３と同様の機能テ
ストができる。
第２図，第３図，第４図は、各々、複数のFETからなる
アドレス切り換え回路13,データ入力切り換え回路11,デ
ータ出力切り換え回路12の回路図である。以下にこれら
の回路の構成について説明する。
アドレス切り換え回路13,データ入力切り換え回路11,デ
ータ出力切り換え回路12の回路図である。以下にこれら
の回路の構成について説明する。
第２図において、20はモード切り換え信号TEが入力され
る入力端子、21はアドレス・デコーダ９からのアドレス
情報が入力される入力端子、22はアドレス情報をデータ
・ビット・メモリセル・アレイ３へ出力するための出力
端子、23はアドレス情報をチェック・ビット・メモリセ
ル・アレイ４へ出力するための出力端子である。
る入力端子、21はアドレス・デコーダ９からのアドレス
情報が入力される入力端子、22はアドレス情報をデータ
・ビット・メモリセル・アレイ３へ出力するための出力
端子、23はアドレス情報をチェック・ビット・メモリセ
ル・アレイ４へ出力するための出力端子である。
第３図において、30はモード切り換え信号TEが入力され
る入力端子、31はデータが入力される入力端子、32はデ
ータがデータ・ビット・メモリセル・アレイ３に出力さ
れるための出力端子、33はデータがチェック・ビット・
メモリセル・アレイ４に出力されるための出力端子であ
る。
る入力端子、31はデータが入力される入力端子、32はデ
ータがデータ・ビット・メモリセル・アレイ３に出力さ
れるための出力端子、33はデータがチェック・ビット・
メモリセル・アレイ４に出力されるための出力端子であ
る。
第４図において、40はモード切り換え信号TEが入力され
る入力端子、41はデータ訂正回路８からデータ・ビット
ｉが入力される入力端子、42はチェック・ビット・メモ
リセル・アレイ４からライト・チェック・ビットｄが入
力される入力端子、43はアドレス・デコーダ９へデータ
・ビットｉまたはライト・チェック・ビットｄを出力す
るための出力端子である。
る入力端子、41はデータ訂正回路８からデータ・ビット
ｉが入力される入力端子、42はチェック・ビット・メモ
リセル・アレイ４からライト・チェック・ビットｄが入
力される入力端子、43はアドレス・デコーダ９へデータ
・ビットｉまたはライト・チェック・ビットｄを出力す
るための出力端子である。
上述したデータ入力切り換え回路11,データ出力切り換
え回路12,アドレス切り換え回路13により、通常外部か
らのアクセスが不可能な構成となっているチェック・ビ
ット・メモリセル・アレイ４が、テストモード時には、
外部からの直接アクセスが可能となり、データ・ビット
・メモリセル・アレイ３と同様にチェック・ビット・メ
モリセル・アレイ４の機能テストを行なうことができ
る。
え回路12,アドレス切り換え回路13により、通常外部か
らのアクセスが不可能な構成となっているチェック・ビ
ット・メモリセル・アレイ４が、テストモード時には、
外部からの直接アクセスが可能となり、データ・ビット
・メモリセル・アレイ３と同様にチェック・ビット・メ
モリセル・アレイ４の機能テストを行なうことができ
る。
なお上記実施例では、ハミング符号を用いたECC回路系
の例を示したが、本発明はこれに限らず、水平・垂直パ
リティ・チェック方式等,ECCのための冗長ビット・メモ
リセル・アレイをもつ全ての方式に適用可能である。
の例を示したが、本発明はこれに限らず、水平・垂直パ
リティ・チェック方式等,ECCのための冗長ビット・メモ
リセル・アレイをもつ全ての方式に適用可能である。
以上説明したように本発明は、半導体記憶装置におい
て、チェック・ビット・メモリセル・アレイのテストを
行なうためのスイッチ手段を設けることにより、チェッ
ク・ビット・メモリセル・アレイを外部から直接アクセ
スする動作モードを有するようにしたので、通常は外部
からアクセスできないチェック・ビット・メモリセル・
アレイの機能テストを容易に行なうことができる効果が
ある。
て、チェック・ビット・メモリセル・アレイのテストを
行なうためのスイッチ手段を設けることにより、チェッ
ク・ビット・メモリセル・アレイを外部から直接アクセ
スする動作モードを有するようにしたので、通常は外部
からアクセスできないチェック・ビット・メモリセル・
アレイの機能テストを容易に行なうことができる効果が
ある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す系統図、第２図は本装置を構成するアドレス切り換え
回路の一実施例を示す回路図、第３図は本装置を構成す
るデータ入力切り換え回路の一実施例を示す回路図、第
４図は本装置を構成するデータ出力切り換え回路の一実
施例を示す回路図、第５図は従来の半導体記憶装置を示
す系統図である。 １……入力端子、２……ライト・チェック・ビット発生
回路、３……データ・ビット・メモリセル・アレイ、４
……チェック・ビット・メモリセル・アレイ、５……リ
ード・チェック・ビット発生回路、６……シンドローム
発生回路、７……シンドロームデコーダ、８……データ
訂正回路、９……アドレス・デコーダ、10……出力端
子、11……データ入力切り換え回路、12……データ出力
切り換え回路、13……アドレス切り換え回路、14……デ
ータ入力信号線、15……データ出力信号線、16……アド
レス信号線。
す系統図、第２図は本装置を構成するアドレス切り換え
回路の一実施例を示す回路図、第３図は本装置を構成す
るデータ入力切り換え回路の一実施例を示す回路図、第
４図は本装置を構成するデータ出力切り換え回路の一実
施例を示す回路図、第５図は従来の半導体記憶装置を示
す系統図である。 １……入力端子、２……ライト・チェック・ビット発生
回路、３……データ・ビット・メモリセル・アレイ、４
……チェック・ビット・メモリセル・アレイ、５……リ
ード・チェック・ビット発生回路、６……シンドローム
発生回路、７……シンドロームデコーダ、８……データ
訂正回路、９……アドレス・デコーダ、10……出力端
子、11……データ入力切り換え回路、12……データ出力
切り換え回路、13……アドレス切り換え回路、14……デ
ータ入力信号線、15……データ出力信号線、16……アド
レス信号線。
フロントページの続き (72)発明者 宮武 秀司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 吉原 務 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−11952（ＪＰ，Ａ) 特開 昭55−25812（ＪＰ，Ａ) Ｅｌｅｃｔｒｉｃ Ｅｎｇｉｎｅｅｒｉ ｎｇ，Ｍｉｄ−Ｍａｒｃｈ 1981，Ｐ．33 −43
Claims (2)
- 【請求項１】オンチップ誤り検出・訂正機能のためのチ
ェック・ビット・メモリセル・アレイを備えた半導体記
憶装置において、 モード切り換え信号がテストモードを示す場合に、通常
動作時に使用するアドレス信号線，データ入力信号線お
よびデータ出力信号線を前記チェック・ビット・メモリ
セル・アレイに直接接続するスイッチ手段を備え、 このスイッチ手段により前記チェック・ビット・メモリ
セル・アレイを外部から直接アクセス可能にするテスト
モードを有することを特徴とする半導体記憶装置。 - 【請求項２】前記スイッチ手段は、 前記各信号線と前記チェック・ビット・メモリセル・ア
レイとの間に接続された第１のFET回路と、 前記各信号線と所定の内部回路との間に接続された第２
のFET回路とから構成され、 前記モード切り換え信号が前記テストモードを示す場合
には、前記第１のFET回路を導通状態に制御するととも
に前記第２のFET回路を非導通状態に制御することによ
り、前記各信号線を前記チェック・ビット・メモリセル
・アレイに接続し、 前記モード切り換え信号が前記テストモードを示さない
場合には、前記第１のFET回路を非導通状態に制御する
とともに前記第２のFET回路を導通状態に制御すること
により、前記各信号線をそれぞれ前記所定の内部回路に
接続するようにしたことを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033731A JPH0690879B2 (ja) | 1985-02-20 | 1985-02-20 | 半導体記憶装置 |
| US06/825,869 US4730320A (en) | 1985-02-07 | 1986-02-04 | Semiconductor memory device |
| DE19863603926 DE3603926A1 (de) | 1985-02-07 | 1986-02-07 | Halbleiter-speicherelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033731A JPH0690879B2 (ja) | 1985-02-20 | 1985-02-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61192099A JPS61192099A (ja) | 1986-08-26 |
| JPH0690879B2 true JPH0690879B2 (ja) | 1994-11-14 |
Family
ID=12394545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033731A Expired - Lifetime JPH0690879B2 (ja) | 1985-02-07 | 1985-02-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690879B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011952A (ja) * | 1983-07-01 | 1985-01-22 | Mitsubishi Electric Corp | 誤り訂正機構付半導体メモリ装置 |
-
1985
- 1985-02-20 JP JP60033731A patent/JPH0690879B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＥｌｅｃｔｒｉｃＥｎｇｉｎｅｅｒｉｎｇ，Ｍｉｄ−Ｍａｒｃｈ１９８１，Ｐ．３３−４３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61192099A (ja) | 1986-08-26 |
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