SU1026165A1 - Запоминающее устройство с автономным контролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЬИ КОНТРОЛЕМ, содержащее накопитель , числовые шины которого сое- динены с выходами дешифратора адреса строк, а выходные шины - с информационными входами первого блока считывани , выходами первых вентилей и информационными входс1ми второго блока считывани , выходами вторых вентилей соответственно, первые и .вторые входы первых и вторых вентилей: подключены к шинам раэрешени  записи и управлени , третьи их входы к шине записи и выходам блока кодировани  соответственно, четвертые входы первых вентилей сй заны с выЕшл;; ходами дешифратора адреса разр дов; управл ющими входами первого блока считывани  и первыми управл йщими входами выходного блока, выходы второго блока считывани  соединены спервыми входами первых сумматоров по модулю два, выходы которых  вл ютс  входами блока анализа отказов, выходами соединенного с первыми входами вторых сумматоров по модулю два, вторые входы вторых сумматоров по модулю два соединены с первыми выходами первого блока считывани , а выходы вторых сумматоров по модулю два св заны с информационными вхо-, дами выходного блока, вторые управ-i л кадие входы которого, соединены с § шинами разрешени  записи, управлени  и записи, от ли чаю щ е е с   тем, что, с целью упрощени  устройства и повышени  его надежности , в него введены третьи вентили , первые входы которых подключе§ ны к выходным шинамг-дешифратора адреса разр дов, вторые входы третьих вентилей соединены с выходом третьего сумматора по модулю два, и второй входы которого соединены o с шиной записи и вторым выходом первого блока считывани  соответ л ственно, выходы третьих вентилей подключены к вторым входам peijHCTсЬ ел ра, первые входы которого соединены с первыми выходами первого блока ; .считывани , а выходы его - к входам блока кодировани ,, выход которого подключен к вторым входам первых сумматоров по модулю два.

Description

Изобретение относитс  к вычисли тельной технике и может быть исполь зовано в электронной промышленности при изготовлении больших интегральны схем запоминающих устройств (БИС ЗУ Устройство целесообразно использовать при изготовлении БИС ЗУ, имею щих большую площадь кристаллов, где требуетс  увеличить выход правильно функционирующих устройств, а также при создании систем, пам ти, удовлетвор ющих заданному уровню надежности хранени  информации-. Известны полупроводниковые ЗУ, ко торые содержат накопитель и схемы ло гики обрамлени , позвол ющие производить обращение при записи и считывании информации к одному или к нескольким элементам пам ти ЭП накопител  С 1 . Однако работоспособность таких устройств нарушаетс  при отказах ЭП накопител . Наиболее близким к предлагаемому  вл етс  запоминающее устройство с автономным контролем, содержащее накопитель, числовые шины которого соединены с выходами дешифратора адреса строк, а выходные, шины - с информационными входами первого блока считывани , выходами первых-вентилей и информационными входами второго блока считывани , выходами вторых вентилей соответственно, первые и вторые входы первых и вторых вентилей подключены к шинам разрешени  записи и управлени , третьи входы их - к шине записи и выходам блока кодировани  соответственно, четвертые входы первых вентилей св заны с выходами дешифратора адреса разр дов, управл ющими входами первого блока считывани  и первыми управл ющими входами выходного блока, выходы второго блока считывани  соединены с первыми входами- первых сумматоров по 1иодулю два, выходы которых  вл ютс  входами блока анализа отказов, выходами соединенного с пер выми входами вторых сумматоров по модулю два, вторые входы вторых сумматоров по модулю два; соединены с первыми выходами первого блока считывани , а выходы вторых сумматоров по модулю два св заны с информационными входами выходного блока, вторые управл ющие входы которого соединены с шинс1ми разрешени  записи, управлени  и записи 2J. В устройстве при записи информации в накопитель первый блок кодиро вани  вырабатывает г дополнительных Л проверочных) разр дов в соответстВИИ с примен емым кодом. Например, при использовании кода Хемминга, ис правл ющего одиночные ошибки, г вы бираетс  из услови  k r-.IIJJ где k соответствует числу информационных разр дов. Далее эти разр дов записываютс  в накопитель. При считывании информации второй блок кодировани  по считанным k разр дам (в слове могут быть ошибки) г вновь вырабатывает г (при наличии ошибок вектора г и г отличаютс ) проверочных разр дов, которые сравниваютс  с j разр дами, хранившимис  в дополнительных ЭП строки. В результате этого сравнени  вырабатываетс  проверочный вектор (синдром, анйлиз которого блоком определени  местоположени  отказа позвол етустановить отказавший дефектный разр д и исправить его. Использование двух блоков кодировани  - записываемого и считываемого слов - приводит к дополни: тельному увеличению площади кристалла , что, в свою очередь, вызывает по вление на кристалле дополнительных дефектов в процессе его производства и отказов при эксплуации . В качестве базового объекта выбрана БИС ЗУ типа К541РУ1, выпускаема  отечественной промышленностью. Это устройство емкостью 4 Кбит 1 позвол ет производить обращение.к любому одному ЭП накопител  дл  записи или считывани  информации t JОднако это устройство не может быть использовано, если при .его производстве возникли единичные дефекты ЭП. Кроме того, такие устройства станов тс  неработоспособными при возникновении отказов ЭП в процессе эксплуатации БИС ЗУ. Цель изобретени  - упрощение устройства и повьошение его надежности . Поставленна  цель достигаетс  тем, что в запоминающее устройство с автономным контролем, содержащее накопитель, числовые шины кото-т рого соединены с выходами дешифра- : тора адреса строк, а выходные шины с информационными входами первого блока считывани , выходами первых вентилей и информационными входами второго блока считывани , выходами .вторых вентилей соответственно,: первые и вторые входы первых и вторых вентилей подключены к шинам разре-. шени  записи и управлени , третьи их входы - к шине записи и выходам блока кодировани  соответственно, четвертые выходы первых вентилей св заны с выходами дешифратора адреса разр дов управл ющими входами первого блока считывани  и первыми управл ющими входами выходного блока, выходы второго блока считывани  соединены с первыми вх.одами первых сумматоров по модулю два, выходы которых  вл ютс  входами блока анализа отказов, выходами соединенного с первыми входами вторых сумматоров по модулю два, вторые выходы вторы сумматоров по модулю два соединены с первыми выходами первого блока считывани , а выходы вторых суммато ров по модулю два св заны с информационньми входами выходного блока вторые управл ющие входы которого соединены с шинами разрешени  записи , управлени  и записи, введены третьи вентили, первые входы которы подключены к выходным шинам дешифра тора адреса разр дов, вторые входы третьих вентилей соединены с выходом третьего сумматора по модулю два, первый и второй входы которого соединены с итной записи и вторым выходом первого блока считывани  соответственно, выходы третьих вентилей подключены к вторым входам регистра, первые входу которого сое динены с первыми выходами первого блока считывани , а выходы его - к входам блока кодировани , выходы которого подключены к вторым входам первых сумматоров по модулю два. Это позвол ет корректировать в каждой строке накопител  один отказ ;{дефект в режиме считывани  информации при невысокой .сложности схем коррекции.. На фиг. 1 изображена функциональ на  схема устройства} на фиг. 2 блок анализа отказов. Устройство содержит накопитель 1 числовые шины 2 которого соединены с выходами дешифратора 3 адреса строк. Основные 4 и дополнительные 5 выходные шины накопител  1 соединены соответственно с выходами первых вентилей 6, информационными вхо дами первого блока 7 считыванид и выходами вторых вентилей 8, а также с инфбрмационными входами второго блока 9 считывани . Первые и вторые входы первых 6 и вторых 8 вентилей соединены соответственно с шинами разрешени  записи 10 и управлени  1 а третьи их входы - с шин.ой 12 записи , первым входом третьего сум:матора 13 по модулю два и с выходами блока 14 кодировани , св занны ми также с вторнми входами первых сумматоров 15 по модулю два. Четвер тые входы первых вентилей 6 св заны выходами 16 дешифратора 17 адреса разр дов, управл ющими входами перв го блока 7 считывани  и первыми управл ющими входами выходного блока 18, а также с вторыми входами треть вентилей 19, первые входы которых соединены с выходами третьего сумматора 13 по модулю два. Выходы тре их вентилей 19 соединены с вторыми 20 входами регистра 21, первые входы 22 которого подключены к первым выходам первого блока 7 считывани  вторым входам вторых сумматоров 23 по модулю два, второй выход 24 первого блока 7 считывани  св зан с вторым входом третьего сумматора 13 по модулю два. Выходы регистра 21  вл ютс входами блока 14 кодировани . Выходы второго блока 9 считывани  соединены с первыми входами первых сумматоров 15 по модулю два, выходами св занных с входами 25 блока 26 анализа отказов. Выходы 27 блока 26  вл ютс  первыми входами вторых сумматоров 23 по модулю два. Вы|Ходы сумматоров 23 соединены с информациониыми входами 28 выходного блока 18, выход 29 которого  вл етс  выходом устройства, а сигналы шин 10-12  вл ютс  вторьми управл ющими входами выходного блока. . Пример реализации блока 26 анализа отказов показан на фиг. 2. Схема представл ет собой програм/мируемУю логическую матрицу (ПЛМ, можно использовать вместо ПЛМ, ПЗУ) состо щую.из инверторов 30 и вентилей (не показаны). К вентил м осуществл етс  подключение (условно обозначено кружочком} 31 либо пр мого , либоИнвертированного входного разр да 25. Таким образом, к каждому вентилю подключены 1 сигналов. Принцип работы устройства основан на свойстве кода Хемминга/ состо щем в том, что при любой последовательности расположени  вектор-столбцов в проверочной матрице .3 поразр дНое сравнение наборов контрольных разр дов ( V указывает местоположение отказа, если он есть. Устройство работает следующим образом. В режиме записи информации на входы дешифратора 3 адреса строк поступает код адреса опрашиваемой строки, в результате чег возбуждаетс  одна из Ун выходных шин 2 деш ифратора 3, т.е. выбираетс  одна из строк. Информационные разр ды (К ) слова считываютс  по шинам 4 и поступают в первый блок 7 считывани  и дальше с , выходов блока 7 поступают на первые 22 входы регистра 21. Таким образом, 1l разр дов опрашиваемой строки записываютс  в регистр 21. Одновременно с этим на входы дешифратора 17 адреса разр дов поступает код сшреса разр да, на пересечении которого со строкой находитс  выбираемый ЭП. Сигнал с одной, из возбужденных шин 16 дешифратора 17, поступа  на один из управл ющих входов первого блока 7 считывани , вызывает по вление на втором 24 выходе блока 7 ин .фОЕадации 41 или 0), хран щейс  в опрашиваемом ЭП. Этот сигнал поступает на второй вход третьего сумматора 13 по модулю два и сравниваетс  с сигналом, установленным дл  Записи на шине 12 запиСи.Если срав . ниваемые сигналы отличаетс , тог на выходе третьего сумматора 13 по вит с  единичный сигнал. Этот сигнал через третий вентиль 19, на первый вход которого действует единичный сигна л с возбужденной шины дешифратора 17 адреса разр дов поступит на второй вход 22 соответствующего раз р да регистра 21 и инвертирует хран щийс  в нем символ. Если же записываемый в ЭП и хран щийс  в нем символы совпадают, то изменени  информации в регистре не происходит. На основании ( информационных символов V хран щихс  в регистре 21, блок 14 -кодировани  вырабатываетТ проверочных символов, которые поступают на третьи входы вторых вентилей 8, а на третьих входах первых вентилей установлен сигнал 12 записи. После, этого на шине 10 по вл етс  сигнал разрешени  записи информации в эй, наход щийс  на пересечении выбранных строки и разр да , из выбранных ЭП, а также в И дополнительных ЭП происходит запись информации. На этом цикл записи закончен. В режиме считывани  сигналы на шинах 10 и 12 отсутствуют, вёнтили и 8 заперты. В соответствии с кодом адреса опрашиваемой строки возбуждаетс  одна из шин 2 дешифратора 3 и все ЭП этой строки подключаютс  соответственно Через основные 4 li дополнительные 5 выходные шины на копител  1 к первому 7 и второму 9 блокам считывани . По считанным it информационным символам, поступающи по первым входам 22 в регистр 21, в блоке 14 кодировани  вырабатываютс  И (г--Гг однако векторы) и г м гут отличатьс ) контрольных символов . Эти символы поступают на входц первых сумматоров 15 и сравниваютс  в них поразр дно с к сим волами, поступающими на первые входы сумматоров 15. Если в считанном сло ве {и его разр дах) нет отказов, то на выходах первых сумматоров 15 буд нулевые символы синдром равен нулю В противном случае синдром нулю не равен. Синдром по входам 25 поступа ет в блок 26 анализа отказов. В бло ке 26 Д фиг. 2) запрограммированы It двоичных слов по у разр дов соответствующие вектор-столбцам матрицы Ну,|К примен емого кода. Так1Ш образом, синдром, сформулированный первыми сумматорами 15, сравниваетс  с кащцлм из fc векторов, хран щихс  в ПЛМ. При совпадении с одним из векторов s считанном слове есть ошибка) на соЬтветствующем выходе 27 сформируетс  единичный сигнал, и таким образом, однозначно установитс местоположение отказавшего разр да, Далее этот .единичный сигнал поступает на первый вход одного из вторых сумматоров 23 по модулю два, второй вход которого св зан с неверно считанным информационным разр дом, и инвентирует ошибочный разр д на правильный . Скорректированное слоцо поступает на информационные входы 28 выходного блока 18. На первые управл ющие входы выходного блока 18 поступает сигнал с возбужденной шины 16 дешифратора 17 адреса разр дов и из {( информационных разр дов на выход 29 устройства поступает символ, расположенный в ЭП, местоположении которого определ етс  кодами адресов строки и разр да. Естественно, что при определенном считываний информа1Дии из. ЗУ люба  ошибка, имеюща с  . в 1 -разр дном слове, будет коррек- i тироватьс  вНе зависимости от того, считываетс  из устройства этот разр д или другой.. .Рассмотрим дл  примера запись и считывание слова А 1010 ( 4 .{записываетс  и считываетс  симврл , О во второй разр д строки). Дл  обнаружени  и исправлени  ошибки используем код Хемминга с проверочной матрицей-H-J,4 , т.е. У , 3: 1 1 01 10 О Н 1 01 1 О 1 ,0 О 11 1 О 01 . С с с с с с с На основании этого кода блок 16 кодировани  вырабатывает 3 проверочных символа Cg- С ji по алгоритму. С Cjj - Cij, - С4 сложение Cfc . С - С - С4 . ведетс  GI Cj. 7 Cj С4 ПО модулю два в :накопитель запишетс  слово Б 1010 .101. При считывании информации на первых выходах первого блока 7 считывани  будет слово А 1110 (сшгабка во втором разр де). Вновь сформированные разр дов рОО) сравниваютс  на первых сумматорах 15 поразр дно с г символами (lOl/. Синдром ( 6 101} поступает на входа ; блока 25, в котором хран тс  ( вектор-Столбцы матрицы Н-. Сийдром совпадает с вторым С вейтором, и на; Втором выходе 27 блока 26 будет единичный сигнал, который на втором сумматоре 23 инвертирует единичный Символ на нулевой. Таким образом, на выходе 29 устройства,будет правильный двоичный симврл О. Если в считанном слове ошибок нет или искажен один из символов, то синдром не совпадает ни с одним из вектор-столбцов, хран щихс  в ПЛМ и все, л символов будут правильными -. Предлагаемое .устройство вьшолн ет те е функции, что и известное обнаруживает и исправл ет единичные дефекты в словах, возникшие по причине отказов ЭП в процессе производства ВИС ЗУ либо его. эксплуатации . Однако предлагаемое устройство проще за счет того, что кодирование информации и в режиме записи, и в режиме сч:итывани  осуществл етс ; одним и тем же блоком кодировани / в то врем  как в известном устройстве дл  этих целей используютс  два блока кодировани . Анализ, приведенный в описании С2 устройства, показывает , что дл  БИС ЗУ емкостью 16 Кбит (г 8) под дополнительные ЭП, схемы кодировани , обнаружени  и исправлени  ошибок необходимо увеличить площадь кристалла приблизительно на 18%. Причем 8-10% (из 18%7 заиимают схемы кодировани  и определени  местоположени  оошбки. Даже предварительные подсчеты показывают что длА формировани  г проверочнь х разр дов кодом Хемминга-. (самым простым и эффективным 3 нужно около двухйходовых сумматоров по модулю два. Это значит, что дл  БИС ЗУ емкостью 16 КБИТ (128-128) необходимо 8 64 - 512 сумматоров дл 

реализаций одного блока кодировани  что потребует увеличени  площади кристалла на 4-5%. О7метим, что в предлагаемом устройстве формирование блока определени  местоположени  отказов в виде ПЛМ или ПЗУ не требует проведени  дополнительных технологических операций по сравнению с базовым процессом и практически не вли ет на выход грл;ных ЗУ из-эа усложнени  техпроцесса.

Таким образом, использование лии1ь одного блока кодировани  значительно улучшает известное устройство, уменьшает площадь кристалла, что приво;фЕ1Т k повышению надежности всего устройства.

В сравнении с базовым объектом предлагаемое устройство позвол ет использовать кристаллы БИС ЗУ с единичными дефектсши производства и исправл ть отказы, возникающие при использовании ВИС. 7аким образом, надежность предлагаемого устройства выше, чем базового.

Фиг.1

19

ut.i

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее на.*··' копитель, числовые шины которого сое·* динены с строк, а циоиными тывания, выходами дешифратора адреса выходные шины - с информавходами первого блока счивыходами первых вентилей и информационными входами второго блока считывания, выходами вторых вентилей соответственно, первые и вторые входы первых й вторых вентилей подключены к шинам разрешения записи и управления, третьи их входы к шине записи и выходам блока кодирования соответственно, четвёртые входы первых вентилей связаны с выдва связаны с информационными вхо-, дами выходного блока, вторые управляющие входы которого, соединены с шинами разрешения записи, управления й записи, отличающееся тем, что, с целью упрощения устройства и повышения его надежности , в него введены третьи вентили, первые входы которых подключены к выходным шинам'-дешифратора адреса разрядов, вторые входы третьих вентилей соединены с выходом третьего сумматора по модулю два, первый и второй входы которого соединены с шиной записи и вторым выходом первого блока считывания соответственно, выходы третьих вентилей подключены к вторым входам регистра, первые входы которого соединены с первыми выходами первого блока · .считывания, а выходы его - к входам 'блока кодирования,, выход которого подключен к вторым входам первых сумматоров по модулю два.

   Р

   СЛ >

   мационных разрядов. Далее эти п^Ек+г ₍ разрядов записываются в накопитель. При считывании информации второй блок кодирования по считанным к' разрядам. (в слове могут быть ошибки) г вновь вырабатывает г' (при наличии ошибок вектора г и г ^f отличаются) проверочных разрядов, которые сравниваются с г разрядами, хранившимися в дополнительных ЭП строки. В результате этого сравнения вырабатывается проверочный вектор (синдром), анализ которого блоком определения местоположения отказа позволяет установить отказавший дефектный 15 разряд и исправить его.

   Использование двух блоков кодирования - записываемого и считываемого слов - приводит к дополни* тельному увеличению площади таила, что, в свою очередь, вает появление на кристалле тельных дефектов в процессе производства и отказов при эксплуации.

   В качестве базового объекта выбрана БИС ЗУ типа К541РУ1, выпускаемая отечественной промышленностью. Это устройство емкостью 4 Кбит X1 позволяет производить обращение .к любому одному ЭП накопителя для записи или считывания информации £ 4 ].

   Однако это устройство не может быть использовано, если при его производстве возникли единичные дефекты ЭП. Кроме того,· такие устройства становятся неработоспособными при возникновении отказов ЭП в процессе эксплуатации БИС ЗУ.

   Цель изобретения - упрощение устройства и повышение его надежности.